KR100670695B1 - 반도체 소자의 디지털 지연고정루프 - Google Patents

반도체 소자의 디지털 지연고정루프 Download PDF

Info

Publication number
KR100670695B1
KR100670695B1 KR1020000064446A KR20000064446A KR100670695B1 KR 100670695 B1 KR100670695 B1 KR 100670695B1 KR 1020000064446 A KR1020000064446 A KR 1020000064446A KR 20000064446 A KR20000064446 A KR 20000064446A KR 100670695 B1 KR100670695 B1 KR 100670695B1
Authority
KR
South Korea
Prior art keywords
transistor
delay
pull
input
delay unit
Prior art date
Application number
KR1020000064446A
Other languages
English (en)
Other versions
KR20020034322A (ko
Inventor
전영진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000064446A priority Critical patent/KR100670695B1/ko
Publication of KR20020034322A publication Critical patent/KR20020034322A/ko
Application granted granted Critical
Publication of KR100670695B1 publication Critical patent/KR100670695B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 디지털 지연고정루프(delay-locked loop, DLL)에 관한 것이며, 지연 유니트에서의 전하 펌핑 작용에 의한 지터(jitter)의 발생을 억제할 수 있는 반도체 소자의 디지털 지연고정루프를 제공하는데 그 목적이 있다. 본 발명은 지연된 클럭을 분주하여 포워드 신호 및 백워드 신호를 생성하기 위한 분주 수단; 보상할 내부 회로의 지연을 모델링하기 위한 지연 복제 수단; 상기 지연 복제 수단의 출력을 입력으로 하며 상기 포워드 신호 및 백워드 신호에 제어 받아 지연고정루프 클럭을 생성하기 위한 다수의 지연 유니트를 구비하며, 상기 지연 유니트 중 적어도 어느 하나는, 제1 입출력단과 제2 입출력단 사이에 제공되는 CMOS 래치와, 상기 포워드 신호 및 상기 백워드 신호에 제어 받아 상기 CMOS 래치를 구성하는 풀업 및 풀다운 트랜지스터 각각에 소정의 전원을 공급하기 위한 수단과, 상기 포워드 신호 및 상기 백워드 신호가 천이하는 시점에서 상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단을 포함하여 이루어진다.
디지털 지연고정루프, 지연 유니트, 차지펌핑, 지터, 포워드 신호

Description

반도체 소자의 디지털 지연고정루프{A digital delay-locked loop in semiconductor device}
도 1은 일반적인 VLSI 회로의 블록 구성 예시도.
도 2는 종래의 디지털 DLL의 회로 구성도.
도 3은 상기 도 2의 지연 유니트의 상세 회로도.
도 4는 상기 도 2에 도시된 디지털 DLL의 타이밍 다이어그램.
도 5는 본 발명의 일 실시예에 따른 디지털 DLL 회로의 구성도.
도 6은 상기 도 5의 B 타입 지연 유니트의 상세 회로 구성도.
도 7은 종래의 디지털 DLL의 HSPICE로 분석 파형도.
도 8은 본 발명에 따른 디지털 DLL의 HSPICE로 분석 파형도.
* 도면의 주요 부분에 대한 부호의 설명
50 : 2분주 회로
51 : 복제부
52 : 지연 유니트(A 타입)
53 : 지연 유니트(B 타입)
본 발명은 반도체 회로 기술에 관한 것으로, 특히 디지털 지연고정루프(delay-locked loop, DLL)에 관한 것이다.
지연고정루프는 DDR SDRAM과 같은 동기식 메모리, CMOS VLSI 회로 등에서 사용되는 내부 클럭을 생성하기 위한 장치로, 내부 클럭을 외부 클럭의 위상과 동기시키기 위한 것이다. 최근, VLSI 회로들의 고속화(동작주파수의 증가)에 따라 입/출력 버퍼의 지연 및 데이터 경로의 지연 등이 전체 시스템에 차지하는 비중이 중요하게 되었으며, 이러한 지연 보상을 위해 지연고정루프를 사용해야 한다.
첨부된 도면 도 1은 일반적인 VLSI 회로의 블록 구성을 예시한 것으로, 외부 클럭(CLK, /CLK)를 입력 받는 입력버퍼(10)와, 다양한 회로 동작을 위한 로직(logic)(11)와, 외부 클럭(CLK, /CLK)에 동기된 DLL 클럭(DLL_CLK, /DLL_CLK)을 생성하기 위한 디지털 DLL(12)로 구성된 VLSI 회로를 도시하고 있다.
여기서, 입력버퍼(10)의 지연을 tB라 하고, 로직(11)의 지연을 tL이라 하면, 로직(11)을 거친 지연클럭(CLKD, /CLKD)은 외부 클럭(CLK, /CLK)에 비해 tB+tL 만큼의 지연을 가진다. 이 tB+tL 만큼의 지연을 보상하기 위하여 디지털 DLL(12)이 사용되는데, 디지털 DLL(12)의 출력(DLL_CLK, /DLL_CLK)은 외부 클럭(CLK, /CLK)과 위상이 일치하게 된다.
첨부된 도면 도 2는 종래의 디지털 DLL의 회로 구성을 도시한 것으로, 종래 의 디지털 DLL은 지연된 외부 클럭(CLKD, /CLKD)을 입력으로 하여 그를 2분주한 포워드 신호(FWD) 및 백워드 신호(BWD)를 생성하기 위한 2분주 회로(20)와, 지연된 외부 클럭(CLKD)을 입력으로 하여 실제 회로의 지연(tB+tL)을 모델링하기 위한 복제부(replica)(21)와, 단위 지연 시간을 갖는 다수의 지연 유니트(delay unit)(22, 23, 24, 25, …)로 구성된다.
첨부된 도면 도 3은 상기 도 2의 지연 유니트의 상세 회로를 도시한 것으로, 종래의 지연 유니트는 포워드 신호(FWD) 및 백워드 신호(BWD)에 제어 받는 한 쌍의 CMOS 인버터(CKED_INV1, CKED_INV2)로 구성된다.
좌측 인버터(CKED_INV1)는 공급전원(Vdd)과 접지전원(GND) 사이에 직렬로 연결된 PMOS(M4, M3) 및 NMOS(M2, M1), 그리고 좌측 입출력단자 IN을 구비하며, 우측 인버터(CKED_INV2)는 공급전원(Vdd)과 접지전원(GND) 사이에 직렬로 연결된 PMOS(M8, M7) 및 NMOS(M6, M5), 그리고 우측 입출력단자 OUT를 구비한다. 한편, PMOS(M4)의 게이트에는 포워드 신호(FWD)가, NMOS(M1)의 게이트에는 백워드 신호(BWD)가 인가되며, PMOS(M8)의 게이트에는 백워드 신호(BWD)가, NMOS(M5)의 게이트에는 포워드 신호(FWD)가 인가된다. 또한, PMOS(M3)와 NMOS(M2)의 게이트는 공통으로 우측 입출력단자 OUT에 연결되어 있으며, PMOS(M7)와 NMOS(M6)의 게이트는 공통으로 좌측 입출력단자 IN에 연결되어 있다.
즉, 풀업 PMOS(M3) 및 풀다운 NMOS(M2)가 하나의 CMOS 인버터를 이루고, 풀업 PMOS(M7) 및 풀다운 NMOS(M6)가 또 하나의 CMOS 인버터를 이루어, CMOS 래치를 구성하고 있으며, NMOS(M1), PMOS(M4), NMOS(M5), PMOS(M8)은 전류원 트랜지스터로 작용하게 된다.
만일, 포워드 신호(FWD)가 하이레벨이고 백워드 신호(BWD)가 로우레벨인 경우, 우측 인버터(CKED_INV2)가 동작하여 우측으로 신호가 전달되고, 포워드 신호(FWD)가 로우레벨이고 백워드 신호(BWD)가 하이레벨인 경우에는 좌측 인버터(CKED_INV1)가 동작하여 우측으로 신호가 되돌아 온다.
첨부된 도면 도 4는 상기 도 2에 도시된 디지털 DLL의 타이밍 다이어그램으로, 이하 이를 참조하여 디지털 DLL의 동작을 설명한다.
외부 클럭(CLK)이 입력되면, 입력 버퍼(10) 및 로직(11)을 거쳐 tB+tL의 지연을 가지는 지연된 클럭(CLKD)이 나오게 되며, 2분주 회로(20)는 지연된 클럭(CKLD, /CKLD)을 입력으로 하여 포워드 신호(FWD) 및 백워드 신호(BWD)를 출력한다. 즉, 포워드 신호(FWD)는 지연된 클럭 CLKD의 2분주 신호이며, 백워드 신호(BWD)는 지연된 클럭 /CLKD의 2분주 신호이다.
한편, 복제부(21)의 출력(IN)은 지연된 외부 클럭(CLKD)에 비해 tB+tL의 지연을 갖는다. 복제부(21)의 출력(IN)이 첫 번째 지연 유니트(22)에 입력되면, 그 때의 포워드 신호(FWD)는 하이레벨이고 백워드 신호(BWD)는 로우레벨이기 때문에 신호는 우측 입출력단자(OUT)로 전달되어 a0 신호를 띄우고, 이런 식으로 우측으로 전달되어 a1, a2, a3, … 등을 띄우다가, 포워드 신호(FWD)가 로우레벨이 되고 백워드 신호(BWD)가 하이레벨로 천이하면 신호를 왼쪽으로 전달하여 되돌아오게 된다. 결국 2분주 회로(20)의 지연을 무시하면, 복제부(21)의 출력(IN)은 지연된 클럭(CLKD)의 한주기(T)에서 복제부(21)의 지연량(tB+tL)만큼을 뺀 동안 우측으로 전 달되고, 다시 그만큼 좌측으로 전달되어 첫 번째 지연 유니트(22)의 좌측 입출력단자(IN)에서 일정 지연을 거친 후에 DLL 클럭(DLL_CLK)으로 출력된다. DLL 클럭(DLL_CLK)은 포워드 신호(FWD)의 두 번째 라이징 에지보다 tB+tL만큼 빠른 신호이므로 외부 클럭(CLK)과는 일치하게 된다.
상기와 같은 종래의 디지털 DLL 회로는 전술한 바와 같이 포워드 신호(FWD)가 하이레벨에서 로우레벨로 천이되는 순간 우측으로 전달되던 신호가 좌측으로 방향을 전환하게 된다. 이때, 로우레벨인 포워드 신호(FWD)에 의해 해당 지연 유니트의 PMOS(M4)가 턴온되고, 이로 인해 PMOS(M8)의 소오스 전위가 순간적으로 높아지고, 그의 게이트에 커플링된 우측 입출력단자(OUT)의 전위가 전하펌핑(charge pumping) 작용에 의해 높아지게 된다. 따라서, 종래의 디지털 DLL을 HSPICE로 분석해 보면, 도 7에 도시된 바와 같이 A 부분에 비해 A' 부분의 전위가 높게 나타남을 확인할 수 있다. DLL에서는 우측 천이 시간과 좌측 천이 시간이 동일해야 하는데, 이러한 전하펌핑 현상에 의해 지터(jitter)가 증가하게 되며, 이는 고속동작에 문제를 유발하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 지연 유니트에서의 전하 펌핑 작용에 의한 지터(jitter)의 발생을 억제할 수 있는 반도체 소자의 디지털 지연고정루프를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 지연된 클럭을 분주하여 포워드 신호 및 백워드 신호를 생성하기 위한 분주 수단; 보상할 내부 회로의 지연을 모델링하기 위한 지연 복제 수단; 상기 지연 복제 수단의 출력을 입력으로 하며 상기 포워드 신호 및 백워드 신호에 제어 받아 지연고정루프 클럭을 생성하기 위한 다수의 지연 유니트를 구비하며, 상기 지연 유니트 중 적어도 어느 하나는, 제1 입출력단과 제2 입출력단 사이에 제공되는 CMOS 래치와, 상기 포워드 신호 및 상기 백워드 신호에 제어 받아 상기 CMOS 래치를 구성하는 풀업 및 풀다운 트랜지스터 각각에 소정의 전원을 공급하기 위한 수단과, 상기 포워드 신호 및 상기 백워드 신호가 천이하는 시점에서 상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단을 포함하여 이루어진다.
바람직하게, 상기 CMOS 래치는, 상기 제1 입출력단의 양단에 제공되는 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하는 제1 CMOS 인버터와, 상기 제2 입출력단의 양단에 제공되는 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하는 제2 CMOS 인버터와, 상기 제2 입출력단과 상기 제1 풀업 트랜지스터 및 상기 제1 풀다운 트랜지스터의 게이트를 접속하기 위한 제1 접속 수단과, 상기 제1 입출력단과 상기 제2 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터의 게이트를 접속하기 위한 제2 접속 수단을 구비한다.
바람직하게, 상기 소정의 전원을 공급하기 위한 수단은, 상기 포워드 신호에 제어 받아 상기 제1 풀업 트랜지스터에 공급전원을 공급하기 위한 제1 전류원 트랜 지스터와, 상기 백워드 신호에 제어 받아 상기 제1 풀다운 트랜지스터에 접지전원을 공급하기 위한 제2 전류원 트랜지스터와, 상기 백워드 신호에 제어 받아 상기 제2 풀업 트랜지스터에 공급전원을 공급하기 위한 제3 전류원 트랜지스터와, 상기 포워드 신호에 제어 받아 상기 제2 풀다운 트랜지스터에 접지전원을 공급하기 위한 제4 전류원 트랜지스터를 구비한다.
또한, 상기 지연 복제 수단이 상기 다수의 지연 유니트의 일단에 접속되는 경우, 상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단은, 상기 제1 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제1 트랜지스터와, 상기 제2 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제2 트랜지스터를 구비하도록 하는 것이 바람직하다.
한편, 상기 지연 복제 수단이 상기 다수의 지연 유니트의 일단 및 타단에 각각 접속되는 경우, 상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단은, 상기 제1 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포워드 방향 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제1 트랜지스터와, 상기 제2 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포워드 방향 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제2 트랜지스터와, 상기 제3 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 포워드 방향 전단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제3 트랜지스터와, 상기 제4 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포 워드 방향 전단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제4 트랜지스터를 구비하도록 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 5는 본 발명의 일 실시예에 따른 디지털 DLL 회로의 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 디지털 DLL 회로는 지연된 외부 클럭(CLKD, /CLKD)을 입력으로 하여 그를 2분주한 포워드 신호(FWD) 및 백워드 신호(BWD)를 생성하기 위한 2분주 회로(50)와, 지연된 외부 클럭(CLKD)을 입력으로 하여 실제 회로의 지연(tB+tL)을 모델링하기 위한 복제부(51)와, 단위 지연 시간을 갖는 다수의 지연 유니트(52, 53, 54, 55, …)로 구성된다. 본 실시예에서 지연 유니트(52)는 상기 도 3에 도시된 A 타입으로 구현하였으며, 나머지 지연 유니트(53, 54, 55, …)는 하기의 도 6에 도시된 B 타입으로 구현하였다.
첨부된 도면 도 6은 상기 도 5의 B 타입 지연 유니트의 상세 회로 구성을 도시한 것으로, 도시된 지연 유니트는 포워드 신호(FWD) 및 백워드 신호(BWD)에 제어 받는 한 쌍의 CMOS 인버터로 구성된다.
좌측 인버터는 공급전원(Vdd)과 접지전원(GND) 사이에 직렬로 연결된 PMOS(M14, M13) 및 NMOS(M12, M11), 그리고 좌측 입출력단자 IN을 구비하며, PMOS(M14)와 병렬 접속되어 캐패시터를 구성하며 P1 노드를 게이트 입력으로 하는 PMOS(M19)와, NMOS(M11)와 병렬 접속되어 캐패시터를 구성하며 N1 노드를 게이트 입력으로 하는 NMOS(21)를 구비한다. 그리고, 우측 인버터는 공급전원(Vdd)과 접지전원(GND) 사이에 직렬로 연결된 PMOS(M18, M17) 및 NMOS(M16, M15), 그리고 우측 입출력단자 OUT를 구비하며, PMOS(M18)와 병렬 접속되어 캐패시터를 구성하며 P2 노드를 게이트 입력으로 하는 PMOS(M20)와, NMOS(M15)와 병렬 접속되어 캐패시터를 구성하며 N2 노드를 게이트 입력으로 하는 NMOS(22)를 구비한다.
즉, 풀업 PMOS(M13) 및 풀다운 NMOS(M12)가 하나의 CMOS 인버터를 이루고, 풀업 PMOS(M17) 및 풀다운 NMOS(M16)가 또 하나의 CMOS 인버터를 이루어, CMOS 래치를 구성하고 있으며, NMOS(M11), PMOS(M14), NMOS(M15), PMOS(M18)은 전류원 트랜지스터로 작용하게 된다.
한편, PMOS(M14)의 게이트에는 포워드 신호(FWD)가, NMOS(M11)의 게이트에는 백워드 신호(BWD)가 인가되며, PMOS(M18)의 게이트에는 백워드 신호(BWD)가, NMOS(M15)의 게이트에는 포워드 신호(FWD)가 인가된다. 또한, PMOS(M13)와 NMOS(M12)의 게이트는 공통으로 우측 입출력단자 OUT에 연결되어 있으며, PMOS(M17)와 NMOS(M16)의 게이트는 공통으로 좌측 입출력단자 IN에 연결되어 있다.
각각의 지연 유니트에서 P1 노드 및 N1 노드에는 후단 지연 유니트의 출력이 연결되는데, P1 노드에는 인접한 홀수 출력 즉, a1, a3, a5 등이 입력되고, N1 노드에는 인접한 짝수 출력 즉, a2, a4, a6 등이 입력된다. 한편, P2 노드 및 N2 노드에는 전단 지연 유니트의 출력이 연결되는데, 역시 P2 노드에는 인접한 홀수 출력이 입력되고, N2 노드에는 인접한 짝수 출력이 입력된다. 예컨대, 도 5의 지연유니트(55)의 경우, 도시된 바와 같이 P1, N1 노드뿐만 아니라 P2, N2 노드로도 a1, a0를 입력받게 되며, 일부 지연 유니트(53, 54)의 경우, 전단 지연 유니트로부터 인가받을 홀수 출력이나 짝수 출력이 존재하지 않기 때문에 도 5에는 P1, N1 노드만을 표시하였다. 즉, 초미와 말미의 지연 유니트를 제외한 대부분의 지연 유니트(B 타입)는 P1, N1, P2, N2 노드로 전단 및 후단의 지연 유니트의 출력신호를 인가 받는다.
이하, 본 실시예에 따른 지연 유니트 및 디지털 DLL의 동작을 설명한다.
우선, 포워드 신호(FWD)가 하이레벨이고 백워드 신호(BWD)가 로우레벨인 경우, 우측 인버터가 동작하여 우측으로 신호가 전달되고, 포워드 신호(FWD)가 로우레벨이고 백워드 신호(BWD)가 하이레벨인 경우에는 좌측 인버터가 동작하여 우측으로 신호가 되돌아온다. 본 실시예에 사용된 B 타입 지연 유니트(55)의 경우, P1 노드에는 a5가 연결되고, N1 노드에는 a4가 연결됨으로써 포워드 신호(FWD)가 로우레벨로 천이될 때 P1 노드에 연결된 PMOS(M19)가 미리 턴온되어 있는 상태이기 때문에 포워드 신호(FWD)가 로우레벨로 천이되는 순간에도 PMOS(M13)의 소오스 전위의 갑작스런 변화는 나타나지 않게 된다. 따라서, 전하펌핑 작용은 나타나지 않으며, 이에 따라 우측 입출력 단자(OUT)의 전위가 높아지는 현상도 억제할 수 있게 된다. 첨부된 도면 도 8은 본 발명에 따른 디지털 DLL의 HSPICE로 분석 파형도로서, 지연 유니트의 출력 파형에서 B 부분과 B' 부분의 전위가 동일하게 나타남을 확인할 수 있으며, 종래(도 7 참조)에 비해 지연고정을 빨리 유도할 수 있어 지연 유니트의 수를 줄일 수 있음을 알 수 있다.
한편, 상기와 같은 일 실시예에서는 P2 노드 및 N2 노드가 동작에 영향을 미치지 않게 되어 있으나, 지연 유니트의 활용을 위해 지연 유니트의 양단에 복제부를 두는 경우에는 P2 노드 및 N2 노드가 반대 방향에서 입력된 신호에 의해 유발될 수 있는 차지펌핑 현상을 억제하는 역할을 하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 첫 번째 지연 유니트만을 A 타입으로 구현하는 경우를 일례로 들어 설명하였으나, B 타입 지연 유니트는 지연 고정이 일어나는 지연 유니트에서만 특유의 작용을 수행하기 때문에 지연 유니트의 일부를 B 타입으로 구현하는 모든 경우에 본 발명은 적용된다.
또한, 전술한 실시예에서는 지연 유니트에서 P1 노드에는 인접한 홀수단 출력이 입력되고, N1 노드에는 인접한 짝수단이 입력되는 경우를 일례로 들어 설명하였으나, 트랜지스터의 극성을 바꾸어 홀짝수단이 바뀌는 경우에도 본 발명은 적용된다.
전술한 본 발명은 포워드/백워드 신호의 천이시 지연 유니트의 PMOS에서 발생하는 차지펌핑 현상을 억제하는 효과가 있으며, 이로 인하여 디지털 DLL 회로의 지터를 줄여 고속동작을 가능하게 하는 효과가 있다. 실제 측정 결과, 종래의 디지털 DLL의 경우, 100MHz 동작에서 지터량이 180ps 정도였으나, 본 발명을 적용한 디지털 DLL의 경우 100MHz 동작에서 지터량이 140ps 정도로 나타남을 확인할 수 있었다. 한편, 본 발명은 사용되는 지연 유니트의 수를 줄일 수 있어 칩사이즈를 줄이 고 전류의 소모를 줄이는 효과를 기대할 수 있다.

Claims (7)

  1. 지연된 클럭을 분주하여 포워드 신호 및 백워드 신호를 생성하기 위한 분주 수단;
    보상할 내부 회로의 지연을 모델링하기 위한 지연 복제 수단;
    상기 지연 복제 수단의 출력을 입력으로 하며 상기 포워드 신호 및 백워드 신호에 제어 받아 지연고정루프 클럭을 생성하기 위한 다수의 지연 유니트를 구비하며,
    상기 지연 유니트 중 적어도 어느 하나는,
    제1 입출력단과 제2 입출력단 사이에 제공되는 CMOS 래치와,
    상기 포워드 신호 및 상기 백워드 신호에 제어 받아 상기 CMOS 래치를 구성하는 풀업 및 풀다운 트랜지스터 각각에 소정의 전원을 공급하기 위한 수단과,
    상기 포워드 신호 및 상기 백워드 신호가 천이하는 시점에서 상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단
    을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  2. 제1항에 있어서,
    상기 CMOS 래치는,
    상기 제1 입출력단의 양단에 제공되는 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 구비하는 제1 CMOS 인버터와,
    상기 제2 입출력단의 양단에 제공되는 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 구비하는 제2 CMOS 인버터와,
    상기 제2 입출력단과 상기 제1 풀업 트랜지스터 및 상기 제1 풀다운 트랜지스터의 게이트를 접속하기 위한 제1 접속 수단과,
    상기 제1 입출력단과 상기 제2 풀업 트랜지스터 및 상기 제2 풀업 트랜지스터의 게이트를 접속하기 위한 제2 접속 수단을 구비하는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  3. 제2항에 있어서,
    상기 소정의 전원을 공급하기 위한 수단은,
    상기 포워드 신호에 제어 받아 상기 제1 풀업 트랜지스터에 공급전원을 공급하기 위한 제1 전류원 트랜지스터와,
    상기 백워드 신호에 제어 받아 상기 제1 풀다운 트랜지스터에 접지전원을 공급하기 위한 제2 전류원 트랜지스터와,
    상기 백워드 신호에 제어 받아 상기 제2 풀업 트랜지스터에 공급전원을 공급하기 위한 제3 전류원 트랜지스터와,
    상기 포워드 신호에 제어 받아 상기 제2 풀다운 트랜지스터에 접지전원을 공 급하기 위한 제4 전류원 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  4. 제3항에 있어서,
    상기 지연 복제 수단은 상기 다수의 지연 유니트의 일단에 접속되는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  5. 제4항에 있어서,
    상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단은,
    상기 제1 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제1 트랜지스터와,
    상기 제2 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  6. 제3항에 있어서,
    상기 지연 복제 수단은 상기 다수의 지연 유니트의 일단 및 타단에 각각 접 속되는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
  7. 제6항에 있어서,
    상기 풀업 트랜지스터의 소오스단이 차지업되어 있도록 하기 위한 수단은,
    상기 제1 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포워드 방향 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제1 트랜지스터와,
    상기 제2 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포워드 방향 후단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제2 트랜지스터와,
    상기 제3 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트 포워드 방향 전단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제3 트랜지스터와,
    상기 제4 전류원 트랜지스터와 병렬로 연결되며, 해당 지연 유니트의 포워드 방향 전단에 위치한 지연 유니트의 출력을 입력으로 하여 턴온되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 디지털 지연고정루프.
KR1020000064446A 2000-10-31 2000-10-31 반도체 소자의 디지털 지연고정루프 KR100670695B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000064446A KR100670695B1 (ko) 2000-10-31 2000-10-31 반도체 소자의 디지털 지연고정루프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000064446A KR100670695B1 (ko) 2000-10-31 2000-10-31 반도체 소자의 디지털 지연고정루프

Publications (2)

Publication Number Publication Date
KR20020034322A KR20020034322A (ko) 2002-05-09
KR100670695B1 true KR100670695B1 (ko) 2007-01-17

Family

ID=19696517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000064446A KR100670695B1 (ko) 2000-10-31 2000-10-31 반도체 소자의 디지털 지연고정루프

Country Status (1)

Country Link
KR (1) KR100670695B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220020165A (ko) 2020-08-11 2022-02-18 홍익대학교 산학협력단 듀티 사이클 보정기능을 내장한 고속 디지털 지연 고정 루프회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220020165A (ko) 2020-08-11 2022-02-18 홍익대학교 산학협력단 듀티 사이클 보정기능을 내장한 고속 디지털 지연 고정 루프회로

Also Published As

Publication number Publication date
KR20020034322A (ko) 2002-05-09

Similar Documents

Publication Publication Date Title
JP4609808B2 (ja) 半導体集積回路装置及び遅延ロックループ装置
JP3549751B2 (ja) 半導体集積回路装置
US4476401A (en) Write strobe generator for clock synchronized memory
US5508648A (en) Differential latch circuit
US5376848A (en) Delay matching circuit
US8278969B2 (en) Method and apparatus for voltage level shifting with concurrent synchronization
US6194932B1 (en) Integrated circuit device
US5087835A (en) Positive edge triggered synchronized pulse generator
US10193539B1 (en) High speed data synchronization
EP1532737B1 (en) Synchronous mirror delay (smd) circuit and method including a counter and reduced size bi-directional delay line
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
US5991226A (en) Address counter cell
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
US6608514B1 (en) Clock signal generator circuit and semiconductor integrated circuit with the same circuit
US5155382A (en) Two-stage CMOS latch with single-wire clock
US7528630B2 (en) High speed flip-flop
KR100670695B1 (ko) 반도체 소자의 디지털 지연고정루프
KR100585085B1 (ko) 고속 메모리 장치의 데이타 독출 경로에 구비되는 데이타전송 회로
KR970002945B1 (ko) 디지탈 통신시스템의 데이터 수신방법 및 그 장치
KR100513807B1 (ko) 지연고정루프 회로
JP7324579B2 (ja) 半導体回路、データ伝送システム及び半導体回路の動作方法
JPH0212412B2 (ko)
JPH10283059A (ja) クロック供給回路及びそれを利用した集積回路装置
KR0131164B1 (ko) 주/종속 플립-플롭
TW202427961A (zh) 快速時控儲存元件

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20001031

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20050929

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20001031

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060829

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20061120

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070111

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070112

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20091222

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20101224

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee