JP7324579B2 - 半導体回路、データ伝送システム及び半導体回路の動作方法 - Google Patents

Description

本開示は、半導体回路、データ伝送システム及び半導体回路の動作方法に関する。

半導体回路には、複数の信号の状態遷移を検出する検出回路が集積化されることがある。このような検出回路は、一例としては、クロック情報が埋め込まれたデータ信号からクロック信号を再生するクロックリカバリに用いることができる。

複数の信号の状態遷移を検出する検出回路は、高速に動作するように設計される。例えば、データ伝送システムにおけるクロックリカバリに用いられた場合、検出回路の高速動作は、データ伝送システムの伝送レートの高速化に寄与する。

一実施形態では、半導体回路が、それぞれが複数の信号のうちの少なくとも一の信号の遷移に応じて検出信号を出力するように構成された複数の信号遷移検出器と、前記検出信号の論理和に応じた再生クロック信号を出力するように構成されたダイナミックＯＲ回路とを備えている。

一実施形態では、データ伝送システムが、第１ワイヤ、第２ワイヤ及び第３ワイヤのそれぞれにデータ信号を出力するトランスミッタ回路と、レシーバ回路とを備えている。前記レシーバ回路が、前記第１ワイヤ、前記第２ワイヤ及び前記第３ワイヤの異なる組み合わせの２本のワイヤに接続される入力を備える第１差動レシーバ、第２差動レシーバ及び第３差動レシーバと、それぞれ前記第１差動レシーバ、前記第２差動レシーバ及び前記第３差動レシーバから互いに相補の第１入力信号及び第２入力信号を受け取る第１信号遷移検出器、第２信号遷移検出器及び第３信号遷移検出器と、前記第１信号遷移検出器、前記第２信号遷移検出器及び前記第３信号遷移検出器から出力される検出信号の論理和に応じた再生クロック信号を出力するように構成されたダイナミックＯＲ回路とを備えている。

一実施形態では、半導体回路の動作方法が、複数の信号遷移検出器のそれぞれから、複数の信号のうちの少なくとも一の信号の遷移に応じて検出信号を出力することと、ダイナミックＯＲ回路により、前記検出信号の論理和に応じた再生クロック信号を出力することとを含んでいる。

一実施形態におけるデータ伝送システムの構成を示すブロック図である。 一実施形態におけるレシーバ回路の構成を示すブロック図である。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態における図３に示すクロックリカバリ回路の動作を示すタイミングチャートである。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態におけるクロックパルス伸張回路の構成を示す回路図である。 一実施形態における、図８に示すクロックパルス伸張回路の動作を示すタイミングチャートである。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態におけるクロックリカバリ回路の構成を示す回路図である。 一実施形態における、ＭＩＰＩ Ｃ－ＰＨＹ規格によるデータ伝送の一例を示すタイミングチャートである。 一実施形態における自動設定回路部の構成を示す回路図である。 一実施形態における自動設定回路部の構成を示す回路図である。 一実施形態における半導体回路の構成を示す回路図である。

以下、添付図面を参照しながら、実施形態を説明する。

一実施形態では、図１に示すように、データ伝送システム１００が、トランスミッタ回路１とレシーバ回路２とを備えている。一実施形態では、データ伝送システム１００が、ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠して動作するが、これに限定されない。なお、本明細書でいう「一実施形態」とは、１つ以上の実施形態を意味しており、実施形態が１つに限定されることを意味していない。一実施形態では、トランスミッタ回路１は、レーン３を介してレシーバ回路２に接続されている。一実施形態では、トランスミッタ回路１とレシーバ回路２とが別々の半導体チップに集積化されてもよい。

一実施形態では、レーン３は、データ信号をそれぞれ伝送する３本のワイヤＡ、Ｂ、Ｃを含んでいる。一実施形態では、これらのデータ信号が、ＭＩＰＩ Ｃ－ＰＨＹ規格に従って生成される。この場合、ワイヤＡ、Ｂ、Ｃのそれぞれは、３つの電位を取ることが許容されている。以下では、これらの３つの電位を、それぞれ、“Ｈ”、“Ｍ”、“Ｌ”と記載する。データ伝送が行われる場合、各ＵＩ（unit interval）において、ワイヤＡ、Ｂ、Ｃのうちの１つが“Ｈ”レベルに設定され、他の１つが“Ｍ”レベルに設定され、残りの１つが“Ｌ”レベルに設定される。したがって、ワイヤＡ、Ｂ、Ｃの電位の組み合わせの総数は６である。各ＵＩに伝送されるシンボルは、ワイヤＡ、Ｂ、Ｃの電位の組み合わせで表現される。以下において、ワイヤＡ、Ｂ、Ｃの電位を、それぞれ、Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃと記載することがある。或るシンボルを送信した後に次のシンボルを送信する場合、ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃは、該或るシンボルの送信時における電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃとの組み合わせとは異なる組み合わせに遷移する。

一実施形態では、ワイヤＡ、Ｂ、Ｃで伝送されるデータ信号にクロック情報が組み込まれる。クロック情報は、該データ信号の状態遷移のタイミング、即ち、ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃが遷移するタイミングとして該データ信号に組み込まれる。後述するように、一実施形態では、レシーバ回路２において、ワイヤＡ、Ｂ、Ｃで伝送されるデータ信号に基づくクロックリカバリが行われ、データ信号の受信に用いられる再生クロック信号が生成される。

一実施形態では、図２に示すように、レシーバ回路２は、差動レシーバ１１_１～１１_３と、ホールド遅延回路１２_１～１２_３と、データラッチ１３_１～１３_３と、クロックリカバリ回路１４とを備える半導体回路として構成されている。

一実施形態では、差動レシーバ１１_１～１１_３は、それぞれ、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂ、ワイヤＢ、Ｃの電位差Ｖ_Ｂ－Ｖ_Ｃ及びワイヤＣ、Ａの電位差Ｖ_Ｃ－Ｖ_Ａに対応するシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａを生成する。一実施形態では、差動レシーバ１１_１は、ワイヤＡが接続される非反転入力とワイヤＢが接続される反転入力とを有しており、電位差Ｖ_Ａ－Ｖ_Ｂに対応する論理値を有するシングルエンド信号Ｔ＿Ａ－Ｂを出力する。同様に、差動レシーバ１１_２は、ワイヤＢが接続される非反転入力とワイヤＣが接続される反転入力とを有しており、電位差Ｖ_Ｂ－Ｖ_Ｃに対応する論理値を有するシングルエンド信号Ｔ＿Ｂ－Ｃを出力する。差動レシーバ１１_３は、ワイヤＣが接続される非反転入力とワイヤＡが接続される反転入力とを有しており、電位差Ｖ_Ｃ－Ｖ_Ａに対応する論理値を有するシングルエンド信号Ｔ＿Ｃ－Ａを出力する。一実施形態では、シングルエンド信号Ｔ＿Ａ－Ｂは、ワイヤＡの電位Ｖ_ＡがワイヤＢの電位Ｖ_Ｂより高い場合に論理値“１”を取り、低い場合に論理値“０”を取る。シングルエンド信号Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａについても同様である。

一実施形態では、ホールド遅延回路１２_１～１２_３は、それぞれ、差動レシーバ１１_１～１１_３から受け取ったシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａを所定の遅延時間Ｄｅｌａｙ＿Ｈだけ遅延する。一実施形態では、ホールド遅延回路１２_１～１２_３は、それぞれ、データラッチ１３_１～１３_３のホールド時間を確保できるように遅延をシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａに与えるように構成されている。

一実施形態では、データラッチ１３_１～１３_３は、それぞれ、ホールド遅延回路１２_１～１２_３によって遅延されたシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａをクロックリカバリ回路１４から供給される再生クロック信号ＲＣＬＫに同期してラッチし、ラッチした論理値を有するラッチデータ信号Ｄａｔａ（Ａ－Ｂ）、Ｄａｔａ（Ｂ－Ｃ）、Ｄａｔａ（Ｃ－Ａ）を出力する。

一実施形態では、クロックリカバリ回路１４は、ワイヤＡ、Ｂ、Ｃを伝送されるデータ信号に埋め込まれるクロック情報に基づくクロック再生を行って再生クロック信号ＲＣＬＫを生成し、生成された再生クロック信号ＲＣＬＫをデータラッチ１３_１～１３_３に供給する。

一実施形態では、図３に示すように、クロックリカバリ回路１４が、シングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａと相補シングルエンド信号Ｂ＿Ａ－Ｂ、Ｂ＿Ｂ－Ｃ、Ｂ＿Ｃ－Ａとを差動レシーバ１１_１～１１_３から受け取るように構成されている。一実施形態では、相補シングルエンド信号Ｂ＿Ａ－Ｂ、Ｂ＿Ｂ－Ｃ、Ｂ＿Ｃ－Ａは、それぞれ、シングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａと相補の論理値を有している。なお、相補シングルエンド信号Ｂ＿Ａ－Ｂ、Ｂ＿Ｂ－Ｃ、Ｂ＿Ｃ－Ａは、図２には図示されていない。

一実施形態では、クロックリカバリ回路１４は、信号遷移検出器２１_１～２１_３と、ダイナミックＯＲ回路２２と、プリチャージ回路２３とを備えている。

一実施形態では、信号遷移検出器２１_１は、シングルエンド信号Ｔ＿Ａ－Ｂと相補シングルエンド信号Ｂ＿Ａ－Ｂとを受け取り、シングルエンド信号Ｔ＿Ａ－Ｂと相補シングルエンド信号Ｂ＿Ａ－Ｂの遷移を検出して検出信号ＳＴ＿Ａ－Ｂを生成するように構成されている。一実施形態では、信号遷移検出器２１_１は、２つの入力ノードＮ_ＩＮＴ、Ｎ_ＩＮＢと、出力ノードＮ_ＯＵＴと、トランスミッションゲートＴＧ１、ＴＧ２と、インバータＩＶ１、ＩＶ２と、ＮＭＯＳトランジスタＭＮ１～ＭＮ４とを備えている。

一実施形態では、入力ノードＮ_ＩＮＴは、差動レシーバ１１_１の第１出力に接続されており、差動レシーバ１１_１からシングルエンド信号Ｔ＿Ａ－Ｂを受け取る。同様に、一実施形態では、入力ノードＮ_ＩＮＢは、差動レシーバ１１_１の第２出力に接続されており、差動レシーバ１１_１から相補シングルエンド信号Ｂ＿Ａ－Ｂを受け取る。一実施形態では、出力ノードＮ_ＯＵＴは、信号遷移検出器２１_１で生成された検出信号ＳＴ＿Ａ－ＢをダイナミックＯＲ回路２２に出力する。

一実施形態では、トランスミッションゲートＴＧ１は、入力ノードＮ_ＩＮＴと出力ノードＮ_ＯＵＴの間に接続されており、入力ノードＮ_ＩＮＴと出力ノードＮ_ＯＵＴとを電気的に接続し、又は、切り離すように構成されている。同様に、一実施形態では、トランスミッションゲートＴＧ２は、入力ノードＮ_ＩＮＢと出力ノードＮ_ＯＵＴの間に接続されており、入力ノードＮ_ＩＮＢと出力ノードＮ_ＯＵＴとを電気的に接続し、又は、切り離すように構成されている。

一実施形態では、インバータＩＶ１、ＩＶ２は、クロスカップルされており(cross-coupled)、２状態ラッチ（binary latch）２５を構成している。一実施形態では、インバータＩＶ１は、その入力がノードＮ_ＬＢに接続され、出力がノードＮ_ＬＴに接続されている。同様に、一実施形態では、インバータＩＶ２は、その入力がノードＮ_ＬＴに接続され、出力がノードＮ_ＬＢに接続されている。一実施形態では、ノードＮ_ＬＢ、Ｎ_ＬＴは、２状態ラッチ２５の状態の保持に用いられるノードであり、互いに相補の論理値を保持している。

一実施形態では、トランスミッションゲートＴＧ１、ＴＧ２と２状態ラッチ２５とは、全体としては、２状態ラッチ２５に保持される状態に応じてシングルエンド信号Ｔ＿Ａ－Ｂと相補シングルエンド信号Ｂ＿Ａ－Ｂのいずれかを出力するセレクタとして動作する。一実施形態では、２状態ラッチ２５の状態には、トランスミッションゲートＴＧ１をオンし、トランスミッションゲートＴＧ２をオフする第１状態と、トランスミッションゲートＴＧ１をオフし、トランスミッションゲートＴＧ２をオンする第２状態とがある。一実施形態では、２状態ラッチ２５の状態により、トランスミッションゲートＴＧ１、ＴＧ２が制御される。

一実施形態では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ノードＮ_ＬＢと、回路接地、即ち、接地電位を有するノードの間に直列に接続されている。一実施形態では、ＮＭＯＳトランジスタＭＮ１のゲートは、クロックリカバリ回路１４の出力端子２６に接続されており、再生クロック信号ＲＣＬＫが供給される。ＮＭＯＳトランジスタＭＮ２のゲートは、入力ノードＮ_ＩＮＢに接続されており、相補シングルエンド信号Ｂ＿Ａ－Ｂが供給される。一実施形態では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、再生クロック信号ＲＣＬＫと相補シングルエンド信号Ｂ＿Ａ－Ｂとの両方がＨｉｇｈレベルに設定されるとノードＮ_ＬＢを回路接地に接続してＬｏｗレベルにプルダウンする。なお、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の位置は、交換可能である。

一実施形態では、ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ノードＮ_ＬＢと回路接地の間に直列に接続されている。ＮＭＯＳトランジスタＭＮ３のゲートは、クロックリカバリ回路１４の出力端子２６に接続されており、再生クロック信号ＲＣＬＫが供給される。一実施形態では、ＮＭＯＳトランジスタＭＮ４のゲートは、入力ノードＮ_ＩＮＴに接続されており、シングルエンド信号Ｔ＿Ａ－Ｂが供給される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、再生クロック信号ＲＣＬＫとシングルエンド信号Ｔ＿Ａ－Ｂとの両方がＨｉｇｈレベルに設定されるとノードＮ_ＬＴを回路接地に接続してＬｏｗレベルにプルダウンする。なお、ＮＭＯＳトランジスタＭＮ３、ＭＮ４の位置は、交換可能である。

一実施形態では、ＮＭＯＳトランジスタＭＮ１～ＭＮ４は、再生クロック信号ＲＣＬＫによってイネーブルされたときに、本実施形態では再生クロック信号ＲＣＬＫがアサートされてＨｉｇｈレベルに設定されたときに、シングルエンド信号Ｔ＿Ａ－Ｂ及び相補シングルエンド信号Ｂ＿Ａ－Ｂに応じて２状態ラッチ２５の状態を設定する状態設定回路として動作する。

一実施形態では、信号遷移検出器２１_２、２１_３は、入力ノードＮ_ＩＮＴ、Ｎ_ＩＮＢに入力される信号及び出力する信号が異なる以外、信号遷移検出器２１_１と同様に構成され、同様に動作する。一実施形態では、信号遷移検出器２１_２は、入力ノードＮ_ＩＮＴにおいて差動レシーバ１１_２からシングルエンド信号Ｔ＿Ｂ－Ｃを受け取り、入力ノードＮ_ＩＮＢにおいて差動レシーバ１１_２から相補シングルエンド信号Ｂ＿Ｂ－Ｃを受け取る。一実施形態では、信号遷移検出器２１_２は、シングルエンド信号Ｔ＿Ｂ－Ｃと相補シングルエンド信号Ｂ＿Ｂ－Ｃの遷移を検出して出力ノードＮ_ＯＵＴから検出信号ＳＴ＿Ｂ－Ｃを出力するように構成されている。一実施形態では、信号遷移検出器２１_３は、入力ノードＮ_ＩＮＴにおいて差動レシーバ１１_３からシングルエンド信号Ｔ＿Ｃ－Ａを受け取り、入力ノードＮ_ＩＮＢにおいて差動レシーバ１１_３から相補シングルエンド信号Ｂ＿Ｃ－Ａを受け取る。一実施形態では、信号遷移検出器２１_３は、シングルエンド信号Ｔ＿Ｃ－Ａと相補シングルエンド信号Ｂ＿Ｃ－Ａの遷移を検出して出力ノードＮ_ＯＵＴから検出信号ＳＴ＿Ｃ－Ａを出力するように構成されている。

一実施形態では、ダイナミックＯＲ回路２２は、信号遷移検出器２１_１、２１_２、２１_３からそれぞれ受け取った検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａの論理和の信号を出力端子２６に出力するダイナミック回路として構成されている。一実施形態では、ダイナミックＯＲ回路２２から出力される信号が、上述の再生クロック信号ＲＣＬＫとして用いられる。ダイナミックＯＲ回路２２を用いることで、信号遷移検出器２１_１、２１_２、２１_３に入力されるシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａのいずれかが遷移したときに速やかに再生クロック信号ＲＣＬＫをアサートすることができる。これは、クロックリカバリ回路１４の高速動作に寄与する。一実施形態では、再生クロック信号ＲＣＬＫがハイアクティブの信号として生成される。一実施形態では、再生クロック信号ＲＣＬＫは、アサートされるとＨｉｇｈレベルに設定され、ディアサートされるとＬｏｗレベルに設定される。

一実施形態では、ダイナミックＯＲ回路２２は、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７と、インバータＩＶ３とを備えている。一実施形態では、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７は、ダイナミックノードＤと、所定電位を有するノード、本実施形態では回路接地の間に並列に接続されている。一実施形態では、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ及びＳＴ＿Ｃ－Ａは、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７のゲートにそれぞれに供給される。一実施形態では、インバータＩＶ３は、ダイナミックノードＤの論理値と相補の論理値を有する信号を、再生クロック信号ＲＣＬＫとして出力する。

一実施形態では、プリチャージ回路２３は、ダイナミックＯＲ回路２２のダイナミックノードＤをプリチャージするように構成されている。一実施形態では、プリチャージ回路２３は、可変遅延回路２４とＰＭＯＳトランジスタＭＰ１とを備えている。

一実施形態では、可変遅延回路２４は、再生クロック信号ＲＣＬＫの信号レベルに応じてＰＭＯＳトランジスタＭＰ１にプリチャージ信号Ｓ_ＰＣを供給するように構成されている。詳細には、可変遅延回路２４は下記のように動作する。一実施形態では、可変遅延回路２４は、再生クロック信号ＲＣＬＫがアサートされた後、所定の遅延時間Ｍａｓｋ＿ｄｅｌａｙが経過するとプリチャージ信号Ｓ_ＰＣをアサートする。一実施形態では、加えて、可変遅延回路２４は、再生クロック信号ＲＣＬＫがＨｉｇｈレベルからＬｏｗレベルに遷移するとリセットされ、プリチャージ信号Ｓ_ＰＣを即時にディアサートするように構成されている。図３において可変遅延回路２４を表す回路記号に付された小円は、リセット機能を表している。一実施形態では、プリチャージ信号Ｓ_ＰＣは、ローアクティブの信号であり、プリチャージ信号Ｓ_ＰＣは、アサートされるとＬｏｗレベルに設定され、ディアサートされるとＨｉｇｈレベルに設定される。

一実施形態では、可変遅延回路２４は、それに設定される遅延時間Ｍａｓｋ＿ｄｅｌａｙが可変であるように構成される。一実施形態では、可変遅延回路２４が、遅延時間Ｍａｓｋ＿ｄｅｌａｙを指定するレジスタを含んでいてもよい。

一実施形態では、ＰＭＯＳトランジスタＭＰ１は、ダイナミックノードＤに接続されたソースと、電源電位ＶＤＤを有するノードに接続されたドレインと、プリチャージ信号Ｓ_ＰＣを受け取るゲートを有している。一実施形態では、ＰＭＯＳトランジスタＭＰ１は、プリチャージ信号Ｓ_ＰＣに応じてダイナミックノードＤを電源電位ＶＤＤにプリチャージする。一実施形態では、プリチャージ信号Ｓ_ＰＣがアサートされると、即ち、プリチャージ信号Ｓ_ＰＣがＬｏｗレベルに設定されると、ＰＭＯＳトランジスタＭＰ１がターンオンしてダイナミックノードＤが電源電位ＶＤＤにプリチャージされる。

一実施形態では、図３に示すクロックリカバリ回路１４は、各ＵＩにおいて、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂ、ワイヤＢ、Ｃの電位差Ｖ_Ｂ－Ｖ_Ｃ及びワイヤＣ、Ａの電位差Ｖ_Ｃ－Ｖ_Ａのゼロクロス時刻(zero crossing time)のうち、最先のものに同期して再生クロック信号ＲＣＬＫをアサートするように構成されている。一実施形態では、電位差Ｖ_Ａ－Ｖ_Ｂ、Ｖ_Ｂ－Ｖ_Ｃ、Ｖ_Ｃ－Ｖ_Ａのゼロクロス時刻に同期してシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａが反転され、各ＵＩにおいてシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａが反転される時刻のうち最先のものに同期して再生クロック信号ＲＣＬＫがアサートされる。一実施形態では、再生クロック信号ＲＣＬＫは、アサートされた後、所定時間が経過するとディアサートされ、これにより、再生クロック信号ＲＣＬＫにクロックパルスが現れる。

一実施形態では、図４に示すように、ＵＩの開始時にワイヤＡ、Ｂ、Ｃの状態が、伝送すべきシンボルに応じて遷移する。一実施形態では、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロス時刻が最先である場合、即ち、シングルエンド信号Ｔ＿Ａ－Ｂが反転されるタイミングが最先である場合、再生クロック信号ＲＣＬＫは、シングルエンド信号Ｔ＿Ａ－Ｂが反転されるタイミングに同期してアサートされる。

一実施形態では、初期状態において、ワイヤＡ、Ｂ、Ｃが、それぞれ電位“Ｌ”、“Ｍ”、“Ｈ”に設定される。この状態では、シングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａは、それぞれ、Ｌｏｗレベル、Ｌｏｗレベル、Ｈｉｇｈレベルであり、相補シングルエンド信号Ｂ＿Ａ－Ｂ、Ｂ＿Ｂ－Ｃ、Ｂ＿Ｃ－Ａは、それぞれ、Ｈｉｇｈレベル、Ｈｉｇｈレベル、Ｌｏｗレベルである。初期状態では、ダイナミックノードＤがＨｉｇｈレベルにプリチャージされており、再生クロック信号ＲＣＬＫはＬｏｗレベルである。

一実施形態では、該初期状態において、信号遷移検出器２１_１、２１_２、２１_３が、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－ＡとしてＬｏｗレベルを出力する状態に設定される。一実施形態では、信号遷移検出器２１_１、２１_２の２状態ラッチ２５が、シングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃを選択して出力する状態、即ち、ノードＮ_ＬＴがＨｉｇｈレベルであり、ノードＮ_ＬＢがＬｏｗレベルである状態に設定される。一実施形態では、信号遷移検出器２１_３の２状態ラッチ２５が、相補シングルエンド信号Ｂ＿Ｃ－Ａを選択して出力する状態、即ち、ノードＮ_ＬＴがＬｏｗレベルであり、ノードＮ_ＬＢがＨｉｇｈレベルである状態に設定される。

一実施形態では、その後、ワイヤＡ、Ｂ、Ｃが、それぞれ、電位“Ｈ”、“Ｌ”、“Ｍ”に遷移すると、ワイヤＡ、Ｂの電位差Ｖ_Ａ－Ｖ_Ｂ、及び、ワイヤＣ、Ａの電位差Ｖ_Ｃ－Ｖ_Ａにゼロクロスが発生する。図４に示す実施形態において、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロス時刻ｔ_１は電位差Ｖ_Ｃ－Ｖ_Ａのゼロクロス時刻ｔ_２よりも先であり、電位差Ｖ_Ａ－Ｖ_Ｂのゼロクロス時刻ｔ_１に同期して再生クロック信号ＲＣＬＫのクロックパルスが生成される。

一実施形態では、時刻ｔ_１において、シングルエンド信号Ｔ＿Ａ－ＢがＨｉｇｈレベルに遷移し、相補シングルエンド信号Ｂ＿Ａ－ＢがＬｏｗレベルに遷移する。一実施形態では、時刻ｔ_１では信号遷移検出器２１_１がシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃを出力する状態に設定され、よって、検出信号ＳＴ＿Ａ－ＢもＨｉｇｈレベルに遷移する。

一実施形態では、検出信号ＳＴ＿Ａ－ＢがＨｉｇｈレベルに遷移すると、ダイナミックＯＲ回路２２のＮＭＯＳトランジスタＭＮ５がオンし、ダイナミックノードＤがＬｏｗレベルにプルダウンされる。一実施形態では、ダイナミックノードＤのプルダウンに応じて再生クロック信号ＲＣＬＫがインバータＩＶ３によってＨｉｇｈレベルにプルアップされ、再生クロック信号ＲＣＬＫがアサートされる。

一実施形態では、可変遅延回路２４は、再生クロック信号ＲＣＬＫがアサートされてから遅延時間Ｍａｓｋ＿ｄｅｌａｙが経過すると、プリチャージ信号Ｓ_ＰＣをアサートする。一実施形態では、プリチャージ信号Ｓ_ＰＣがアサートされると、ＰＭＯＳトランジスタＭＰ１は、ダイナミックノードＤを電源電位ＶＤＤにプリチャージする。

一実施形態では、ダイナミックノードＤが電源電位ＶＤＤにプリチャージされると、インバータＩＶ３の動作により、再生クロック信号ＲＣＬＫがＬｏｗレベルにプルダウンされ、再生クロック信号ＲＣＬＫがディアサートされる。

以上に説明されているように、一実施形態では、再生クロック信号ＲＣＬＫが、シングルエンド信号Ｔ＿Ａ－Ｂが反転されるタイミングに同期してアサートされ、その後、一定時間の経過後にディアサートされる。このような動作によれば、シングルエンド信号Ｔ＿Ａ－Ｂが反転されるタイミングに同期したクロックパルスを再生クロック信号ＲＣＬＫにおいて生成することができる。

一実施形態では、並行して、信号遷移検出器２１_１、２１_２、２１_３は、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－ＡとしてＬｏｗレベルを出力するような状態に設定される。

一実施形態では、信号遷移検出器２１_１は、再生クロック信号ＲＣＬＫがＨｉｇｈレベルにプルアップされている間に、相補シングルエンド信号Ｂ＿Ａ－Ｂを検出信号ＳＴ＿Ａ－Ｂとして出力する状態に移行する。一実施形態では、シングルエンド信号Ｔ＿Ａ－ＢがＨｉｇｈレベル、相補シングルエンド信号Ｂ＿Ａ－ＢがＬｏｗレベルである状態で再生クロック信号ＲＣＬＫがアサートされると、ＮＭＯＳトランジスタＭＮ３及びＭＮ４がオンされてノードＮ_ＬＴが回路接地に接続され、ノードＮ_ＬＴがＬｏｗレベルにプルダウンされる。一実施形態では、ノードＮ_ＬＴがＬｏｗレベルにプルダウンされると、インバータＩＶ２の動作により、ノードＮ_ＬＴがＨｉｇｈレベルにプルアップされる。これにより、一実施形態では、２状態ラッチ２５は、Ｌｏｗレベルである相補シングルエンド信号Ｂ＿Ａ－Ｂを検出信号ＳＴ＿Ａ－Ｂに選択する状態に設定される。このような実施形態では、結果として、信号遷移検出器２１_１は、検出信号ＳＴ＿Ａ－ＢとしてＬｏｗレベルを出力する状態に移行する。

一実施形態では、信号遷移検出器２１_２は、既にＬｏｗレベルであるシングルエンド信号Ｔ＿Ｂ－Ｃを検出信号ＳＴ＿Ｂ－Ｃとして出力する状態に設定されており、ワイヤＡ、Ｂ、Ｃの状態が遷移してもシングルエンド信号Ｔ＿Ｂ－Ｃの状態は変化しない。よって、このような実施形態では、信号遷移検出器２１_２の状態はそのままに維持される。

一実施形態では、信号遷移検出器２１_３については、時刻ｔ_２においてシングルエンド信号Ｔ＿Ｃ－ＡがＬｏｗレベルにプルダウンされ、相補シングルエンド信号Ｂ＿Ｃ－ＡがＨｉｇｈレベルにプルアップされる。一実施形態では、時刻ｔ_２において、相補シングルエンド信号Ｂ＿Ｃ－Ａが検出信号ＳＴ＿Ｃ－Ａとして選択されているので、信号遷移検出器２１_３から出力される検出信号ＳＴ＿Ｃ－Ａが、Ｈｉｇｈレベルにプルアップされる。

一実施形態では、その後、再生クロック信号ＲＣＬＫがアサートされると、信号遷移検出器２１_３は、Ｌｏｗレベルであるシングルエンド信号Ｔ＿Ｃ－Ａを検出信号ＳＴ＿Ｃ－Ａとして出力する状態に移行する。一実施形態では、シングルエンド信号Ｔ＿Ｃ－ＡがＬｏｗレベル、相補シングルエンド信号Ｂ＿Ｃ－ＡがＨｉｇｈレベルである状態で再生クロック信号ＲＣＬＫがアサートされると、ＮＭＯＳトランジスタＭＮ１及びＭＮ２がオンされてノードＮ_ＬＢが回路接地に接続され、ノードＮ_ＬＢがＬｏｗレベルにプルダウンされる。一実施形態では、ノードＮ_ＬＢがＬｏｗレベルにプルダウンされると、インバータＩＶ１の動作により、ノードＮ_ＬＴがＨｉｇｈレベルにプルアップされ、これにより、２状態ラッチ２５は、Ｌｏｗレベルであるシングルエンド信号Ｔ＿Ｃ－Ａを検出信号ＳＴ＿Ｃ－Ａに選択する状態に設定される。このような実施形態では、結果として、信号遷移検出器２１_３は、検出信号ＳＴ＿Ｃ－ＡとしてＬｏｗレベルを出力する状態に移行する。

一実施形態では、信号遷移検出器２１_１、２１_２、２１_３から出力される検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－ＡがＬｏｗレベルになるように信号遷移検出器２１_１、２１_２、２１_３の状態を移行させる動作は、ダイナミックノードＤがＨｉｇｈレベルにプリチャージされる前に完了される。ダイナミックノードＤがＬｏｗレベルに設定されている間に検出信号ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａが一時的にＨｉｇｈレベルに設定されても、再生クロック信号ＲＣＬＫの波形は影響を受けない。図４に示す動作では、ダイナミックノードＤがＬｏｗレベルに設定されている間に検出信号ＳＴ＿Ｃ－Ａが一時的にＨｉｇｈレベルに設定されるが、これは、再生クロック信号ＲＣＬＫの波形に影響を及ぼさない。

以上には、特定のワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃの組み合わせについてクロックリカバリ回路１４の動作が説明されているが、ワイヤＡ、Ｂ、Ｃの電位Ｖ_Ａ、Ｖ_Ｂ、Ｖ_Ｃの組み合わせが異なる場合も、同様の動作により、再生クロック信号ＲＣＬＫを生成することができる。

図３に示すクロックリカバリ回路１４の利点の一つは、ワイヤＡ、Ｂ、Ｃの状態が遷移した後、再生クロック信号ＲＣＬＫにおいてクロックパルスが生成されるまでの動作が高速であることである。図３に示すクロックリカバリ回路１４は、再生クロック信号ＲＣＬＫの生成のクリティカルパス、即ち、信号遷移検出器２１_１、２１_２、２１_３の入力から出力端子２６までのパスに存在する素子の数が少ない。加えて、再生クロック信号ＲＣＬＫのＨｉｇｈレベルへのプルアップに応じて信号遷移検出器２１_１、２１_２、２１_３がＬｏｗレベルを出力する状態に遷移するので、遅延時間Ｍａｓｋ＿ｄｅｌａｙを短く設定しても安定に動作する。クロックリカバリ回路１４のこれらの特性は、高速動作に寄与し得る。また、素子の数が少ないことは、クロックリカバリ回路１４の面積の縮小及び消費電力の低減にも有益である。更に、遅延時間Ｍａｓｋ＿ｄｅｌａｙが短く設定可能であることは、クロックリカバリ回路１４の設計を容易にする。

他の利点は、動作安定性に優れていることである。図３に示すクロックリカバリ回路１４は、信号遷移検出器２１_１、２１_２、２１_３が再生クロック信号ＲＣＬＫのフィードバックにより必ず安定した状態に設定されるように構成されている。図３に示すクロックリカバリ回路１４の優れた動作安定性は、プロセスポータビリティの向上に寄与する。

図５に示す一実施形態では、信号遷移検出器２１_１、２１_２、２１_３が、直列接続インバータＩＶ５、ＩＶ６を備えている。一実施形態では、信号遷移検出器２１_１、２１_２、２１_３のそれぞれにおいて、直列接続インバータＩＶ５は、入力ノードＮ_ＩＮＴとトランスミッションゲートＴＧ１の間に接続され、直列接続インバータＩＶ６は、入力ノードＮ_ＩＮＢとトランスミッションゲートＴＧ２の間に接続されている。一実施形態では、直列接続インバータＩＶ５の数と直列接続インバータＩＶ６の数は同一であり、いずれも２である。ただし、直列接続インバータＩＶ５、ＩＶ６の数は、２に限定されず、正の偶数であればよい。

一実施形態では、直列接続インバータＩＶ５、ＩＶ６は、信号遷移検出器２１_１、２１_２、２１_３に入力されるシングルエンド信号及び相補シングルエンド信号が遷移したときに、再生クロック信号ＲＣＬＫのアサートに応じて信号遷移検出器２１_１、２１_２、２１_３の２状態ラッチ２５の状態を遷移させた後で、シングルエンド信号及び相補シングルエンド信号の遷移をトランスミッションゲートＴＧ１、ＴＧ２に伝達するようにするための遅延素子として動作する。このような動作は、反転される時刻が最先ではないシングルエンド信号が入力される信号遷移検出器２１から出力される検出信号が一時的にＨｉｇｈレベルに遷移することを防ぐことができる。

例えば、図３に示す実施形態の構成では、図４から理解されるように、シングルエンド信号Ｔ＿Ｃ－Ａは、シングルエンド信号Ｔ＿Ａ－Ｂの反転よりも後に反転するが、検出信号ＳＴ＿Ｃ－Ａは一時的にＨｉｇｈレベルになり得る。一方、図５に示す実施形態の構成では、直列接続インバータＩＶ５、ＩＶ６が設けられることにより、信号遷移検出器２１_３においてＬｏｗレベルに遷移するシングルエンド信号Ｔ＿Ｃ－Ａを検出信号ＳＴ＿Ｃ－Ａとして選択する状態に２状態ラッチ２５を設定した後で、シングルエンド信号Ｔ＿Ｃ－Ａ、相補シングルエンド信号Ｂ＿Ｃ－Ａの遷移がトランスミッションゲートＴＧ１、ＴＧ２に伝達される。結果として、直列接続インバータＩＶ５、ＩＶ６を設けることにより、検出信号ＳＴ＿Ｃ－Ａが一時的にＨｉｇｈレベルに設定されることを防ぐことができる。

図６に示す一実施形態では、信号遷移検出器２１_１、２１_２、２１_３が、インバータＩＶ７、ＩＶ８を備えている。一実施形態では、インバータＩＶ７、ＩＶ８は、図５の直列接続インバータＩＶ５、ＩＶ６と同様に、反転される時刻が最先ではないシングルエンド信号が入力される信号遷移検出器２１から出力される検出信号が一時的にＨｉｇｈレベルに遷移することを防ぐ遅延素子として動作する。

一実施形態では、論理の整合性を保つために、入力ノードＮ_ＩＮＴ、Ｎ_ＩＮＢとトランスミッションゲートＴＧ１、ＴＧ２との接続が変更されている。一実施形態では、入力ノードＮ_ＩＮＢが、インバータＩＶ７を介してトランスミッションゲートＴＧ１に接続され、入力ノードＮ_ＩＮＴが、インバータＩＶ８を介してトランスミッションゲートＴＧ２に接続されている。

図６に示す構成は、図５に示す構成と同様の利点を提供し得るが、入力ノードＮ_ＩＮＴ、Ｎ_ＩＮＢとトランスミッションゲートＴＧ１、ＴＧ２の間に接続されるインバータの数が、図５に示す構成よりも低減されている。

更に他の実施形態では、１よりも多い奇数個のインバータＩＶ７が入力ノードＮ_ＩＮＢとトランスミッションゲートＴＧ１の間に接続され、１よりも多い奇数個のインバータＩＶ８が入力ノードＮ_ＩＮＴとトランスミッションゲートＴＧ２の間に接続されてもよい。この場合も、インバータＩＶ７、ＩＶ８の数は同一である。

図７に示す実施形態では、ダイナミックＯＲ回路２２が、更に、インバータＩＶ４を備えている。クロックリカバリ回路１４の他の構成は、図３に示す構成と同様である。

一実施形態では、インバータＩＶ４は、ダイナミックノードＤが、ＮＭＯＳトランジスタＭＮ５～ＭＮ７とプリチャージ回路２３のいずれによっても駆動されない期間において、ダイナミックノードＤの電位が変動することを抑制する。図３に示す構成では、ダイナミックノードＤが駆動されない期間において、ダイナミックノードＤの電位がＮＭＯＳトランジスタＭＮ５～ＭＮ７及びＰＭＯＳトランジスタＭＰ１のリーク電流により変動し得る。一方、図７に示す構成では、インバータＩＶ４が設けられることにより、ダイナミックノードＤの電位の変動が抑制される。

一実施形態では、ダイナミックノードＤのディスチャージを妨げないために、インバータＩＶ４は、ダイナミックノードＤをＨｉｇｈレベル、即ち、電源電位ＶＤＤにプルアップする駆動能力が、ＮＭＯＳトランジスタＭＮ５～ＭＮ７のそれぞれがダイナミックノードＤをＬｏｗレベルにプルダウンする駆動能力よりも十分小さくなるように構成される。一実施形態では、加えて、ダイナミックノードＤのプリチャージを妨げないために、インバータＩＶ４は、ダイナミックノードＤをＬｏｗレベル、即ち、接地電位にプルダウンする駆動能力が、ＰＭＯＳトランジスタＭＰ１がダイナミックノードＤをＨｉｇｈレベルにプルアップする駆動能力よりも十分小さくなるように構成される。

上述された実施形態のクロックリカバリ回路１４は、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙを短く設定することで、高速動作を実現できる。一方、再生クロック信号ＲＣＬＫのクロックパルスのパルス幅が過剰に短く設定されていると、再生クロック信号ＲＣＬＫを受け取って動作する後段回路の仕様に適合しないことがあり得る。

このような問題に対応するために、一実施形態では、図８に示すように、再生クロック信号ＲＣＬＫを出力する出力端子２６に、クロックパルス伸張回路３０が接続されてもよい。

一実施形態では、クロックパルス伸張回路３０は、Ｄフリップフロップ３１と、遅延回路３２と、インバータ３３と、ＮＡＮＤゲート３４、３５、３６とを備えている。一実施形態では、Ｄフリップフロップ３１は、クロック端子がクロックリカバリ回路１４の出力端子２６に接続され、データ入力Ｄが自身の反転データ出力／Ｑに接続されている。このような接続によれば、図９に示すように、再生クロック信号ＲＣＬＫを分周した信号である分周クロック信号ＲＣＬＫ＿ＤＩＶが、Ｄフリップフロップ３１のデータ出力Ｑから出力される。

図８に戻り、一実施形態では、遅延回路３２は、Ｄフリップフロップ３１のデータ出力Ｑから分周クロック信号ＲＣＬＫ＿ＤＩＶを受け取り、分周クロック信号ＲＣＬＫ＿ＤＩＶを遅延した出力信号を出力する。

一実施形態では、ＮＡＮＤゲート３４は、第１入力がＤフリップフロップ３１の相補データ出力Ｑに接続され、第２入力がインバータ３３を介して遅延回路３２の出力に接続されている。一実施形態では、ＮＡＮＤゲート３５は、第１入力がＤフリップフロップ３１の反転データ出力／Ｑに接続され、第２入力が遅延回路３２の出力に接続されている。一実施形態では、ＮＡＮＤゲート３６は、第１入力がＮＡＮＤゲート３４の出力に接続され、第２入力がＮＡＮＤゲート３５の出力に接続されている。一実施形態では、ＮＡＮＤゲート３６からクロック信号ＲＣＬＫ＿ＣＷが出力される。

このような構成のクロックパルス伸張回路３０は、図９に示すように、再生クロック信号ＲＣＬＫに含まれるクロックパルスに同期し、且つ、パルス幅がＤｅｌａｙ＿ＣＷであるようなクロックパルスを有するクロック信号ＲＣＬＫ＿ＣＷを生成することができる。一実施形態では、クロック信号ＲＣＬＫ＿ＣＷのパルス幅は、遅延回路３２の遅延時間Ｄｅｌａｙ＿ＣＷを適切に設定することにより、所望のパルス幅に調節可能である。

図１０Ａに示す一実施形態では、クロックリカバリ回路部１４が、プリチャージ回路２３の可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙを自動的に設定する自動設定回路部５０を備えている。一実施形態では、自動設定回路部５０は、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙを調節する設定値ＭａｓｋＳＥＴを自動的に生成するように構成される。一実施形態では、自動設定回路部５０は、遅延時間Ｍａｓｋ＿ｄｅｌａｙがＵＩ／２又はそれに近い時間になるように設定値ＭａｓｋＳＥＴを自動的に生成する。これにより、再生クロック信号ＲＣＬＫがアサートされるタイミングを適正に制御し、データラッチ１３_１～１３_３がシングルエンド信号Ｔ＿Ａ－Ｂ、Ｔ＿Ｂ－Ｃ、Ｔ＿Ｃ－Ａをラッチするタイミングをアイパターンの中央に近づけることができる。これは、データ伝送の信頼性を向上するために有効である。遅延時間Ｍａｓｋ＿ｄｅｌａｙがＵＩ／２又はそれに近い時間になるように設定値ＭａｓｋＳＥＴを自動的に生成することは、データ伝送システム１００のデータ伝送レートに関わらず適正に設定値ＭａｓｋＳＥＴを設定可能である点でも有用である。

一実施形態では、自動設定回路部５０は、データ伝送システム１００におけるデータ伝送の開始時に伝送されるトレーニングパターンを用いて適切な設定値ＭａｓｋＳＥＴを生成する。このような実施形態では、自動設定回路部５０が、トレーニングパターンがレシーバ回路２に入力されたときに信号遷移検出器２１_１、２１_２、２１_３から出力される検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａの少なくとも一に応じてＵＩの所定数倍の周期を有する信号を生成し、生成した該信号に基づいて適正な設定値ＭａｓｋＳＥＴを生成するように構成されてもよい。図１０Ａでは、自動設定回路部５０が検出信号ＳＴ＿Ｃ－Ａに応じて設定値ＭａｓｋＳＥＴを生成する構成が図示されている。

図１０Ｂに示すように、一実施形態では、自動設定回路部５０が、ダイナミックノードＤに生成される信号、即ち、インバータＩＶ３に入力される信号に基づいて適正な設定値ＭａｓｋＳＥＴを生成するように構成されてもよい。図１０Ｃに示すように、一実施形態では、自動設定回路部５０が、クロックリカバリ回路部１４から出力される再生クロック信号ＲＣＬＫ、即ち、インバータＩＶ３から出力される信号に基づいて適正な設定値ＭａｓｋＳＥＴを生成してもよい。ダイナミックノードＤに生成される信号及び再生クロック信号ＲＣＬＫは、いずれも、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａに基づいて生成される信号であるので、図１０Ｂ、図１０Ｃに示す構成は、図１０Ａに示す構成のバリエーションということができる。

図１０Ａ～図１０Ｃに示すクロックリカバリ回路部１４のいずれかが、ＭＩＰＩ Ｃ－ＰＨＹ規格に準拠して動作するデータ伝送システム１００のレシーバ回路２に用いられる場合、一実施形態では、自動設定回路部５０が、トランスミッタ回路１からレシーバ回路２に送信されるトレーニングパターンを用いて設定値ＭａｓｋＳＥＴを生成してもよい。ＭＩＰＩ Ｃ－ＰＨＹ規格によるデータ伝送では、図１１に示すように、データ伝送システム１００がＨＳ（high speed）モードに設定されたときに、プリアンブル（preamble）期間においてトランスミッタ回路１が、レシーバ回路２に、データ“３”を連続して送信することがある。一実施形態では、プリアンブル期間に連続して送信されるデータ“３”をトレーニングパターンとして用いてもよい。データ“３”は、常に、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａのうちの一つしか変動させないデータであるから、連続して送信されるデータ“３”に応じて生成される検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａ、及び、これらに基づいて生成される派生信号（ダイナミックノードＤに生成される信号及び再生クロック信号ＲＣＬＫを含む）は、ＵＩの整数倍の周期を有する周期信号である。一実施形態では、自動設定回路部５０は、プリアンブル期間において、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａ、又は、これらに基づいて生成される派生信号のいずれかに基づいて、ＵＩに応じた設定値ＭａｓｋＳＥＴを生成する。上記のように、一実施形態では、設定値ＭａｓｋＳＥＴは、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙが、ＵＩ／２又はそれに近い時間になるように生成される。

一実施形態では、図１２に示すように、可変遅延回路２４が、十分に多い数の単位遅延素子２４ａを備えており、可変遅延回路２４が、自動設定回路部５０から受け取った設定値ＭａｓｋＳＥＴに指定された数の単位遅延素子２４ａを用いて再生クロック信号ＲＣＬＫを遅延するように構成される。一実施形態では、設定値ＭａｓｋＳＥＴがｍであるとき、可変遅延回路２４は、ｍ個の単位遅延素子２４ａを用いて再生クロック信号ＲＣＬＫを遅延する。この場合、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙは、ｍ×Ｔ_Ｄに設定されることになる。ここで、Ｔ_Ｄは、単位遅延素子２４ａの遅延時間である。

一実施形態では、自動設定回路部５０が、リングオシレータ（ＲＯＳＣ）イネーブル信号生成回路部５１と、リングオシレータ５２と、マスクカウンタ５３と、設定調整回路部５４と、セレクタ５５とを備えている。

一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１は、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａ、ダイナミックノードＤに生成される信号、再生クロック信号ＲＣＬＫのうちのいずれかの信号、図１２の実施形態では検出信号ＳＴ＿Ｃ－Ａを受け取り、受け取った信号に応じてＲＯＳＣイネーブル信号６１を生成する。一実施形態では、ＲＯＳＣイネーブル信号６１は、ＲＯＳＣイネーブル信号生成回路部５１が受け取った信号のアサートに同期して生成されるパルスを含んでいる。

一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１は、それが受け取った信号に対して分周動作（frequency dividing）を行うことでＲＯＳＣイネーブル信号６１を生成するように構成される。このような実施形態では、ＲＯＳＣイネーブル信号生成回路部５１の分周比ｆ_Ｄが、ＲＯＳＣイネーブル信号６１に現れるパルスのパルス幅がＵＩの複数倍、即ち、ＵＩのＮ倍になるように設定される。ここで、Ｎは、２以上の所望の整数である。パルス幅とは、一実施形態では、ＲＯＳＣイネーブル信号６１がアサートされている期間の長さをいう。

データ“３”が連続してレシーバ回路２に送信される場合における検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａの周期は、いずれも、３×ＵＩである。ＲＯＳＣイネーブル信号生成回路部５１が検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａのいずれかを受け取る一実施形態では、ＲＯＳＣイネーブル信号６１のパルス幅が、３×（ｆ_Ｄ／２）×ＵＩである。このような実施形態では、分周比ｆ_Ｄが、３×（ｆ_Ｄ／２）×ＵＩがＵＩのＮ倍になるように、即ち、ｆ_Ｄ＝２Ｎ／３が成り立つように設定される。一実施形態では、ＲＯＳＣイネーブル信号６１の所望のパルス幅が、１２ＵＩであり、この場合、ＲＯＳＣイネーブル信号生成回路部５１の分周比ｆ_Ｄが８に設定されてもよい。

一方、データ“３”が連続してレシーバ回路２に送信される場合におけるダイナミックノードＤに生成される信号及び再生クロック信号ＲＣＬＫの周期は、ＵＩである。ＲＯＳＣイネーブル信号生成回路部５１がダイナミックノードＤに生成される信号及び再生クロック信号ＲＣＬＫのいずれかを受け取る一実施形態では、ＲＯＳＣイネーブル信号６１のパルス幅が、（ｆ_Ｄ／２）×ＵＩである。このような実施形態では、分周比ｆ_Ｄは、ｆ_Ｄ／２がＮに一致するように設定される。

一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１は、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔを受け取り、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔがアサートされている間、分周動作を行うように構成される。一実施形態では、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔは、レシーバ回路２がデータ伝送システム１００のＨＳモードへの移行を検知した後の所定の期間、アサートされる信号である。一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１は、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔのネゲートに応じて分周動作をクリアするように構成される。

一実施形態では、リングオシレータ５２は、ＲＯＳＣイネーブル信号６１に応じて発振動作を行って発振出力信号６２を出力するように構成される。一実施形態では、リングオシレータ５２は、ＲＯＳＣイネーブル信号６１がアサートされている間、発振動作を行う。一実施形態では、リングオシレータ５２は、ＲＯＳＣイネーブル信号６１がディアサートされているとき発振動作を行わない。

一実施形態では、リングオシレータ５２は、可変遅延回路５６と、フィードバックパス５７とを備えている。一実施形態では、可変遅延回路５６は、ＲＯＳＣイネーブル信号６１を受け取る第１入力と、フィードバックパス５７を介して可変遅延回路５６自身の出力に接続された第２入力とを有している。一実施形態では、可変遅延回路５６は、ＲＯＳＣイネーブル信号６１がアサートされている間、フィードバックパス５７から第２入力に入力される信号を遅延して発振出力信号６２を出力する。一実施形態では、フィードバックパス５７は、可変遅延回路５６から出力される発振出力信号６２を反転して可変遅延回路５６の第２入力にフィードバックし、リングオシレータ５２の発振動作を実現する。

一実施形態では、可変遅延回路５６は、可変遅延回路２４と同一構成を有するレプリカ（replica）として構成される。一実施形態では、可変遅延回路５６は、複数個の単位遅延素子５６ａを備えている。一実施形態では、単位遅延素子５６ａは、その遅延時間が可変遅延回路２４の単位遅延素子２４ａと同一であるように構成される。一実施形態では、単位遅延素子５６ａは、単位遅延素子２４ａと同一の構成を有するレプリカとして構成される。可変遅延回路５６は、それに含まれる単位遅延素子５６ａのうち発振動作に用いられる単位遅延素子５６ａの個数Ｍを設定値ＭａｓｋＳＥＴ＿ｉｎｉに応じて調節可能であるように構成される。一実施形態では、リングオシレータ５２が発振動作を行うとき、設定値ＭａｓｋＳＥＴ＿ｉｎｉに指定された個数Ｍの単位遅延素子５６ａが可変遅延回路５６において直列に接続される。

一実施形態では、マスクカウンタ５３は、リングオシレータ５２から出力される発振出力信号６２に応じてカウント動作を行う。一実施形態では、マスクカウンタ５３は、リングオシレータ５２から出力される発振出力信号６２に現れるパルスの数をカウントするように構成される。一実施形態では、マスクカウンタ５３は、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔを受け取り、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔのネゲートに応じてカウント値がゼロにリセットされるように構成される。

一実施形態では、設定調整回路部５４は、マスクカウンタ５３のカウント値に応じて、設定値ＭａｓｋＳＥＴ１を生成する。一実施形態では、設定調整回路部５４は、設定値ＭａｓｋＳＥＴ１を、マスクカウンタ５３のカウント値そのままの値に設定する。一実施形態では、設定調整回路部５４は、設定値ＭａｓｋＳＥＴ１を、マスクカウンタ５３のカウント値に対して所定の演算を行って得られた値、例えば微調整のための演算を行って得られた値に設定する。

一実施形態では、セレクタ５５は、設定値ＭａｓｋＳＥＴを、設定調整回路部５４から受け取った設定値ＭａｓｋＳＥＴ１とレジスタ５８から受け取った設定値Ｍａｓｋ＿Ｒｅｇとから選択する。一実施形態では、セレクタ５５は、マスクモード選択信号Ｍａｓｋ＿ｍｏｄｅが例えば“０”である場合、設定値ＭａｓｋＳＥＴ１を設定値ＭａｓｋＳＥＴに選択し、例えば“１”である場合、設定値Ｍａｓｋ＿Ｒｅｇを設定値ＭａｓｋＳＥＴに選択する。このような実施形態では、マスクモード選択信号Ｍａｓｋ＿ｍｏｄｅによってセレクタ５５に設定値ＭａｓｋＳＥＴ１を選択させることで、設定値ＭａｓｋＳＥＴをトレーニングパターンから得られた設定値ＭａｓｋＳＥＴ１に自動的に設定することができる。また、レジスタ５８に所望の設定値Ｍａｓｋ＿Ｒｅｇを設定してセレクタ５５に設定値Ｍａｓｋ＿Ｒｅｇを選択させることで、設定値ＭａｓｋＳＥＴを、該所望の設定値Ｍａｓｋ＿Ｒｅｇに設定することもできる。

一実施形態では、図１２に示す自動設定回路部５０が、下記のように動作する。ＨＳモード開始信号ＨＳ＿ｓｔａｒｔがネゲートされている初期状態では、一実施形態では、マスクカウンタ５３のカウント値がゼロにリセットされる。自動設定回路部５０によって設定値ＭａｓｋＳＥＴを自動的に設定する場合、一実施形態では、セレクタ５５が設定調整回路部５４によって生成される設定値ＭａｓｋＳＥＴ１を選択するようにマスクモード選択信号Ｍａｓｋ＿ｍｏｄｅが設定される。この場合、設定調整回路部５４によって生成された設定値ＭａｓｋＳＥＴ１が、最終的に、可変遅延回路２４に供給される設定値ＭａｓｋＳＥＴに設定される。一実施形態では、加えて、設定値ＭａｓｋＳＥＴ＿ｉｎｉにより、リングオシレータ５２における発振動作に用いられる単位遅延素子５６ａの個数Ｍが、所望の数に設定される。

一実施形態では、データ伝送システム１００がＨＳモードに移行すると、ＨＳモード開始信号ＨＳ＿ｓｔａｒｔがアサートされ、更に、プリアンブル（preamble）期間においてトランスミッタ回路１からレシーバ回路２にデータ“３”が連続して送信される。一実施形態では、該連続して送信されるデータ“３”が、トレーニングパターンとして用いられる。データ“３”が連続して送信される場合、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａ、ダイナミックノードＤに生成される信号、再生クロック信号ＲＣＬＫは、いずれも、ＵＩの整数倍の周期を有する周期信号である。一実施形態では、これらの信号のいずれかが、ＲＯＳＣイネーブル信号生成回路部５１に入力される。

一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１に入力される信号がアサートされると、ＲＯＳＣイネーブル信号生成回路部５１は、Ｎ×ＵＩのパルス幅を有するパルスが現れるようにＲＯＳＣイネーブル信号６１を出力し、ＲＯＳＣイネーブル信号６１が、Ｎ×ＵＩの期間、アサートされる。一実施形態では、リングオシレータ５２は、ＲＯＳＣイネーブル信号６１がアサートされている間、発振動作して発振出力信号６２を出力する。

一実施形態では、マスクカウンタ５３は、リングオシレータ５２の発振出力信号６２に現れるパルスの数をカウントする。ＲＯＳＣイネーブル信号６１のパルス幅がＮ×ＵＩであり、可変遅延回路５６の単位遅延素子５６ａの遅延時間、即ち、単位遅延素子２４ａの遅延時間がＴ_Ｄである場合、一実施形態では、ＲＯＳＣイネーブル信号６１のアサートが完了した時点でのマスクカウンタ５３のカウント数Ｋは、近似的に、下記式（１）で表すことができる。

式（１）から、マスクカウンタ５３のカウント数Ｋは、ＵＩ／２の情報を含んでいることが理解される。一実施形態では、設定調整回路部５４は、マスクカウンタ５３のカウント数Ｋに基づき、設定値ＭａｓｋＳＥＴ１、即ち、可変遅延回路２４に設定される設定値ＭａｓｋＳＥＴを、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙがＵＩ／２又はＵＩ／２に近い値になるように決定する。

一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１がＲＯＳＣイネーブル信号６１においてＮ×ＵＩのパルス幅のパルスを出力する場合、設定値ＭａｓｋＳＥＴ＿ｉｎｉに指定される個数Ｍが、Ｎと同一に設定される。例えば、ＲＯＳＣイネーブル信号生成回路部５１が検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａのいずれかを受け取り、分周比ｆ_Ｄが８である場合、Ｎは１２である。この場合、一実施形態では、設定値ＭａｓｋＳＥＴ＿ｉｎｉによって指定される個数Ｍが、１２に設定される。設定値ＭａｓｋＳＥＴ＿ｉｎｉに指定される個数Ｍが、Ｎと同一である場合、近似的に下記式（２）が成立する。

このような実施形態では、マスクカウンタ５３のカウント数Ｋを、そのまま、設定値ＭａｓｋＳＥＴ１、即ち、設定値ＭａｓｋＳＥＴに設定してもよい。このような動作によれば、設定調整回路部５４の構成を簡便にしながら、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙをＵＩ／２又はＵＩ／２に近い値に設定することができる。一実施形態では、ＭがＮと同一である場合に、設定調整回路部５４が、マスクカウンタ５３のカウント数Ｋを微調整することで設定値ＭａｓｋＳＥＴ１、即ち、設定値ＭａｓｋＳＥＴを生成してもよい。このような動作では、簡便な処理により、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙをＵＩ／２とは異なるがＵＩ／２に近い値に設定することができる。一実施形態では、データ伝送システム１００の状態に応じて遅延時間Ｍａｓｋ＿ｄｅｌａｙがＵＩ／２から微小にずらされ、これによりデータエラーを低減する。

図１２に示す自動設定回路部５０の利点の一つは、検出信号ＳＴ＿Ａ－Ｂ、ＳＴ＿Ｂ－Ｃ、ＳＴ＿Ｃ－Ａのジッタによる影響を抑制できることである。これは、自動設定回路部５０が、ＲＯＳＣイネーブル信号６１をＵＩの複数倍のパルス幅を有するように生成し、平均化されたＵＩに基づいて設定値ＭａｓｋＳＥＴを生成するように構成されていることによる。図１２に示す自動設定回路部５０の他の利点の一つは、ＰＶＴ（process-voltage-temperature）バラツキを抑制できることである。これは、自動設定回路部５０が、実際の動作環境における単位遅延素子５６ａの動作特性を反映して設定値ＭａｓｋＳＥＴを生成するように構成されていることによる。

図１３に示す実施形態では、可変遅延回路２４が、リングオシレータとしても動作可能に構成され、リングオシレータ５２が自動設定回路部５０から除去されている。一実施形態では、可変遅延回路２４が、通常動作モードとリングオシレータモード（ＲＯＳＣモード）の２つの動作モードを有している。一実施形態では、ＲＯＳＣモードは、可変遅延回路２４に設定すべき設定値ＭａｓｋＳＥＴを自動設定回路部５０によって生成するときに可変遅延回路２４に設定されるモードである。

一実施形態では、通常動作モードに設定されたとき、可変遅延回路２４は、設定値ＭａｓｋＳＥＴに指定された数の単位遅延素子２４ａを用いて再生クロック信号ＲＣＬＫを遅延して遅延出力信号Ｍａｓｋ＿ＯＵＴを生成する。一実施形態では、生成された遅延出力信号Ｍａｓｋ＿ＯＵＴは、ＰＭＯＳトランジスタＭＰ１のゲートに供給され、ＰＭＯＳトランジスタＭＰ１の制御に用いられる。

一実施形態では、ＲＯＳＣモードに設定されたとき、可変遅延回路２４は、発振動作を行って発振出力信号ＯＳＣ＿ＯＵＴを出力するリングオシレータとして動作する。この発振動作は、一実施形態では、可変遅延回路２４において設定値ＭａｓｋＳＥＴに指定された個数Ｍの単位遅延素子２４ａを直列に接続し、更に、直列に接続された単位遅延素子２４ａの出力を図示しないフィードバックパスを介して入力にフィードバックすることによって実現される。一実施形態では、ＲＯＳＣモードに設定されたとき、可変遅延回路２４は、ＲＯＳＣイネーブル信号６１がアサートされている間、発振動作を行う。一実施形態では、可変遅延回路２４は、ＲＯＳＣイネーブル信号６１がディアサートされているとき発振動作を行わない。

一実施形態では、可変遅延回路２４は、固定の遅延時間を有する図示しないバイパス経路を備えている。一実施形態では、ＲＯＳＣモードに設定されたとき、可変遅延回路２４は、再生クロック信号ＲＣＬＫを当該バイパス経路によって遅延して遅延出力信号Ｍａｓｋ＿ＯＵＴを生成する。可変遅延回路２４がＲＯＳＣモードに設定されるときには、一実施形態では、トレーニングパターン、例えば、連続して送信されるデータ“３”がレシーバ回路２に送信される。よって、バイパス経路の遅延時間、即ち、ＲＯＳＣモードにおいて可変遅延回路２４が再生クロック信号ＲＣＬＫに与える遅延時間Ｍａｓｋ＿ｄｅｌａｙは、クロックリカバリ回路部１４が動作可能である範囲で適当に設定してよい。

一実施形態では、図１３に示す自動設定回路部５０が、下記のように動作する。ＨＳモード開始信号ＨＳ＿ｓｔａｒｔがネゲートされている初期状態では、一実施形態では、マスクカウンタ５３のカウント値がゼロにリセットされる。一実施形態では、加えて、可変遅延回路２４に供給される設定値ＭａｓｋＳＥＴが、可変遅延回路２４がリングオシレータとして動作するときに用いる単位遅延素子２４ａの、所望の個数Ｍを指定するように設定される。一実施形態では、これは、セレクタ５５が設定値Ｍａｓｋ＿Ｒｅｇを選択するようにマスクモード選択信号Ｍａｓｋ＿ｍｏｄｅを設定し、設定値Ｍａｓｋ＿ＲｅｇをＭに設定することで実現してもよい。これにより、可変遅延回路２４は、リングオシレータとして発振動作を行うときにＭ個の単位遅延素子２４ａを用いる状態に設定される。

リングオシレータ５２を用いる代わりに可変遅延回路２４をリングオシレータとして動作させる点を除けば、図１３に示す自動設定回路部５０においても、図１２に示す自動設定回路部５０と同様の動作によって設定値ＭａｓｋＳＥＴ１が生成される。一実施形態では、ＲＯＳＣイネーブル信号生成回路部５１に入力される信号がアサートされると、ＲＯＳＣイネーブル信号生成回路部５１は、Ｎ×ＵＩのパルス幅を有するパルスが現れるようにＲＯＳＣイネーブル信号６１を出力し、ＲＯＳＣイネーブル信号６１が、Ｎ×ＵＩの期間、アサートされる。一実施形態では、可変遅延回路２４は、ＲＯＳＣイネーブル信号６１がアサートされている間、発振動作して発振出力信号ＯＳＣ＿ＯＵＴを出力する。

一実施形態では、マスクカウンタ５３は、発振出力信号ＯＳＣ＿ＯＵＴに現れるパルスの数をカウントする。一実施形態では、設定調整回路部５４は、マスクカウンタ５３のカウント数Ｋに基づき、設定値ＭａｓｋＳＥＴ１を、可変遅延回路２４の遅延時間Ｍａｓｋ＿ｄｅｌａｙがＵＩ／２又はＵＩ／２に近い値になるように生成する。

一実施形態では、設定値ＭａｓｋＳＥＴ１が生成された後、セレクタ５５が設定値ＭａｓｋＳＥＴ１を選択するようにマスクモード選択信号Ｍａｓｋ＿ｍｏｄｅが設定される。一実施形態では、設定調整回路部５４によって生成された設定値ＭａｓｋＳＥＴ１が設定値ＭａｓｋＳＥＴとして選択され、可変遅延回路２４に設定される。一実施形態では、通常動作モードでは、可変遅延回路２４は、このようにして設定された設定値ＭａｓｋＳＥＴに基づいて動作する。

図１３に示す構成は、可変遅延回路２４とは別にリングオシレータ５２を設ける必要が無いという利点がある。

図１４に示す一実施形態では、半導体回路４０が、ワイヤＡ、Ｂ、Ｃを伝送される信号の状態の遷移を検出するように構成されている。一実施形態では、半導体回路４０は、概ね、図３に示すクロックリカバリ回路１４と同様に構成されている。ただし、図１４に示す実施形態では、半導体回路４０が、ワイヤＡ、Ｂ、Ｃに接続された差動信号生成回路４１_１、４１_２、４１_３を備えている。

一実施形態では、差動信号生成回路４１_１は、バッファ４２_１とインバータ４３_１とを備えており、ワイヤＡから受け取った信号に対応するシングルエンド信号Ｔ＿Ａ及び相補シングルエンド信号Ｂ＿Ａを生成する。一実施形態では、シングルエンド信号Ｔ＿Ａ及び相補シングルエンド信号Ｂ＿Ａは、互いに相補である。一実施形態では、同様に、差動信号生成回路４１_２は、バッファ４２_２とインバータ４３_２とを備えており、ワイヤＢから受け取った信号に対応するシングルエンド信号Ｔ＿Ｂ及び相補シングルエンド信号Ｂ＿Ｂを生成する。一実施形態では、シングルエンド信号Ｔ＿Ｂ及び相補シングルエンド信号Ｂ＿Ｂは、互いに相補である。また、一実施形態では、差動信号生成回路４１_３は、バッファ４２_３とインバータ４３_３とを備えており、ワイヤＣから受け取った信号に対応するシングルエンド信号Ｔ＿Ｃ及び相補シングルエンド信号Ｂ＿Ｃを生成する。シングルエンド信号Ｔ＿Ｃ及び相補シングルエンド信号Ｂ＿Ｃは、互いに相補である。

一実施形態では、図１４に示す半導体回路４０は、信号遷移検出器２１_１にシングルエンド信号Ｔ＿Ａ及び相補シングルエンド信号Ｂ＿Ａが入力され、信号遷移検出器２１_２にシングルエンド信号Ｔ＿Ｂ及び相補シングルエンド信号Ｂ＿Ｂが入力され、信号遷移検出器２１_３にシングルエンド信号Ｔ＿Ｃ及び相補シングルエンド信号Ｂ＿Ｃが入力されることを除けば、図３に示すクロックリカバリ回路１４と同様に動作する。一実施形態では、ワイヤＡ、Ｂ、Ｃを伝送される信号の遷移が、概ね、可変遅延回路２４に設定される遅延時間Ｍａｓｋ＿ｄｅｌａｙの長さの期間において連続して発生した場合、半導体回路４０は、その最先の遷移に同期して出力端子２６から出力される出力信号Ｓ_ＯＵＴをアサートする。

以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。

例えば、信号遷移検出器２１_１、２１_２、２１_３のＮＭＯＳトランジスタＭＮ１～ＭＮ４及びダイナミックＯＲ回路２２のＮＭＯＳトランジスタＭＮ５～ＭＮ７の代わりにＰＭＯＳトランジスタが用いられ、プリチャージ回路２３のＰＭＯＳトランジスタＭＰ１の代わりにＮＭＯＳトランジスタが用いられてもよい。この場合、一実施形態では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２に対応するＰＭＯＳトランジスタは、電源電位ＶＤＤを有するノードとノードＮ_ＬＢとの間に直列に接続され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４に対応するＰＭＯＳトランジスタが、電源電位ＶＤＤを有するノードとノードＮ_ＬＴとの間に直列に接続される。一実施形態では、加えて、ＮＭＯＳトランジスタＭＮ５～ＭＮ７に対応するＰＭＯＳトランジスタは、電源電位ＶＤＤを有するノードとダイナミックノードＤの間に直列に接続される。一実施形態では、更に、ＰＭＯＳトランジスタＭＰ１に対応するＮＭＯＳトランジスタは、回路接地とダイナミックノードＤの間に接続される。このような実施形態では、再生クロック信号ＲＣＬＫを反転するインバータを設けてもよい。

ただし、図３、図５～図７、図１４に示すように、ＮＭＯＳトランジスタＭＮ１～ＭＮ７及びＰＭＯＳトランジスタＭＰ１が用いられる構成は、高速動作に適している。

また、上述された様々な実施形態は、技術的に矛盾が無い限り組み合わせて実施されてもよい。

１００ ：データ伝送システム
１ ：トランスミッタ回路
２ ：レシーバ回路
３ ：レーン
１１_１～１１_３：差動レシーバ
１２_１～１２_３：ホールド遅延回路
１３_１～１３_３：データラッチ
１４ ：クロックリカバリ回路
２１_１～２１_３：信号遷移検出器
２２ ：ダイナミックＯＲ回路
２３ ：プリチャージ回路
２４ ：可変遅延回路
２４ａ ：単位遅延素子
２５ ：２状態ラッチ
２６ ：出力端子
３０ ：クロックパルス伸張回路
３１ ：Ｄフリップフロップ
３２ ：遅延回路
３３ ：インバータ
３４～３６：ＮＡＮＤゲート
４０ ：半導体回路
４１_１～４１_３：差動信号生成回路
４２_１～４２_３：バッファ
４３_１～４３_３：インバータ
５０ ：自動設定回路部
５１ ：ＲＯＳＣイネーブル信号生成回路部
５２ ：リングオシレータ
５３ ：マスクカウンタ
５４ ：設定調整回路部
５５ ：セレクタ
５６ ：可変遅延回路
５６ａ ：単位遅延素子
５７ ：フィードバックパス
５８ ：レジスタ
６１ ：ＲＯＳＣイネーブル信号
６２ ：発振出力信号
Ａ、Ｂ、Ｃ：ワイヤ
Ｄ ：ダイナミックノード
ＩＶ１～ＩＶ４：インバータ
ＩＶ５、ＩＶ６：直列接続インバータ
ＩＶ７、ＩＶ８：インバータ
ＭＮ１～ＭＮ７：ＮＭＯＳトランジスタ
ＭＰ１ ：ＰＭＯＳトランジスタ
ＴＧ１、ＴＧ２：トランスミッションゲート

Claims (27)

1. それぞれが複数の信号のうちの少なくとも一の信号の遷移に応じて検出信号を出力するように構成された複数の信号遷移検出器と、
   前記検出信号の論理和に応じた再生クロック信号を出力するように構成されたダイナミックＯＲ回路
   とを備え、
   前記複数の信号遷移検出器のそれぞれが、
   前記少なくとも一の信号に応じて生成された互いに相補の第１入力信号及び第２入力信号を受け取り、前記第１入力信号と前記第２入力信号とのいずれかを前記検出信号として出力するように構成されたセレクタと、
   前記再生クロック信号、前記第１入力信号及び前記第２入力信号に応じて前記セレクタの状態を設定する状態設定回路
   とを備える
   半導体回路。
2. 更に、
   第１ワイヤに接続される入力と第２ワイヤに接続される入力とを備える第１差動レシーバと、
   前記第２ワイヤに接続される入力と第３ワイヤに接続される入力とを備える第２差動レシーバと、
   前記第３ワイヤに接続される入力と前記第１ワイヤに接続される入力とを備える第３差動レシーバ
   とを備え、
   前記複数の信号遷移検出器が、第１信号遷移検出器、第２信号遷移検出器及び第３信号遷移検出器を備えており、
   前記第１差動レシーバは、前記第１信号遷移検出器に前記第１入力信号及び前記第２入力信号を供給し、
   前記第２差動レシーバは、前記第２信号遷移検出器に前記第１入力信号及び前記第２入力信号を供給し、
   前記第３差動レシーバは、前記第３信号遷移検出器に前記第１入力信号及び前記第２入力信号を供給する
   請求項１に記載の半導体回路。
3. 前記第１ワイヤ、前記第２ワイヤ及び前記第３ワイヤで伝送されるデータ信号が、ＭＩＰＩ Ｃ－ＰＨＹ規格に従って生成される
   請求項２に記載の半導体回路。
4. 前記複数の信号遷移検出器のそれぞれの前記セレクタは、
   前記第１入力信号を受け取る第１入力ノードと前記検出信号を出力する出力ノードとの間に接続された第１トランスミッションゲートと、
   前記第２入力信号を受け取る第２入力ノードと前記出力ノードとの間に接続された第２トランスミッションゲートと、
   前記第１トランスミッションゲートと前記第２トランスミッションゲートとを制御するラッチ
   とを備える
   請求項３に記載の半導体回路。
5. 前記ラッチは、前記第１トランスミッションゲートをオンし、前記第２トランスミッションゲートをオフする第１状態と、前記第１トランスミッションゲートをオフし、前記第２トランスミッションゲートをオンする第２状態とを有する
   請求項４に記載の半導体回路。
6. 前記状態設定回路は、前記再生クロック信号によってイネーブルされたときに、前記第１入力信号及び前記第２入力信号に応じて前記ラッチを前記第１状態又は前記第２状態に設定するように構成された
   請求項５に記載の半導体回路。
7. 前記ラッチは、互いに相補の論理値を保持する第１ノード及び第２ノードを備えており、
   前記状態設定回路は、
   前記第１ノードと所定電位を有するノードとの間に直列に接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
   前記第２ノードと前記所定電位を有するノードとの間に直列に接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタ
   とを備え、
   前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタのゲートに前記再生クロック信号が供給され、
   前記第２ＭＯＳトランジスタのゲートに前記第１入力信号が供給され、
   前記第４ＭＯＳトランジスタのゲートに前記第２入力信号が供給される
   請求項４に記載の半導体回路。
8. 前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタが、ＮＭＯＳトランジスタであり、
   前記所定電位が接地電位である
   請求項７に記載の半導体回路。
9. 前記複数の信号遷移検出器のそれぞれが、更に、
   前記第１トランスミッションゲートと前記第１入力ノードとの間に接続された第１遅延素子と、
   前記第２トランスミッションゲートと前記第２入力ノードとの間に接続された第２遅延素子
   とを備えている
   請求項４に記載の半導体回路。
10. 前記第１遅延素子が、直列に接続された複数の第１インバータを含み、
    前記第２遅延素子が、直列に接続された複数の第２インバータを含み、
    前記複数の第１インバータと前記複数の第２インバータの数が同一である
    請求項９に記載の半導体回路。
11. 前記第１遅延素子が、一のインバータからなり、
    前記第２遅延素子が、一のインバータからなる
    請求項９に記載の半導体回路。
12. 前記ダイナミックＯＲ回路が、ダイナミックノードと所定電位を有するノードの間に並列に接続された複数のＭＯＳトランジスタを備えており、
    前記複数のＭＯＳトランジスタのゲートには、前記複数の信号遷移検出器から前記検出信号がそれぞれに供給される
    請求項１に記載の半導体回路。
13. 前記ダイナミックＯＲ回路が、ダイナミックノードと所定電位を有するノードの間に並列に接続された第５ＭＯＳトランジスタ、第６ＭＯＳトランジスタ及び第７ＭＯＳトランジスタを備えており、
    前記第５ＭＯＳトランジスタのゲートに前記第１信号遷移検出器から前記検出信号が供給され、
    前記第６ＭＯＳトランジスタのゲートに前記第２信号遷移検出器から前記検出信号が供給され、
    前記第７ＭＯＳトランジスタのゲートに前記第３信号遷移検出器から前記検出信号が供給される
    請求項２に記載の半導体回路。
14. 前記第５ＭＯＳトランジスタ、前記第６ＭＯＳトランジスタ及び前記第７ＭＯＳトランジスタが、ＮＭＯＳトランジスタであり、
    前記所定電位が接地電位である
    請求項１３に記載の半導体回路。
15. 前記ダイナミックＯＲ回路が、更に、
    前記ダイナミックノードに接続された入力を有する第３インバータと、
    前記第３インバータの出力に接続された入力と前記ダイナミックノードに接続された出力とを有する第４インバータ
    とを備え、
    前記再生クロック信号が、前記第３インバータから出力される
    請求項１４に記載の半導体回路。
16. 更に、前記再生クロック信号に応じて前記ダイナミックノードをプリチャージするプリチャージ回路を備えている
    請求項１５に記載の半導体回路。
17. 前記プリチャージ回路は、前記再生クロック信号がアサートされた後、設定された遅延時間の経過後にプリチャージ信号をアサートし、前記再生クロック信号がディアサートされると即時に前記プリチャージ信号をディアサートするように構成された第１遅延回路と、
    前記プリチャージ信号のアサートに応じて前記ダイナミックノードをプリチャージする第８ＭＯＳトランジスタを備えている
    請求項１６に記載の半導体回路。
18. 更に、前記複数の信号遷移検出器からそれぞれに出力される前記検出信号のうちの少なくとも一の信号、又は、前記複数の信号遷移検出器からそれぞれに出力される前記検出信号に基づいて生成される派生信号に基づいて前記第１遅延回路の前記遅延時間を設定する自動設定回路部を備える
    請求項１７に記載の半導体回路。
19. 前記自動設定回路部は、前記少なくとも一の信号、又は、前記派生信号に基づいてリングオシレータイネーブル信号を生成するリングオシレータイネーブル信号生成回路部と、
    前記リングオシレータイネーブル信号に応じて発振出力信号を出力するように構成されたリングオシレータと、
    前記発振出力信号のパルスをカウントするマスクカウンタ
    とを備え、
    前記第１遅延回路が、複数の第１単位遅延素子を備え、
    前記リングオシレータが、
    前記第１単位遅延素子のレプリカとして構成された複数の第２単位遅延素子を備える第２遅延回路と、
    前記第２遅延回路の出力を入力にフィードバックするフィードバックパス
    とを備え、
    前記第１遅延回路の前記遅延時間が、前記マスクカウンタのカウント値に応じて設定される
    請求項１８に記載の半導体回路。
20. 前記第１遅延回路が、リングオシレータとして動作可能に構成され、
    前記自動設定回路部は、前記少なくとも一の信号、又は、前記派生信号に基づいてリングオシレータイネーブル信号を生成するリングオシレータイネーブル信号生成回路部と、
    マスクカウンタ
    とを備え、
    前記第１遅延回路は、前記リングオシレータとして動作するとき、前記リングオシレータイネーブル信号に応じて発振出力信号を出力するように構成され、
    前記マスクカウンタは、前記発振出力信号のパルスをカウントし、
    前記第１遅延回路の前記遅延時間が、前記マスクカウンタのカウント値に応じて設定される
    請求項１８に記載の半導体回路。
21. 前記リングオシレータイネーブル信号生成回路部が、前記リングオシレータイネーブル信号にＵＩの複数倍のパルス幅のパルスが現れるように前記リングオシレータイネーブル信号を生成する
    請求項１９又は２０に記載の半導体回路。
22. それぞれが複数の信号のうちの少なくとも一の信号の遷移に応じて検出信号を出力するように構成された複数の信号遷移検出器と、
    前記検出信号の論理和に応じた出力信号を出力するように構成されたダイナミックＯＲ回路
    とを備え、
    前記複数の信号遷移検出器のそれぞれが、
    前記少なくとも一の信号に応じて生成された互いに相補の第１入力信号及び第２入力信号を受け取り、前記第１入力信号と前記第２入力信号とのいずれかを前記検出信号として出力するように構成されたセレクタと、
    前記出力信号、前記第１入力信号及び前記第２入力信号に応じて前記セレクタの状態を設定する状態設定回路
    とを備える
    半導体回路。
23. 第１ワイヤ、第２ワイヤ及び第３ワイヤのそれぞれにデータ信号を出力するトランスミッタ回路と、
    レシーバ回路
    とを備え、
    前記レシーバ回路が、
    前記第１ワイヤ、前記第２ワイヤ及び前記第３ワイヤの異なる組み合わせの２本のワイヤに接続される入力を備える第１差動レシーバ、第２差動レシーバ及び第３差動レシーバと、
    それぞれ前記第１差動レシーバ、前記第２差動レシーバ及び前記第３差動レシーバから互いに相補の第１入力信号及び第２入力信号を受け取る第１信号遷移検出器、第２信号遷移検出器及び第３信号遷移検出器と、
    前記第１信号遷移検出器、前記第２信号遷移検出器及び前記第３信号遷移検出器から出力される検出信号の論理和に応じた再生クロック信号を出力するように構成されたダイナミックＯＲ回路
    とを備え、
    前記第１信号遷移検出器、前記第２信号遷移検出器及び前記第３信号遷移検出器のそれぞれが、
    前記第１差動レシーバ、前記第２差動レシーバ及び前記第３差動レシーバのうちの対応する差動レシーバから前記第１入力信号及び前記第２入力信号を受け取り、前記第１入力信号と前記第２入力信号とのいずれかを前記検出信号として出力するように構成されたセレクタと、
    前記再生クロック信号、前記第１入力信号及び前記第２入力信号に応じて前記セレクタの状態を設定する状態設定回路
    とを備える
    データ伝送システム。
24. 前記レシーバ回路が、更に、
    前記第１差動レシーバ、前記第２差動レシーバ及び前記第３差動レシーバからそれぞれ出力される前記第１入力信号を前記再生クロック信号に同期してそれぞれにラッチする第１データラッチ、第２データラッチ及び第３データラッチを備える
    請求項２３に記載のデータ伝送システム。
25. 前記トランスミッタ回路が、前記第１ワイヤ、前記第２ワイヤ及び前記第３ワイヤで伝送される前記データ信号をＭＩＰＩ Ｃ－ＰＨＹ規格に従って生成する
    請求項２４に記載のデータ伝送システム。
26. 複数の信号遷移検出器のそれぞれから、複数の信号のうちの少なくとも一の信号の遷移に応じて検出信号を出力することと、
    ダイナミックＯＲ回路により、前記検出信号の論理和に応じた再生クロック信号を出力すること
    とを含み、
    前記検出信号を出力することは、
    前記複数の信号のうちの少なくとも一の信号の遷移に応じて互いに相補の第１入力信号及び第２入力信号を前記複数の信号遷移検出器にそれぞれに供給することと、
    前記複数の信号遷移検出器のそれぞれにおいて、前記第１入力信号と前記第２入力信号とのうちからセレクタによって前記検出信号を選択することと、
    前記複数の信号遷移検出器のそれぞれにおいて、前記再生クロック信号、前記第１入力信号及び前記第２入力信号に応じて前記セレクタの状態を設定すること
    とを含む
    半導体回路の動作方法。
27. 前記複数の信号遷移検出器が、第１信号遷移検出器、第２信号遷移検出器及び第３信号遷移検出器を備えており、
    前記第１信号遷移検出器に供給される前記第１入力信号及び前記第２入力信号が、第１ワイヤに接続される入力と第２ワイヤに接続される入力とを備える第１差動レシーバにより生成され、
    前記第２信号遷移検出器に供給される前記第１入力信号及び前記第２入力信号が、前記第２ワイヤに接続される入力と第３ワイヤに接続される入力とを備える第２差動レシーバにより生成され、
    前記第３信号遷移検出器に供給される前記第１入力信号及び前記第２入力信号が、前記第３ワイヤに接続される入力と前記第１ワイヤに接続される入力とを備える第３差動レシーバにより生成される
    請求項２６に記載の半導体回路の動作方法。

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