KR100433648B1 - 지연-정합클럭및데이터신호발생기 - Google Patents

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Abstract

본 발명은, 출력(들)의 레벨이 레벨제어 입력으로부터 제어되고 출력(들)의 전이의 타이밍이 타이밍제어 입력으로부터 제어되도록 접속되고 동작하는, 2-입력 멀티플렉서의 기능을 갖는 리타이밍 소자를 이용하는 지연정합 클럭 및 데이터 발생기를 개시한다. 발생기는 클럭을 로우로 정지시키고 클럭을 하이로 정지시키는 제어입력(INV, NONI)을 더 포함할 뿐만 아니라, 상기 발생기는 극성에 무관한 클럭 게이팅 또는 클럭 합성을 하도록 동작할 수 있다.

Description

지연-정합 클럭 및 데이터신호 발생기
동기 시스템은 설계와 사용에 많은 장점을 제공한다. 전역클럭(global clock)으로 시스템을 동작시키는 것은 타이밍제한을 단일 경계로 함으로써 확실성을 강화시키고 논리설계를 단순화한다. 낮은 경계지연 문제는 클럭시스템에 의해 처리된다. 시스템클럭속도가 증가됨에 따라, 클럭버퍼지연은, 클럭신호들이 시스템내의 모든 장소에서 동시에 스위칭되지 않는다는 문제점을 야기하였다. 이는 다음과 같은 세 가지 유형의 개선책에서 어느 정도 극복될 수 있다.
1) 적당히 높은 클럭주파수에서는, 온-칩 클럭버퍼링에 관련된 지연이 우세하다. 이는, 회로상의 플립-플롭 및/또는 다른 클럭소자를 실제로 클럭킹시키는 클럭신호들이 전역 기준클럭을 상당히 지연시킨다는 것을 의미한다. 온-칩 클럭버퍼 시스템을 기초로한 PLL을 사용함으로써, 클럭버퍼링 및 온-칩 클럭분배와 관련된 지연이 상쇄될 수 있다.
2) 훨씬 더 높은 속도의 데이터신호가 일반적으로 어느 정도의 거리를, 특히 한 회로에서 다른 회로로 전송될 때, 신호 지연은 전역 동기클럭의 사용을 불가능하게 할 수 있다. 전기적 또는 광학적인 분배에서의 한정된 신호전파속도는 동시성의 개념을 무의미하게 만든다. 종종, 이러한 제한은 수신기의 위상도메인에서, 수신지에서의 클럭과 데이터신호 간의 위상관계를 적응성있게 조절하는 동기회로를 사용함으로써 극복된다. 동기회로는 시스템가격과 전력소비를 증가시킨다.
3) 제어된 시그날링 환경에서 꽤 짧은 거리에 걸쳐 전송되는 높은 주파수의 신호에서는, 보다 단순한 해결책이 가능하다. 적절한 순간에 데이터신호를 스트로빙(strobing) 또는 클럭킹하는 문제는, 주의깊게 지연정합된 와이어링을 통해 데이터 송신부에서 수신지로 데이터와 클럭신호를 전송함으로써 극복될 수 있다. 이 클럭신호는, 데이터가 타당한 논리레벨을 가질 때만 데이터를 스트로빙하도록 수신기에서 사용된다.
클럭 및 데이터전송을 사용하는 선행기술에 따른 전형적인 응용이 도 1에 도시되어 있으며, 이것은 전체 차동신호 실시이다.
최근의 집적회로 기술은 보다 높은 클럭주파수를 데이터전송에 사용할 수 있도록 한다. 이는 클럭과 데이터의 신호경로에서 모든 지연의 정합에 대해 더욱 많은 요구를 한다. 클럭과 데이터신호의 상이한 속성은 펄스 에지 위치의 완벽한 정합을 가지는 클럭과 데이터신호를 발생시키는데 어려움을 보인다. 데이터신호들은 플립-플롭을 통해 클럭신호부터 제어되는 그들의 에지 위치를 가진다. 정합된 에지 위치를 가지는 클럭신호를 발생시키는 것은 어렵다. 가능할 경우, 동일한 회로소자를 사용하여 정합 지연을 달성한다. 플립-플롭의 출력으로부터 또한 클럭신호를 발생시키는 것은 2x 주파수 소오스 클럭신호를 필요로 하는데, 이는 플립-플롭의 출력이 단지 플립-플롭 클럭입력에 접속된 신호의 에지 중 하나에 응답하여 변할 수 있기 때문이다. 그러나, 고속응용에서, 클럭주파수는 프로세스기술의 한계까지 이미 도달하였다. 도 1에 따른 실시에서, 수신 플립-플롭(FR)이 데이터패턴의 최적점 근처에 클럭킹되지 않기 때문에, 상기와 같은 속도에 도달할 수 없다.
도 2에는, 특정 세트의 동작조건(A)에 대한 신호 타이밍이 도시되어 있다. 여기서, 데이터신호(D5)를 플립-플롭(FR)에 클럭킹시키기 위해 클럭(C5)의 상승에지를 사용하는 것이 안전한 것으로 보이며, 반면 C5의 하강에지는 셋업시간(tsu)을 고려하면 안정된 결과를 일으키지 않는다. 그러나, 이 설명은 단일의 관측만을 기초로 하였다.
도 3에 있어서, 프로세싱, 전압 및/또는 온도가, 회로의 게이트지연과 tsu가 두 배가 되도록 변경된다고 간주된다. 여기서는, 도 2의 경우와 같이, 수신 플립-플롭(FR)에서 데이터(D5)의 클럭킹을 위한 C5의 상승에지 대신에 C5의 하강에지가 바람직하다는 것이 명백하다. 그러므로, 최대 동작주파수를 이루기 위하여 동작조건의 변화로 인한 게이트지연의 변화를 고려하는 것이 중요하다.
변화하는 동작조건하에서, 고속시그날링에서 신뢰성있는 동작을 얻기 위해서는, 수신된 데이터신호에 관한 스트로브점의 변화가 최소로 되어야만 한다. 송신 및 수신회로가 프로세싱, 전압 및 온도에 대하여 상이한 조건하에서 함에 작동될수 있기 때문에, 송신기지연이 송신기회로에서 보상되고 수신기지연이 수신기회로에서 보상될 경우에만 트랙킹이 이루어질 수 있다. 동작조건에 따라 변하지 않는 송신기 클럭과 데이터출력상의 유일한 지연차이는 0이다.
도 1의 회로는 FT 플립-플롭의 Q출력에 대한 클럭(C1)의 지연과 동일한 클럭 및 데이터출력상의 지연차이를 가진다. 지연 보상을 위해, 클럭신호(들)는 동일한 량으로 지연되어야만 한다. 이는, 동작조건이 동일하게 되도록 동일회로내의 플립-플롭에 인접하여, 플립-플롭(FT) 내에서 Q에 대한 클럭지연을 만회하는 소자를 신중하게 반복 설치함으로써 이루어질 수 있다. 그러나, 플립-플롭의 속성은 클럭신호주파수를 2로 분할하지 않고서 정밀한 정합을 이루는 것을 어렵게 한다.
동기화를 다루는 여러 선행기술 문서에서, 전역 클럭신호주파수가 너무 많이 증가되어, 동기성의 개념이 더 이상 의미없게 되었다. 상이한 수신지에서의 클럭신호는 등시성(isochronous)(올바른 주파수이지만, 임의의 위상)이지만, 동기성은 아니다. EP-B1-0 356 042, DE-A1-4 132 325, US-A-5 022 056, US-A-5 115 455 및 US-A-5 359 630호와 같은 다수의 문서에는, 위상의 이러한 불확실성을 처리하기 위한 상이한 방법이 기재되어 있다. 이들 모두는 멀티플렉서를 사용하지만, 리타이밍(retiming)을 위한 것이 아니다. 선택입력을 멀티플렉서로의 데이터 입력 중 하나를 선택하는데 사용하여, 상기 입력으로 출력상의 전이(transition)의 타이밍을 제어한다.
특히, 마지막 두 참조문헌은 본 발명에 밀접하게 관련되는 것으로 여겨질 수 있지만, 클럭신호가 데이터신호와 동일한 장소로부터 전송됨에도 불구하고, 지연을정합시키기 위한 아무런 시도도 없었다. 대신에, 복잡한 동기화 기능이 수신측에서 사용되었다.
본 발명은 데이터 송신부(data source)로부터 데이터 수신지(destination)로의 데이터전송에 관한 것으로서, 특히 데이터송신부가 데이터신호와 클럭신호 두 가지 모두를 수신지에 제공함으로써, 이 클럭신호가 수신지에서 데이터수신 플립플롭을 클럭킹하는데 사용되는 데이터전송에 관한 것이다.
도 1은 지연 보상이 없는 클럭 및 데이터전송을 보여주는 도면.
도 2는 도 1의 회로에 대한 동작조건 A의 경우를 보여주는 도면.
도 3은 도 1의 회로에 대한 동작조건 B의 경우를 보여주는 도면.
도 4a및 4b는 단일 종단 리타이밍회로 실시예를 보여주는 도면.
도 5는 지연 정합 클럭 및 데이터 발생기를 보여주는 도면.
도 6은 INV=1, NONI=0에서 도 5에 따른 지연 정합 발생기 타이밍을 보여주는 도면.
도 7a 및 7b는 펄스폭 왜곡을 가지는 리타이밍회로를 보여주는 도면.
도 8은 INV=0, NONI=1에서 도 5에 따른 지연 정합 발생기 타이밍을 보여주는 도면.
도 9는 양의 클럭에 대한 클럭 게이팅 INV와 NONI를 보여주는 도면.
도 10은 음의 클럭에 대한 클럭 게이팅 INV와 NONI를 보여주는 도면.
도 11은 클럭 합성을 보여주는 도면.
도 12는 본 발명에 따른 수신기 플립-플롭 셋업시간 보상을 위한 한 원리를 보여주는 도면.
도 13a은 주-종(master-slave) 플립-플롭의 NAND 게이트구현을 보여주는 도면.
도 13b는 도 13a의 NAND 게이트 플립-플롭에 대한 셋업시간 보상망의 예를 보여주는 도면.
도 14a는 주-종 플립-플롭의 전송게이트 구현을 보여주는 도면.
도 14b는 도14a의 전송게이트 플립-플롭에 대한 셋업시간 보상망의 예를 보여주는 도면.
도 15는 리타이밍소자의 상이한 논리구현의 상세한 예를 보여주는 도면.
본 발명의 제1목적에 따르면, 지연 정합 클럭 및 데이터 발생기는 리-타이밍 소자를 사용하며, 이것에 의해, 2입력 멀티플렉서의 기능은, 출력의 레벨이 레벨 제어입력으로부터 제어되고 출력의 전이의 타이밍이 타이밍 제어 입력으로부터 제어되도록 접속되고 동작하며, 리타이밍 소자의 레벨 제어입력은 등가 멀티플렉서의 데이터 입력에 상응한다.
본 발명에 따른 다른 목적들은 독립 청구항에 기재되어 있다.
본 발명은 동일한 부분들은 동일한 참조번호들로 표시된 첨부 도면을 참조하여 이루어진 바람직한 실시예로 설명된다.
본 발명에 따르면, 바람직한 지연정합은 클럭과 데이터신호 둘 다를 처리할 수 있는 리타이밍회로를 통해 클럭과 데이터를 통과시킴으로써 이루어진다. 이 회로는, 한 세트의 입력이 출력의 논리레벨을 제어하고 다른 세트의 입력들이 출력신호의 전이의 타이밍을 제어하도록 동작한다.
이러한 회로는 논리게이트, 패스 트랜지스터 논리 등을 이용하여, 여러 방법으로 구현될 수 있다. 이 구현은 여러 가지를 공통으로 가진다. 가장 중요한 것은 또 다른 방식으로 동작한다는 것인데, 즉 이들 모두가 멀티플렉서 역할을 할 수 있다는 것이다. 지연 정합 발생기에 어떠한 멀티플렉서도 사용될 수 있다. 모두는 아니지만, 여러 유형의 멀티플렉서가, 도 4a, 4b 및 15에 예시된 상기 리타이밍 기능에서 최고의 성능을 달성하기 위해 사용될 수 있다.
도 5에는 두 개의 리타이밍소자(RTE-D 및 RTE-C)를 사용하는 지연-정합 클럭 및 데이터신호 발생기가 도시되어 있다. 전송될 데이터는 플립-플롭(FT)에 저장된다. 플립-플롭(FT)은 발생기의 일부일 필요가 없다. 이것은, 리타이밍소자(RTE-D)의 입력(INO)상의 신호에 적절한 타이밍을 보장하기 위한 수단의 예로서 도시되었다. 래치(LT)는, 출력레벨(D2)이 RTE-D의 IN1로부터 제어되게 되는 전체 시간주기동안, 안정된 레벨이 RTE-D의 IN1에 나타나도록 RTE-D의 IN1로의 데이터입력을 지연시키는데 사용된다. 도 6에 도시된 바와 같이, 이는 RTE-D의 D2출력에 D1데이터의 복제를 생성한다. D2신호 에지 배치는 C1클럭신호로부터 제어된다. 타이밍관계는 CLK 입력으로부터 리타이밍소자의 D2로의 지연과 동일하다.
지연-정합된 클럭출력은 RTE-D와 동일한 리타이밍소자(RTE-C)로부터 발생된다. 제어신호(INV 및 NONI)는 출력레벨(C2)이 이들 입력으로부터 각각 제어되고 있는 전체 시간주기 동안에 안정된 레벨을 가진다. 도 6에는, C2의 동작이, INV에서 일정한 논리 1이고 NONI에서 일정한 논리 0인 동안에 도시되어 있다. 이는 C2에 상승에지를 발생시키며, 이 상승에지는 D2에서 데이터전이와 동시에 일어난다. 상기두 가지 모두 하강에지(C1)에 대해 동일한 지연을 가진다. INV와 NONI 신호가 조종되는 응용에서, INV와 NONI신호의 적절한 타이밍을 보장하기 위하여 데이터발생의 구성과 비슷한 구성이 사용될 수 있다. INV신호는 C1신호로 클럭킹되는 플립-플롭으로부터 발생될 수 있다. NONI신호는 반대위상(antiphase) 클럭킹의 래치로부터 발생될 수 있다. TD와 TC는 오프-칩 신호를 위한 드라이버를 나타낸다.
만일, 리타이밍에 사용되는 멀티플렉서가 클럭/선택입력으로부터 클럭/선택신호의 상승 및 하강에지에 대한 출력까지 상이한 전파지연을 가진다면, 두 개의 리타이밍블럭은 정확한 정합을 이루기 위하여 동일한 방식으로 클럭신호에 접속되어야만 한다. 이는, 도 4a와 4b의 원리와 전체적으로 차동 등가인 도 5에 도시되어 있다. 그러나, 이러한 멀티플렉서를 이용하면, 클럭신호에 펄스폭 왜곡이 있게 된다. 이는 최대 동작주파수를 얻는데 불필요한 제한을 형성하게 된다. 펄스폭 왜곡을 가지는 리타이밍회로가 도 7a와 7b에 도시되어 있다.
도 5의 신호(INV및 NONI)는 정합된 에지 위치를 유지하면서 클럭출력을 제어 또는 게이트하는데 사용될 수 있다. INV와 NONI 둘 다를 로우(low)로 하면 클럭은 로우로 정지되게 된다. 이들 둘 다를 하이(high)로 하면 클럭은 하이로 정지되게 된다. INV=1과 NONI=0으로 설정하면 C1에 대해 반전된 클럭(C3)을 나타내는, 도 6에 도시된 타이밍도가 된다. 도 8에 도시된 바와 같이, INV=0과 NONI=1로 설정하면, 도 6에 도시된 것에 대해 비반전 클럭(C3)을 발생시키게 된다.
클럭신호를 게이트시키기 위하여, 통상적으로 여분의 게이트단이 삽입되는데, 이 여분의 게이트단은 부가적인 지연을 도입시킨다. 본 발명에 따른 지연-정합클럭 발생기의 중요한 특징은, 신중하게 지연-정합하지 않고 클럭신호가 게이트 또는 정지될 수 있다는 것이다. 이는 도 9와 10에 도시되어 있다.
따라서, 도 9에 도시된 바와 같이, 신호(INV와 NONI) 둘 다를 로우로 설정하게 되면 출력(C2)에서 로우 출력이 얻어지며, 그런 다음 INV를 하이로 설정하게 되면 게이트 반전 출력(C2)이 나타난다. 반면, 도 10에 도시된 바와 같이, 신호(INV와 NONI) 둘 다를 하이로 하게 되면 C2에서 일정한 하이 출력을 발생시키게 되고, 그 다음 신호(NONI)를 로우에 설정하게 되면 C2에서 게이트 반전 출력을 발생시키게 된다.
본 발명에 따른 제어신호(INV와 NONI)를 적절히 사용함으로써, 도 11에 간략하게 도시되어 있는 합성 클럭이 생성될 수 있다. 먼저, C1의 하나의 양의 펄스가 C2로 전송되고, 그런 다음에 하나의 완전한 사이클 이후, 신호(C1)를 반전시킴으로써 또 다른 양의 펄스가 C2에서 획득되며, 다른 반주기 이후에 출력(C2)이 일정한 하이레벨로 설정된다. 따라서, 합성된 클럭신호는, 클럭출력 전이가 클럭입력으로부터 제어되는 때에만 발생한다는 중요한 제한을 갖는 임의 파형을 가질 수 있다.
수신기 측에서 최대 데이터속도를 이루기 위한 중요한 조건은, 광범위한 동작조건과 회로 프로세싱 파라미터 하에서 데이터가 플립-플롭내에 신뢰성있게 저장될 수 있도록 하는 것이다. 이는 종종 셋업시간 보상이라 언급되는 것을 포함한다. 이는 도 1의 선행기술에 비교될 수 있는 도 12에 도시되어 있다.
D-형 플립-플롭은 입력(D)에 접속된 신호에 의해 결정되는 논리레벨을 저장하기 위하여 클럭신호를 사용한다. 보다 상세히 설명하면, 저장되는 레벨은 클럭신호의 활성 에지에 의해 규정되는 스트로브 윈도우 동안에 입력(D)에 나타나는 것이다. 스트로브 윈도우는 두 개의 수, 즉 활성 클럭에지와 스트로브 윈도우 사이의 시간적 오프셋을 규정하는 셋업시간과 홀드시간으로 특징지워진다. 셋업시간은 스트로브 윈도우의 시작을 규정하고, 홀드시간은 스트로브 윈도우의 종단을 규정한다. 플립-플롭에 저장된 데이터는 스트로브 주기동안 입력(D)에 존재하는 신호에 의해서만 영향을 받게된다.
셋업 및 홀드시간의 개념은 업계에서 일관되게 사용되지 않는다. 종종, 셋업 및 홀드시간은 특정 세트의 동작조건하에서 특정 플립-플롭에 대한 스트로브 윈도의 위치를 기술하는데 사용된다. 그러나 때때로, 셋업시간은 이전의 정의에 따라, 플립-플롭과 동작조건의 범위에 대한 최대값으로서 언급되며, 그리고 홀드시간에 대해서는 이 반대이다. 아래에서, 셋업과 홀드시간의 개념은 제1정의에 따라 사용된다.
플립-플롭에서 최대 데이터속도를 얻기 위해서, 스트로브 윈도우 또는 데이터에지는, 데이터의 변화가 스트로브 윈도우 외부에서 발생하도록 조정되어야 한다. 이는 수신회로의 복제 회로로 수행될 수 있다. 동일한 동작조건과 프로세싱을 가지면, 셋업시간 보상망 지연은 셋업시간을 형성하는 지연을 트랙킹하게 된다. 예컨대, 만일 셋업시간이 도 13a에 도시된 바와 같은 주-종 플립-플롭의 NAND-게이트 구현에서 두 NAND게이트(G1 및 G2)에서의 전파지연의 합과 거의 동일하다면, 1차 셋업보상이 도 13b에 도시된 게이트(G1 및 G2)와 동일한 두 NAND게이트로부터 구축될 수 있다. 도 14a의 회로에서는, 두 개의 인버터(I1 및 I2)가 주-종 플립-플롭의전송게이트 구현의 역할을 함으로써, 1차 셋업보상이 도 14b에 도시된 바와 같은 상기 인버터(I1 및 I2)와 동일한 두 개의 인버터로부터 구축될 수 있다.
마지막으로, 도 15에는 집적 CMOS트랜지스터로 구성된 리타이밍소자의 다른 논리 구현의 상세한 예가 도시되어 있다. 이 회로의 동작은 전문가에서 명백하며, 이러한 점에서 본 발명을 구현하는 전기회로가 전문가에게 명백하기 때문에 더 이상의 설명이 필요가 없으며, 또한 그러한 회로도는 부품 또는 반도체를 토대로 더이상 상세히 설명될 필요가 없다.
당업자들이라면 본 발명이 본 발명의 필수적인 사상과 특징에서 벗어나지 않고 여러형태로 실시될 수 있다는 것을 알 수 있을 것이다. 따라서 지금까지 기술된 실시예는 모든 점에서 설명적인 목적을 위한 것이 제한을 하기 위한 것이 아닌 것으로 여겨져야 한다. 본 발명의 범위는 앞서 상세한 설명보다는 첨부된 청구범위에 의해 규정되며, 본 발명과 동일한 의미와 범위내에서 이루어진 모든 변경은 본 발명의 범위내에 포함되는 것으로 여겨져야 한다.

Claims (12)

  1. 데이터 리타이밍 소자와 클럭 리타이밍 소자를 구비하는 지연 정합 클럭 및 데이터 발생기로서,
    상기 각 리타이밍 소자는 2-입력 멀티플렉서의 기능을 가지며, 출력(들)상의 레벨이 데이터 제어 입력으로부터 제어되고 출력(들)에서의 전이의 타이밍이 타이밍 제어 입력으로부터 제어되도록 접속되고 동작되며, 상기 각 리타이밍 소자의 데이터 제어 입력은 2-입력 멀티플렉서의 데이터 입력(들)에 상응하고, 상기 각 리타이밍 소자의 타이밍 제어 입력은 2-입력 멀티플렉서의 선택 입력(들)에 상응하는데, 클럭 신호(들)가 리타이밍 소자의 타이밍 제어 입력에 접속되고, 데이터 신호(들)가 데이터 리타이밍 소자의 제1데이터 제어 입력에 접속되고, 지연 데이터 신호(들)가 데이터 리타이밍 소자의 제2데이터 제어 입력에 접속되며, 타이밍 제어신호가 클럭 리타이밍 소자의 데이터 제어 입력에 접속되는, 지연 정합 클럭 및 데이터 발생기.
  2. 제 1 항에 있어서,
    상기 타이밍 제어 신호는 출력(들)상의 클럭 신호를 로우 레벨로 정지시키도록 구성되는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  3. 제 1 항에 있어서,
    상기 타이밍 제어 입력 신호는 출력(들)상의 클럭 신호를 하이 레벨로 정지시키도록 구성되는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  4. 제 1 항에 있어서,
    상기 타이밍 제어 입력 신호는 지연 정합된 반전신호를 발생시키도록 구성되는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  5. 제 2 항에 있어서,
    상기 발생기는 클럭 게이팅하도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  6. 제 2 항에 있어서,
    상기 발생기는 극성에 무관한 클럭 게이팅을 하도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  7. 제 1 항에 있어서,
    단지 클럭 신호가 송신기에서 수신기 도메인으로 전송되는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  8. 제 7 항에 있어서,
    상기 타이밍 제어 입력 신호는 클럭 신호를 로우 레벨로 정지시키도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  9. 제 7 항에 있어서,
    상기 타이밍 제어 입력 신호는 클럭 신호를 하이 레벨로 정지시키도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  10. 제 7 항에 있어서,
    상기 타이밍 제어 입력 신호는 지연정합된 반전신호를 발생시키도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  11. 제 6 항에 있어서,
    상기 발생기는 클럭 게이팅하도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
  12. 제 8 항에 있어서,
    상기 발생기는 극성에 무관한 클럭 게이팅을 하도록 동작하는 것을 특징으로 하는 지연 정합 클럭 및 데이터 발생기.
KR1019970707718A 1995-05-02 1996-04-15 지연-정합클럭및데이터신호발생기 KR100433648B1 (ko)

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