DE4132325C2 - Anordnung zum automatischen Taktabgleich bei integrierten Schaltkreisen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur zeitli­ chen Zuordnung von Taktsignalen und Datensignalen an einem D- Flipflop bei integrierten Schaltkreisen mit D-Flipflops.

Die Signalübertragungsstrecken, z. B. der Leitungen und Stec­ ker, und die integrierten Schaltkreise, sind toleranzbehaf­ tet. Alle Signale, sowohl die Daten, als auch die Takte im Rechner, werden über mehrere solche Strecken geführt. An ei­ nem D-Flipflop in einem integrierten Schaltkreis müssen die Daten und die Taktsignale definiert ankommen, damit alle Da­ tensignale vom Flipflop richtig übernommen werden. Die Takt­ signale müssen die Setzzeit und die Haltezeit berücksichti­ gen. Im allgemeinen wird dies dadurch bewerkstelligt, daß die Taktsignale manuell mit Strecken von Laufzeitgliedern oder automatisch mit einstellbaren Delog-Lines, die auf einer Taktverteilerbaugruppe untergebracht sind, abgeglichen wer­ den. Die letzte Strecke zwischen Taktverteilerbaugruppe und dem Flipflop in einer integrierten Schaltung kann dabei nicht berücksichtigt werden.

Aus der Druckschrift EP 0 173 521 A2 ist ein "Automatic si­ gnal delay adjustment apparatus" bekannt, bei dem die Verzö­ gerung eines Taktes durch Vergleich mit einem durch ein Zeit­ glied vorgegebene Verzögerung bestimmt wird. Die Einstellung der Verzögerungszeit wird dabei mit Gatterlaufzeiten, Multi­ plexer, Zähler und Vergleichsmitteln automatisch vorgenommen. Als Vergleichsmittel wird insbesondere ein Phasencomparator eingesetzt.

Mit dieser Anordnung werden, die unter­ schiedliche Laufzeitverzögerungen mehrerer Taktverteiler­ chips eines Taktverteilersystems ausgeglichen, um so an je­ dem Taktausgang zeitlich gleiche Taktsignale zu erhalten. Das Zeitverhältnis der Takte zu den Datensignalen, die an die da­ tenverarbeitenden Schaltkreise herangeführt werden sollen, wird durch diese bekannte Anordnung nicht überwacht. Damit ist die letzte Strecke zwischen Taktverteilerbaugruppe und einem Flipflop in einer integrierten Schaltung, auf der noch Laufzeitfehler auftreten können, nicht überwacht.

Aufgabe der vorliegenden Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, durch die der Taktsignal­ abgleich unter Berücksichtigung sämtlicher zu einer Taktver­ zögerung beitragenden Schaltungsteile automatisch durchge­ führt wird.

Gelöst wird diese Aufgabe erfindungsgemäß durch eine Schal­ tungsanordnung, die die im einzigen Patentanspruch angegebe­ nen Merkmale aufweist.

Danach wird die Anordnung derart ausgebildet, daß der Tak­ teingang des D-Flipflops mit dem Ausgang eines Multiplexers verbunden ist, dem an seinen Eingängen jeweils um eine Gat­ terlaufzeit versetzte Taktsignale zugeführt sind, daß der Setzausgang des D-Flipflops mit dem einen Eingang eines Ex­ klusiv-ODER-Gatters verbunden ist, dessen zweitem Eingang über ein Zeitglied mit einer Verzögerungszeit in der Größe der Summe der Setzzeit und der Laufzeit des D-Flipflops die Datensignale zugeführt sind, und daß der Ausgang des Exklusiv-ODER-Gatters mit dem Eingang eines Zählers verbunden ist, dessen Ausgänge mit den Steuereingängen des Multiplexers verbunden sind.

Durch diese Maßnahmen erhält man einen exakten Taktsignalab­ gleich mit minimalem Schaltungsaufwand und mit Berücksichti­ gung sämtlicher zur Taktverzögerung beitragenden Schaltungs­ teile.

Anhand des Blockschaltbildes nach Fig. 1 sowie des Signaldia­ gramms nach Fig. 2 wird die Erfindung näher erläutert.

Es zeigt

Fig. 1 das Blockschaltbild der Anordnung zum automatischen Taktsignalabgleich und

Fig. 2 ein Impulsdiagramm.

Wie in Fig. 1 dargestellt, werden die über den Setzeingang DE des D-Flipflops 1 an den zugehörigen Setzausgang Q geleiteten Datensignale DATA, die weiter dem Eingang A des Laufzeitglie­ des 4 mit einer Verzögerungszeit τ in der Größe der Summe der Setzzeit und der Laufzeit des D-Flipflops 1 zugeführt und von dem Laufzeitglied 4 um die Verzögerungszeit τ am Ausgang D versetzt ausgegeben werden, mit den Signalen am Ausgang D des Laufzeitgliedes 4 verglichen. Als Vergleicher dient das Exklusiv-ODER-Gatter 3 mit dem Ausgang E. Das Taktsignal CL wird über den Multiplexer 2 geführt. Der Multiplexer 2 ist von den Ausgängen des Zählers 5 gesteuert.

Nach einem Einschalten der Anordnung wird der Zähler 5 rück­ gesetzt. Das Taktsignal CL kommt über den Weg 0 des Multiple­ xers 2 und ist, wie aus Fig. 2 zu sehen, am Eingang B des D-Flipflops 1 zu früh gegenüber dem Datensignal am Eingang A. Das Flipflop übernimmt daher entweder falsche Daten oder übernimmt die Daten zu früh. Am Ausgang E des Exklusiv-ODER- Gatters 3 entsteht ein Impuls, der den Zähler 5 um einen Schritt hoch zählt. Der Multiplexer 2 führt dann den nächsten Takt über den Weg 1, um eine Gatterlaufzeit verzögert. Hierzu existiert eine Gatterkette 6, an deren Ein­ gang ein Systemtakt C angelegt ist.

Zählt der Zähler bis n und hat man einen Multiplexer n auf eins, kann der Takt um n-Gatterlaufzeiten verzögert werden. Erreicht das Taktsignal seine Soll-Lage oder Fast-Soll-Lage, entstehen am Ausgang E des Exklusiv-ODER-Gatters 3 keine, oder nur zu schmale Impulse und der Zähler 5 kann nicht wei­ ter zählen. Der Taktweg bleibt dann entsprechend dem Zähler­ stand stabil. Für den Abgleich müssen die ersten Daten stän­ dig zwischen L und H mindestens n-mal wechseln.

Im Impulsdiagramm nach Fig. 2 sind die einzelnen Signale gra­ fisch dargestellt. Die erste Zeile zeigt das Datensignal am Setzeingang des D-Flipflops sowie am Eingang A des Zeitverzö­ gerungsgliedes 4. In der zweiten Zeile ist das Taktsignal dargestellt, das dem Takteingang B des D-Flipflops 1 zuge­ führt wird. Das Ausgangssignal am Setzausgang Q des D-Flipflops ist in der dritten Zeile zu sehen. Das D-Flipflop 1 kann jeweils zum Zeitpunkt des Taktsignales CL gesetzt oder rückgesetzt werden. Ist das Signal am Setzeingang DE des D-Flipflops positiv, so wird mit den Aktivwerten des Taktsi­ gnales CL am Takteingang B des D-Flipflops 1 das Flipflop ge­ setzt. Ist das Signal am Setzeingang DE jedoch negativ, so wird mit den Aktivwerten des Taktsignals am Takteingang das Flipflop wieder rückgesetzt. Aus dieser Tatsache ergibt sich, daß zunächst das Signal am Setzausgang Q den Zustand Null aufweist, da das Taktsignal am Takteingang B zwar positiv, das Datensignal am Setzeingang DE jedoch negativ ist. Erst beim zweiten Takt wird das Flipflop gesetzt, da nunmehr so­ wohl das Datensignal als auch das Taktsignal positiv ist. Ein Rücksetzen erfolgt mit dem dritten Taktimpuls, da nunmehr in­ zwischen das Datensignal wieder negativ geworden ist. Der vierte Taktimpuls bewirkt kein Setzen des Flipflops, da zu diesem Zeitpunkt das Datensignal negativ ist, während der fünfte Taktimpuls wiederum ein Setzen des Flipflops bewirkt, da nunmehr wieder Taktsignal und Datensignal positiv sind. Beim sechsten Taktimpuls wird das Flipflop wieder rückgesetzt, da das Datensignal inzwischen wieder negativ geworden ist, wäh­ rend beim siebten Taktsignal das Flipflop wieder gesetzt wird, da nunmehr auch das Datensignal wieder positiv geworden ist. Man erkennt, daß das Taktsignal nunmehr symmetrisch zum Datensignal liegt, also die gewünschte Phasenlage zum Datensignal einnimmt, und diese nunmehr auch beibehält. Am Setzausgang Q des D-Flipflops 1 sieht man in der dritten Zeile das entsprechende Impulsdiagramm, wie vorstehend beschrieben. Die Impulse der dritten Zeile werden dem einen Eingang des Exklusiv-ODER-Gatters 3 zugeführt, während die zeitlich verschobenen Datensignale an den anderen Eingang des Exklusiv-ODER-Gatters geführt sind. Da am Exklusiv-ODER- Gatter-Ausgang nur dann ein positives Signal auftritt, wenn entweder das eine oder das andere Eingangssignal an den Eingängen des Exklusiv-ODER-Gatters 3 positiv ist, folgt daraus, daß bei dem am nicht invertierenden Ausgang E des Exklusiv-ODER-Gatters 3 erhaltenen Signal dessen Impulse nach mehreren Perioden immer schmäler werden (fünfte Zeile), bis schließlich die Breite des Impulses nicht mehr ausreicht, um, wie vorstehend bereits beschrieben, den Zähler 5 um jeweils einen Schritt weiter zu setzen. Die einzelnen Schritte des Zählers 5 an seinem Ausgang F mit der Wertigkeit 0 sind in der sechsten Zeile dargestellt. Der Zähler 5 zählt also jeweils bei jedem ankommenden Impuls um einen Zählschritt weiter, bis zum letzten Impuls, der, weil zu schmal, kein Weiterzählen mehr erreichen kann. In den beiden letzten Zeilen sind dann die Signale der Ausgänge G und H mit den Wertigkeiten 1 und 2 des Zählers 5 dargestellt. Die Signale des Ausganges des Zählers 5 mit der Wertigkeit 3 sind in der Fig. 2 nicht explizit dargestellt.

Claims (1)

1. Schaltungsanordnung zur zeitlichen Zuordnung von Taktsignalen und Datensignalen an einem D-Flipflop (1) bei integrierten Schaltkreisen mit D-Flipflops, mit einer Gatterkette (6), die an einen Systemtakt angeschlossen ist und Ausgänge für die Ableitung von jeweils um eine Gatterlaufzeit versetzte Taktsignale aufweist, mit einem Multiplexer (2), dessen Eingänge an die Ausgänge der Gatterkette (6) angeschlossen sind, mit einem Zähler (5), dessen Ausgänge mit den Steu­ ereingängen des Multiplexers (2) verbunden sind, mit einem Vergleicher, dessen Ausgang mit dem Eingang des Zählers (5) verbunden ist, einem Zeitglied (4), dessen Ausgang mit dem einen Eingang des Vergleichers verbunden ist, wobei der Ver­ gleicher durch ein Exklusiv-ODER-Gatter (3) gebildet ist, das Zeitglied (4) eine Laufzeit in der Größe der Summe der Setz­ zeit und der Laufzeit des D-Flipflops (1) aufweist, der Takt­ eingang des D-Flipflops (1) mit dem Ausgang des Multiplexers (2) verbunden ist, der Setzausgang des D-Flipflops (1) mit dem anderen Eingang des Vergleichers verbunden ist, und die Datensignale parallel auf den Eingang des Zeitgliedes (4) und den Setzeingang des D-Flipflops (1) geschaltet sind.