DE2616380C3

DE2616380C3 -

Info

Publication number: DE2616380C3
Application number: DE2616380A
Authority: DE
Inventors: Andre Auguste Clamart Aveneau (Frankreich)
Original assignee: Sa De Telecommunications Paris
Current assignee: Sa De Telecommunications Paris
Priority date: 1975-04-18
Filing date: 1976-04-14
Publication date: 1980-11-13
Also published as: FR2308251B1; CH608152A5; DE2616380B2; GB1547604A; SU644408A3; FR2308251A1; DE2616380A1; SE411265B; IT1058400B; BG33890A3; PL112122B1; US4072826A; SE7604332L; DD125562A5

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Synchronisierung von mit einem Takt Fe eingegebener Information auf einen vorgegebenen Ausgabetakt De, wobei De größer ah Fe, bei einem Pufferspeicher für digitale Daten, bei welcher in wenigstens einer als bistabile Kippstufe ausgebildeten Phasen-Vergleichseinrichtung die auf der ankommenden Leitung vorhandenen Taktimpulse mit den Taktimpulsen eines den Ausgabetakt bestimmenden Taktgebers hinsichtlich ihrer Phasenlage verglichen werden und bei einer bestimmten Phasendifferenz ein Synchronisiersignal ausgelöst wird, durch welches wenigstens ein Binärelement zum Ausgleich hinzugefügt wird.

Eine derartige Schaltungsanordnung ist aus der DE-OS 2133 962 bekannt Bei dieser bekannten Schaltungsanordnung kann der zwischen aufeinanderfolgenden Synchronisiersignalen auftretende Wartezeitsprung verhältnismäßig groß werden. Wenn die Synchronisierung jedoch mit relativ geringer Häufigkeit durchgeführt wird, so ergeben sich nachteilige Auswirkungen dadurch, daß die nachträgliche erforderliche Filterung eines Signals mit einer Komponente mit relativ geringer Frequenz schwierig und aufwendig wird.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs näher genannten Art zu schaffen, durch weiche bei der Informations-Übertragung durch einen Pufferspeicher hindurch die Synchronisierung der übertragenen Daten derart vervollkommnet wird, daß der zwischen aufeinanderfolgenden Synchronisiersignalen auftretende Wartezeitsprung besonders kurz wird.

Zur Lösung dieser Aufgabe sieht die Erfindung vor, daß eine zweite Phasen-Vergleichseinrichtung vorgesehen ist, durch welche der ersten Phasen-Vergleichseinrichtung bei einer wesentlich geringeren als der von der ersten Phasen-Vergleichseinrichtung ermittelten Phasendifferenz ein Steuersignal zur Auslösung eines Synchronisiersignals zugeführt wird.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß Signalkomponenten mit verhältnismäßig geringer Frequenz eliminiert werden und dadurch die Filterung des Signals wesentlich vereinfacht wird.
Die erfindungsgemäße Schaltungsanordnung ist insbesondere in einem Multiplexer vorteilhaft anwendbar. Ein Ausführungsbeispiel des Erfindungsgegenstandes wird nachfolgend anhand der Zeichnung beschrieben; in dieser zeigt
F i g. 1 ein Blockschaltbild einer Schaltungsanordnung zur Synchronisierung der Ausgabetaktsignale mit den Eingabetaktsignalen bei einem Pufferspeicher und

Fig.2 ein Zeitdiagramm für drei unterschiedliche Betriebszustände.
Gemäß F i g. 1 werden binäre Datenwörter mit einer Frequenz Fe in einen Pufferspeicher 20 mit η Stufen eingegeben, d.h. der Eingabetakt für eine Stufe des Pufferspeichers 20 ist Fe/n. Die Binärwörter werden im Takt De ausgegeben, wobei De größer als Fe ist. Die entsprechenden Taktsignale HDI(für Fe) und HDL (für De) werden in die Zähler 3 bzw. 4 eingegeben.

Eine Einrichtung 1 zur Anzeige des Eintritts in die Raststellung empfängt die von den Zählern 3 und 4 abgegebenen Steuersignale. Diese Einrichtung 1 wird von zwei Phasenvergleichseinrichtungen 59 und 510, beispielsweise D-FIip-Flops, gebildet 510 gibt ein Signal C ab, das an eine im folgenden Beschriebene Ausgleichsstufe 2 übertragen wird. Der »Eintritt in die Raststellung« veranlaßt die Einspeicherung einer Ausgleichsanfrage in die Ausgleichsstufe 2. Die Durchführung dieses Phasen-Ausgleichs durch die Zugabe eines Binärelementes bewirkt das Einführen eines Phasensprunges von der Dauer eines Binärelementes und damit das »Aus-Lösen der Raststellung«. Ein Signal E zur Löschung eines Zeittaktes, der die Freigabe der Raststellung bewirkt, wird in Abhängigkeit von einem NICHT-UND-GIied P₂ eingegeben.

Die Ausgleichsstufe 2 empfängt außerdem das Ausgleichsauslösesignal AJ, das bei der Bildung eines

Rahmens durch einen Rahmenimpuls gebildet ist, und zwar an der Stelle, die für das binäre Ausgleichselement reserviert ist Die Ausgleichsstufe 2 ist im wesentlichen ein Speicher, der das Signal Cspeichert und das Signal E wiederherstellt, wenn er das Signal A] empfängt

Die Fig.2 beschreibt drei Funktionszustände. Der Zustand gemäß der F i g. 2a repräsentiert eine zu kleine Phasenverschiebung zwischen dem Eingabetaktsignal HDI und dem Ausgabetaktsignal HDL; um einen Phasenausgleich auszulösen. Das von dem Zähler 3 kommende Signal 5 ist ein Signal der Frequenz Fe/n. Die Phasenvergleichseinrichtung 59 empfängt an ihrem Takteingang das Signal S ebenso wie das Signal G, das am Ausgang des NICHT-UND-Gliedes P, erzeugt worden ist, das von dem Zähler 4 zwei Signale empfängt, wobei das Signal G durch einen negativen Impuls von der Dauer MDe während aller π Ausgabetaktimpulse gebildet ist Solange die ansteigende Vorderflanke des Signals S außerhalb des Impulses des Signales G ist, bleibt der Ausgang <7 der Phasenvergleichseinrichtung 59 im Nullzustand und blockiert somit den Ausgang Q der Phasenvergleichseinrichtung 510 im Nullzustand.

Der Zustand gemäß der Fig.2b repräsentiert eine größere Phasenverschiebung zwischen dem Eingabetaktsignal HDI mit der Frequenz Fe und dem Ausgabetaktsignal HDL der mittleren Frequenz De. Die ansteigende Vorderflanke des Signales S wird mit dem Zustand des Signales G verglichen, und der Ausgang Q der Phasenvergleichseinrichtung 59 gelangt in den Zustand »Eins«, d. Ir₁SJe gelangt in die Raststellung. Das von dem Ausgang Q der Phasenvergleichseinrichtung S9 gelieferte Signal Fgibt die Phasenvergleichseinrichtung 510 frei. In diesem Augenblick bleibt die Phasenvergleichseinrichtung B10, die das Eingabetaktsignal HDI und das Ausgabetaktsignal HDL an dem Takteingang empfängt, am Ausgang Q im Zustand Null, während sie jedoch bereit ist, in die Raststellung einzutreten. Der Eintritt in die Raststellung in Verbindung mit der Phasenvergleichseinrichtung SlO erfolgt dann, wenn die Phasenabweichung ausreichend groß ist, so daß die ansteigende Vorderflanke des Ausgabetaktsignals HDL sich in dem Bereich »Eins« des Eingabetaktsignals HDI befindet Auf diese Weise wird ein Eintritt in die Raststellung verwirklicht, d.h. ein Obergang in den Zustand »Eins«, und zwar ausgehend von dem Augenblick des Eintrittes in die Vorraststellung zu irgendeinem Zeitpunkt des Ausgabetaktsignals HDL, sobald die Phasenabweichung ausreichend groß ist Die auf diese Weise entstehende Wartezeit ist minimal. Die Phasenvergleichseinrichtung B10 führt für alle π Binärelemente einen Phasenvergleich durch; dies wird als Grobausgleich bezeichnet Die Phasenvergleichseinrichtung 59 führt bei jedem Binärelement einen Phasenvergleich durch; dies wird als Feinausgleich bezeichnet

Beispielsweise können bei einem Multiplexer die Ausgleichsabfragen oder der Eintritt in die Raststellung in Abhängigkeit von der Phasenvergleichseinrichtung 510 nicht unmittelbar nach einer Gruppe von systematisch eingefügten Binärelememen stattfinden. Es ist demzufolge nicht erforderlich, daß der Grobausgleich, nachdem sämtliche π Binärelemente beim Feinausgleich untersucht werden, sich auf die Zeit verlängert, die unmittelbar auf eine Gruppe von systematisch eingefügten Binärelementen folgt Aus diesem Grund löscht das Sperrsignal IEB die Phasenvergleichseinrichtung 59 im Bereich einer Gruppe von systematisch eingegebenen Binärelementen. Dieser Fall ist in der F i g. 2c dargestellt; das Signal IEB hat am Anfang einer Gruppe von systematisch eingefügten Binärelementen einen Pegel »Null« und gelangt am Ende dieser Binärelementengruppe wieder auf den Pegel »Eins«.

Die Ausführungsbeispiele, bei denen ein Pufferspeicher mit einer Kapazität von 8 Binärelementen verwendet worden ist, zeigen bei einem Phasenvergleich bei jeweils jedem achten Binärelement einen Wartezeitsprung von 120 ns von Spitze zu Spitze und bei einem Phasenvergleich bei jedem Binärelemenl von 25 ns.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Synchronisierung von mit einem Takt Fe eingegebener Information auf einen vorgegebenen Ausgabetakt De, wobei De größer als Fe, bei einem Pufferspeicher für dig^;tale Daten, bei welcher in wenigstens einer als bistabile Kippstufe ausgebildeten Phasen-Vergleichseinrichtung die auf der ankommenden Leitung vorhandenen Taktimpulse mit den Taktimpulsen eines den Ausgabetakt bestimmenden Taktgebers hinsichtlich ihrer Phasenlage verglichen werden und bei einer bestimmten Phasendifferenz ein Synchronisiersignal ausgelöst wird, durch welches wenigstens ein .Binärelement zum Ausgleich hinzugefügt wird, dadurch gekennzeichnet, daß eine zweite Phasen-Vergleichseinrichtung (59) vorgesehen ist, durch welche der ersten Phasen-Vergleichseinrichtung (5 10) bei einer wesentlich geringeren als der von der ersten Phasen-Vergleichseinrichtung (B 10) ermittelten Phasendifferenz ein Steuersignal zur Auslösung eines Synchronisiersignals zugeführt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der zweiten Phasen-Vergleichseinrichtung (B 9) ein Phasenvergleich zwischen einem Signal der Frequenz Fe/n und einem Signal der Frequenz De und einem Signal der Frequenz De/n durchführbar ist, wobei η die Speicherkapazität des Pufferspeichers (20) angibt.

3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die zweite Phasen-Vergleichseinrichtung (59) als bistabile Kippstufe ausgebildet ist, deren Ausgang mit dem Rückstelleingang der als bistabile Kippstufe ausgebildeten ersten Phasen-Vergleichseinrichtung (B 10) verbunden ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Phasen-Vergleichseinrichtung (510) ein Synchronisiersignal (C) abgibt, wenn eine ansteigende Flanke eines Ausgabetaktsignals mit dem Zustand einer logischen »Eins« des Eingabetaktsignals zusammenfällt und die zweite Phasen-Vergleichseinrichtung (B 9) ein Steuersignal (F) abgibt, wenn die ansteigende Flanke eines Signals der Frequenz Fe/n mit einer logischen »Null« eines Signals (G) zusammenfällt, welches aus negativen Impulsen der Dauer MDe besteht, die mit der Frequenz De/n auftreten.