PL112122B1 - Justification system for switched digital signals - Google Patents

Description

Przedmiotem wynalazkujest uklad justyllkacji przela¬ czanych sygnalów cyfrowych, zawierajacy pamiec bufo¬ rowa, komparator fazy polaczony z laczami zapisu i odczytu pamieci buforowej oraz element justyfikacji, którego wejscie sterujacejest polaczone z wyjsciem kom¬ paratora fazy.Uklad tego typu opisanyjest np. we francuskim opisie patentowym nr 1505037 lub w zgloszeniowym opisie RFN nr 2133962. W zgloszeniu tym, komparator fazy utworzony jest z przerzutnika. Takijednak uklad daje w pewnych wypadkach zbyt duze opóznienie justyfikacji i powoduje,ze sygnaly majaopóznienie czasu oczekiwania (waiting time jitter) o niskiej czestotliwosci, trudne do wyeliminowania przez filtrowanie.Celem wynalazku jest uklad justyfikacji typu przyto¬ czonego wyzej, ale w którym czas trwania justyfikacji sygnalów odczytu jest maly.Uklad wedlug wynalazku charakteryzuje sie tym, ze zawiera dwa liczniki, dwie bramki NIE—I i komparator fazy zrealizowany na dwóch przerzutnikach. Wyjscia pierwszego licznika sa polaczone odpowiednio z wejs¬ ciem zapisu pamieci buforowej, z wejsciem taktujacym pierwszego przerzutnika i z wejsciem drugiego przerzut¬ nika, którego wejscie zerujacejest polaczone z wyjsciem pierwszego przerzutnika. Wejscie pierwszego przerzut¬ nika polaczonejest zwyjsciami drugiego licznikapoprzez pierwsza bramkeNIE—I, a wyjscie elementujustyfikacji jest polaczone poprzezdrugabramke NIE—I z wejsciem taktujacym drugiego przerzutnika'i z wejsciem drugiego licznika. Wyjscie drugiego licznika jest polaczone z wejs¬ ciem odczytu pamieci buforowej. Na wejscie taktujace pierwszego licznika i na jedno wejscie drugiej bramki NIE—I sa podawane odpowiednio impulsy taktujace zapisu i odczytu, a wyjscie drugiego przerzutnika pelni role wyjscia komparatora fazy.Przedmiot wynalazkujest blizej objasniony w przykla¬ dzie wykonania na rysunku na którym, fig. 1 przedstawia schemat blokowy ukladu justyfikacji, a fig. 2 przedstawia przebiegi czasowe dla trzech róznych stanów dzialania tego ukladu.Uklad justyfikacji przedstawiony na fig. 1 posiada n stopniowa pamiec buforowa 2t, której wejscie zapisu jest polaczone z pierwszym licznikiem 3, a wejscie odczytu jest polaczone z drugim licznikiem 4.Do licznika 3 podawane sa sygnaly zegarowe zapisu HDI o czestotliwosci Fe a do licznika 4, poprzez druga bramke NIE—I P2 podawane sa sygnaly zegarowe odczytu HDL o czestotliwosci De, wiekszej niz Fe.Wyjscia liczników 3 i 4 sa polaczone z komparatorem fazy 1, skladajacym sie z dwóch przerzutników pier¬ wszego B9 i drugiego Bit odpowiednio polaczonych.Jedno wyjscie licznika 3jest polaczone z wejsciem taktu¬ jacym przerzutnika B9 a drugie wyjscielicznikajest pola¬ czone z wejsciem D przerzutnika Bit. Wyjscialicznika 4 poprzezbramke NIE—I sa polaczone z wejsciem D prze¬ rzutnika B9.Ponadto na wejscie zerujace przerzutnika B9 poda¬ wanyjeskcygnal zakazu IEB. WyjscieFprzerzutnika B93 112 122 4 jest polaczone z wejsciem zerujacym przerzutnika Bli.Wejscie taktujace przerzutnikaBitjest potyczone zwyjs- ciem bramki NIE—I P2 Wyjscie C pi/erzutmka Bit. które Jjncn\3 wyjscie komparatora tazy 1 jest polaczonez wejsciem sterujacym elementu justyfikacji 2. na którego inne wejscie poda¬ wany jest sygnal AJ dopuszczeniajustyfikacji, wyjscie E tego elementu jest potoczone z innym wejsciem bramki NIE—IP2.Na fig.2 przedstawiono wykresy czasowe sygnalów okladu wedlug wynalazku w trzech stanach dziafenia.Stan mto stan przcsiiniecia fazmiedzy sygnalami regaro- wymi zapisu HDI i odczytu HDL niewystarczajacy by spowodowac zgrubnadetekcje, a tym bardziej dokladna.Sygnal S,z licznika 3 maczestotliwosc Fe/n- Pamiec Bf, np. przerzutnik dwustabilny otrzymujesygnalSna swym taktujacym wejsciu oraz sygnal CT z wyjscia bramki NIE—I PI, na której wejscia podawane sa dwa sygnaly wyjsciowe licznika4. SygnalCtjest impulsemujemnymo czasie trwania l/De i pojawia sie co nimpulsów zegaro¬ wych odczytu. Poniewaz zbocze narastajace sygnalu S nie wypada na zewnatrz impulsu Ct wyjscie, Qprzerzut- nika Bfpozostajewstaniezerowymitymsamym blokuje wyjscie Q przerzutnika Bl# w stanic zerowym.Stan B przedstawia wieksze przesuniecie fazy miedzy sygnalami zegarowymi zapisu HDI o czestotliwosci Fei sygnalami zegarowymiodczytu HDLo sredniejczestotli- wosci De. Zbocze narastajace sygnalu S jest porówny¬ wane ze stanem sygnalu CT i wyjscie Q przerzutnika Bf przechodzi w stan Jeden", tzn. dochodzi do ogranicze¬ nia. Sygnal F pojawiajacy sie na wyjsciu Q przerzutnika Bf uaktywnia przerzutnik ograniczenia Bli. W tym momencie przerzutnik Bit na którego wejscie taktujace podawane sa sygnaly zegarowe zapisu HDI i odczytu HDL jest wyzerowany, ale przygotowany do zmiany stanu. Przejscie do ograniczenia powodowane przez przerzutnik Bit nastepuje wtedy, gdy przesuniecie fazy jest dostateczne i gdy zbocze narastajacesygnalu zegaro¬ wego odczytu HDL znajduje sie w czesci jeden"sygnalu zapisu HDL Takwiec realizuje sie wejscie do ogranicze¬ nia przy pomocy przerzutnika Bit, tzn. jego przejscie w stanie jeden" zchwila wejscia w ograniczenie wstepne w dowolnym cyklu zegarowym odczytu HDL, gdy tylko przesuniecie fazyjest wystarczajace. Takwiec czasocze¬ kiwania jest minimalny. Przerzutnik Bf dokonuje porównania fazy co nbitów. Jest to detekcja zgrubna.Przerzutnik Bit dokonuje porównania fazy dla wszyst¬ kich bitów.Jestto porównanie dokladne izalezy tylkood wyniku detekcji zgrubnej. Samo porównanie dokladne tnie zapewniloby srednaej dokladnej tazy miedzy zapisem a odczytem- W multiplekserze plcsiochronicznym zadania justyfi- kacji lub wejscie doograniczenia spowodowane przerzut- nikieni Bit nie moga pozostawac bezposrednio po ciagu bitów wprowadzania systematycznego, takkh jak ciag bitów blokowania ramki lub wskazania weryfikacji. Nie trzeba wiec by dzialanie ograniczenia wstepnego lub detekcja zgrubna badane co n bitów na ograniczenie lub detekcje dokladna przedluzalo sie w czasie nastepnych sygnalów zegara, które nastepuja bezposrednio po ciagu bitów wprowadzanych systematycznie. Z tego powodu sygnal zakazu IEB zeruje przerzutnik wstepnego ograni¬ czenia B9 a nie ciag bitów wprowadzanych systematy¬ cznie. Jest to stan c przedstawiony na fig. 2. Sygnal zakazu IEB ma poziom ^ero" od poczatku ciagu bitów wprowadzanych systematycznie i osiaga poziom Jeden" na koncu tego ciagu.Przyklady realizacji, w którym zastosowano pamiec buforowa o pojemnosci 8 bitów, wykazaly szczytowy przedzial oczekiwania 120 ns dla porównania fazy co osiem bitów i 25 nsdla porównania fazy dla kazdego bitu.Zastrzezenie patentowe Uklad justyfikacji przelaczanych sygnalów cyfrowych, zawierajacy pamiec buforowa, komparator fazy pola¬ czony laczami zapisu i odczytu pamieci buforowej, ele¬ ment justyfikacji, którego wejscie sterujace jest polaczo¬ ne z wyjsciem komparatora fazy, znamienny tym, ze zawiera dwa liczniki (3,4) i dwie bramki NIE—I (PI,P2) oraz komparator fazy skladajacy sie z dwóch przerzutni¬ ków (B9, Bit), przy czym wyjscia pierwszego licznika(3) sa polaczone odpowiednio z wejsciem zapisu pamieci buforowej (2t) z wejsciem taktujacym pierwszego prze¬ rzutnika (Bf) i z wejsciem drugiego przerzutnika (B10). którego wejscie zerujace jest polaczone z wyjsciem (F) pierwszego przerzutnika (Bf), którego wejsciejest pola¬ czone z wyjsciami drugiego licznika (4) poprzez pierwsza bramke NIE—I (PI) a ponadto wyjscie elementu justyfi- kacji (2)jest polaczone za posrednictwem drugiej bramki NIE—I (P2) z wejsciem taktujacym drugiego przerzut¬ nika (Bit) i z wejsciem drugiego licznika (4), a wyjscie drugiego licznika (4) jest polaczone z wejsciem odczytu pamieci buforowej (2t) na wejscie taktujace pierwszego licznika (3) i na jednoz wejscdrugiej bramki NIE—I(P2) sa podawane odpowiednio impulsy zegarowe zapisu (HDI) i odczytu (HDL), przy czym wyjscie (€) drugiego przerzutnika jest wyjsciem komparatora fazy(l).112122 F1G.1 20 3 * RG.2a( ( ¦iHJTJTJTJTJTJTJTJTJTJ^^ ¦¦injiJTJiJiJiJij-LrLnjn^ Sm/i * ~L J~ Gml/T "L_r FIG.2W t «njnjnjnjiJiJiJiJxnjTJT^ mTjnJTJTTLTlJlJTJTJ-LJlJ^ TL S-* I 1 J L_ finui LJ LJ J~ F»CW)— ctfi^ r ^HJTJTJTJiJTiTJiJ^riJTjaj^^ ^nJTJ-LTLrLPJT. ji_nj-»j-LrLri_rL HG.2c< «-* lj- C«(i«! *# J*i PL

Claims (1)

1. Zastrzezenie patentowe Uklad justyfikacji przelaczanych sygnalów cyfrowych, zawierajacy pamiec buforowa, komparator fazy pola¬ czony laczami zapisu i odczytu pamieci buforowej, ele¬ ment justyfikacji, którego wejscie sterujace jest polaczo¬ ne z wyjsciem komparatora fazy, znamienny tym, ze zawiera dwa liczniki (3,4) i dwie bramki NIE—I (PI,P2) oraz komparator fazy skladajacy sie z dwóch przerzutni¬ ków (B9, Bit), przy czym wyjscia pierwszego licznika(3) sa polaczone odpowiednio z wejsciem zapisu pamieci buforowej (2t) z wejsciem taktujacym pierwszego prze¬ rzutnika (Bf) i z wejsciem drugiego przerzutnika (B10). którego wejscie zerujace jest polaczone z wyjsciem (F) pierwszego przerzutnika (Bf), którego wejsciejest pola¬ czone z wyjsciami drugiego licznika (4) poprzez pierwsza bramke NIE—I (PI) a ponadto wyjscie elementu justyfi- kacji (2)jest polaczone za posrednictwem drugiej bramki NIE—I (P2) z wejsciem taktujacym drugiego przerzut¬ nika (Bit) i z wejsciem drugiego licznika (4), a wyjscie drugiego licznika (4) jest polaczone z wejsciem odczytu pamieci buforowej (2t) na wejscie taktujace pierwszego licznika (3) i na jednoz wejscdrugiej bramki NIE—I(P2) sa podawane odpowiednio impulsy zegarowe zapisu (HDI) i odczytu (HDL), przy czym wyjscie (€) drugiego przerzutnika jest wyjsciem komparatora fazy(l).112122 F1G.1 20 3 * RG.2a( ( ¦iHJTJTJTJTJTJTJTJTJTJ^^ ¦¦injiJTJiJiJiJij-LrLnjn^ Sm/i * ~L J~ Gml/T "L_r FIG.2W t «njnjnjnjiJiJiJiJxnjTJT^ mTjnJTJTTLTlJlJTJTJ-LJlJ^ TL S-* I 1 J L_ finui LJ LJ J~ F»CW)— ctfi^ r ^HJTJTJTJiJTiTJiJ^riJTjaj^^ ^nJTJ-LTLrLPJT. ji_nj-»j-LrLri_rL HG.2c< «-* lj- C«(i«! *# J*i PL