DE3012402C2 - Digitaler Phasenkomparator - Google Patents

Description

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Die Aufgabe wird erfindungsgemäß durch die kenn- den Stellen SY₁ M und gegebenenfalls S Lücken auf-

• zeichnenden Merkmale des Patentanspruchs gelöst. weist. Trotzdem ist dieser lückenhafte Takt T2 gering- _f Ein Vorteil der Erfindung liegt neben den aus der fügig schneller als der Takt Π. Für die Phasenlage der

Aufgabenstellung hervorgehenden Vorteilen darin, daß be'den Takte zueinander gilt dann nachfolgende F i g. 3, der Phasenkomparator innerhalb des zulässigen Span- 5 bei der zwei Rahmenlängen dargestellt sind. Am Ende nungsbereiches der verwendeten Logik nicht von der des ersten Rahmens (Fig. 3(b)) wird die Mindestphase Betriebsspannung abhängig ist. erreicht, es wird also im zweiten Rahmen ein Stopfvor-

Es brauchen vorteilhafterweise keine engtolerierten gang ausgelöst. Durch die vorgegebene Rahmenstruk-Bauelemente verwendet werden. Weiterhin ist es von tür erhält man den in Fig. 3(b) angegebenen Rahmen-Vorteil, daß infolge der ausschließlich vorhandenen Di- io verlauf, wobei die Unterschreitung der Mindestphase gitalsignale eine einfache Integration möglich ist. Dar- immer am Ende eines Rahmens erfolgt. Die L'nterüber hinaus benötigt der Phasenkomparator zum Pha- schreitung der Mindestphase hat den Impuls / 3 zur FoI-senvergleici, nur Übertragsimpulse, d.h. auf Impulse, ge (F i g. 3(c)), der im R-S-Flip-Flopglied 6 gespeichert die am Ausgang eines Zählers auftreten, wenn dieser und mit dem Impuls /1 in das D-Flip-Flopglied als gefüllt ist. \i Übernahmeimpuls Iti übernommen wird (F ig. 3(d)).

In der Zeichnung ist ein Ausführungsbeispiel nach der Durch die Speicherung der Unterschreitung der Min-

Erfindung dargestellt, und zwar zeigt destphase im D-Flip-FIopglied 7 zu der Zeit des Impul-

Fig. 1 ein Schaltbild eines digitalen Phasenkompara- ses Ii wird sichergestellt, daß innerhalb des gleichen tors mit Einlese- und Auslesezähler sowie Speicher und Rahmens zu den Zeitpunkten M jeweils das Stopfkon-Auswahlschaltungsanordnung, 20 trollwort und zum Zeitpunkt S das Stopfbitsignal D4 ! - F i g. 2 ein Impulsdiagramm und (F i g. 3(e))ausgesendet werden, können. Zur Weiterlei- : ' _μ' F i g. 3 ein Phasendiagramm mit Impulsfolgen. tung destim p^FlipVFlopglieclχ7|gespeicHerten 'Wertes" \ --. In F i g. 1 sind der Einlese- und der Auslesezähler ei- zur Erzeugung des S'topfkomroÜwortes dieritpas'Signäi· \ -'nes digitalen Multiplexers, der nach dem sogenannten D 3, zur Erzeugung des Stopfbits das Signal D'4, das den ^ Stopfverfahren arbeitet, mit 1 bzw. 2 bezeichnet. An den 25 Auslesezähler 2 zur Zeit des Impulses /2 für einen Takt- - ,Einlesezähler 1 ist ein Speicher 3 angeschlossen, dessen schritt anhält, falls ein Stopfbit erzeugt werden muß.

> Ausgänge mit den Eingängen einer Auswahlschaltungs-

anordnung 4 elektrisch leitend verbunden sind. Die Aus- Hierzu 2 Blatt Zeichnungen

wahlschaltungsanordnung 4 ist außerdem noch an den

Ausiesezähler 2 angeschlossen. Durch die elektrische ,Verbindung zwischen Speicher 3 und Auswahlschal-, tungsanordnung 4 lassen sich die Übertragsimpulse des Einlese- und des Auslesezählers direkt verwenden.

Zur Verknüpfung der Übertragsimpulse des Einlese- ' und Auslesezählers 1 bzw. 2 sind diese Bauelemente, von denen der Einlesezähler 1 mit einer vorgegebenen (Taktfrequenz Ti und der Auslesezähler 2 mit einer geringfügig höheren Taktfrequenz T2 als der ersten Taktfrequenz 7*1 angesteuert wird, an jeweils einen Eingang eines NAND-Gatters 5 angeschlossen. Der Ausgang dieses NAND-Gatters ist in der Weise einem R-S-FHp-•FlopgJied 6 vorgeschaltet, daß sein Ausgangssignal dieses Flip-Flopglied setzt. Der Ausgang des R-S-Fiip-Flopgliedes 6 ist mit dem D-Eingang eines Flip-Flop-/gliedes 7 elektrisch leitend verbunden, dessen Ausgang ;m:t einem Eingang eines zweiten NAND-Gatters 8 in \ ielektrisch leitender Verbindung steht Während der Ausgang des zweiten NAND-Gatters 8 an das R-S-FHpiFlopglied 6 angeschlossen ist, steht an seinem zweiten

■ JEingang eine Impulsfolge /2 an. Eine weitere Impulsfol-ι ge Ii, deren Verlauf ebenso wie der der Impulsfolge /2 aus F i g. 2 ersichtlich ist, steuert das D-Flip-Flopglied 7 an. Mittels des zweiten NAND-Gatters 8 wird das R-S-

; iFlip-Flopglied 6 zu dem Zeitpunkt zurückgesetzt, in

dem die Stopfbiteinfügung erfolgt.

Digitale Multiplexer, die nach dem Stopfverfahren

, -arbeiten, besitzen einen Impulsrahmen, der in F i g. 2, oberste Zeile, schematisch dargestellt ist. In dem Zeitabschnitt SY wird zum Empfänger, einem zugehörigen Demultiplexer, das sogenannte Synchronwort oder Rahmenkennungswort übertragen, in den Zeitabschnitten M jeweils das Stopfkontrollwort und im Zeitab-

■ schnitt S je nach Bedarf die Stopfbits. In den dazwischenliegeiiden Zeitabschnitten wird die gemultiplexte Information übertragen.

; Das Einschreiben der zu verarbeitenden Information

Dl erfolgt mit den kontinuierlichen Takt Tl, das Ausle-' sen der Information D 2 erfolgt mit dem Takt Tl, der an

Claims (1)

1 2

vorgegebenen Stelle des von dem Komparator gesteu-

Patentanspruch: erten Multiplexers zur Geschwindigkeitsanpassung

zwischen dem Einlese- und dem Auslesender. Bei die-

Digitaler Phasenkomparator zum Vergleich des sem bekannten Komparator ist es nachteilig, daß die Adressenstandes in einem Einiesetakt- und einem 5 Umwandlung des Adressenunterschiedes in eine Span-Auslesetaktzähler eines nach dem sogenannten nung und der notwendige Schwellwertschalter einen Slopfverfahren arbeitenden digitalen Multiplexers verhältnismäßig großen technischen Aufwand erfor- und zur Steuerung der sogenannten Stopfbiteinfü- dem. Zudem muß der Schwellwertschalter abgeglichen gung in den Impulsrahmen des Multiplexers nach werden. Ein weiterer Nachteil ist darin zu sehen, daß die Auftreten eines Stopfkontrollwortes unter Verwen- io Ausgangsspannung des Komparator von der Bedung von logischen Gattern und Flip-Flops, bei dem triebsspannung des Systems abhängig ist. Diese Ausdie eingehende Information mit einer vorgegebenen gangsspannung muß gegebenenfalls mit besonderen Taktfrequenz in einen Speicher eingelesen und mit Schaltungsanordnungen stabilisiert werden,
einer geringfügig höheren zweiten Taktfrequenz als Aus der DE-PS 24 08 143 ist ein Verfahren und eine der ersten Taktfrequenz ausgelesen wird und bei 15 Schaltungsanordnung zur Durchführung des Verfahdem die Stopfbiteinfügung dann erfolgt, wenn der rens bekannt, das bzw. die zur Herstellung des Synvom Einlesetakt gesteuerte Speicher leergelesen ist, chronlaufes der Zähler zweier Zählergruppen dient, inwobei Ausgangssignale des Einiesetakt- und Ausle- nerhalb deren unabhängig von den Verhältnissen in der setaktzählers bezüglich ihrer Phasenlage miteinan- jeweils anderen Gruppe ein Zählersynchronlauf hergeder verglichen werden, dadurch gekenn- 20 stellt wird. Es ist vorgesehen, daß für jede Zählergruppe zeichnet, daß die Ausgangssignale aus Über- ein gruppenindividueller übergeordneter Referenzzäh-'■ tragsimpulsen des Einlese- und Auslesetaktzählers ler mit Hilfe einer gruppenindtviduellen ersten Refe-' (1,2) gleicher Polarität bestehen, daß der Phasenver- "renzzählersynchronisierschaltung Synchronlauf mit eigleich der Übertragsimpulse des Einlese- und Ausle- nem gruppenindividuellen untergeordneten Referenzsetaktzählers (1, 2) ausschließlich durch ein erstes 25 zähler herstellt. Bei Erreichen des Synchronlaufs der NAND-Gatter (5) erfolgt, daß das Ausgangssignal beiden Referenzzähler wird jeweils ein der Herstellung (13) dieses NAND-Gatters (5) ein RS-Flip-Flop (6) des Synchronlaufs der zu synchronisierenden Zähler der setzt, daß der Ausgang des RS-FIip-Flops (6) mit jeweiligen Gruppe dienendes Synchronisiersignal an dem D-Eingang eines taktgesteuerten D-Flip-Flops diesen Zähler individuell angeordnete Synchronisier-(7) derart verknüpft ist, daß dann, wenn im vorherge- 30 schaltungen geliefert. Dieses Synchronisiersignal wird henden Impulsrahmen ^in Wert für eine Min- außerdem zur Herstellung des Synchronlaufs der den destphase beim Phasenvergleich unterschritten wur- verschiedenen Gruppen von Zählern zugeordneten Rede, eine Übernahme des Ausgangssignales des RS- ferenzzähler einer der jeweils anderen Zählergruppe Flip-Flops (6) in das D-Flip-Flop (7) im darauf fol- zugeordneten zweiten Referenzzählersynchronisiergenden Impulsrahmen erfolgt, daß die Taktsteue- 35 schaltung zugeführt. Die Herstellung des Synchronlaurung des D-Flip-FIops (7) durch Impulse (11) erfolgt, fes von Zählern kann jeweils durch Vergleich der bei die durch Beginn und Ende eines Impulsrahmens Erreichen des jeweiligen Zählerendstandes auftretenfestgelegt sind, daß das Ausgangssignal des D-Flip- den Übertragsimpulse und durch Neueinstellung der zu Flops (7) einerseits und ein Steuersignal (12), das die synchronisierenden Zähler mittels eines bei fehlender Stelle der Einfügung eines Stopfbits in den Impuls- 40 zeitlicher Übereinstimmung des Auftretens der Überrahmen bestimmt, andererseits einem zweiten tragsimpulse von der jeweiligen Synchronisierschaltung NAND-Gatter (8) zugeführt sind, daß der Ausgang abgegebenen Einstellsignals erfolgen. Auch kann beim dieses zweiten NAND-Gatters (8) sowohl mit dem Vergleich der Übertragsimpulse der in Synchronlauf zu Rückstelleingang des RS-Flip-Flops (6) als auch zur bringenden Zähler jeweils aus derjenigen Art von Un-Stopf biteinfügung (D 4) mit dem Auslesetaktzähler 45 gleichheit, die während einer Impulspause zwischen (2) verbunden ist, und daß der Auslesetaktzähler (2) dem vom synchronisierenden Zähler aus dem Vergleich mit einer Auswerteschaltung (4) derart verbunden zugeführten Impulse festgestellt wird, ein Vorbereiist, daß der Speicherinhalt des vom Einlesetaktzähler tungssignal abgeleitet werden, aufgrund dessen der (1) gesteuerten Speichers (3) in die Auswerteschal- nächstfolgende Übertragungsimpuls des synchronisietung (4) im Takt des Auslesetaktzählers (2) über- 50 renden Zählers eine Neueinstellung des durch ihn zu nommen wird. synchronisierenden Zählers veranlaßt. Auch dieses be-

kannte Verfahren ist nachteiligerweise nur mit einem

verhältnismäßig großen Aufwand an technischen Mh-

teln zu verwirklichen.

55 Phasenkomparatoren, die nach dem Prinzip der

Die Erfindung betrifft einen digitalen Phasenkompa- Stopftechnik arbeiten, sind auch aus der DE-OS rator gemäß dem Oberbegriff des Patentanspruchs. Ein 27 44 245 und der DE-AS 26 23 002 bekannt,
solcher Phasenkomparator ist bekannt aus DE-AS Der Phasenkomparator nach der DE-AS 26 16 380 16 380. nimmt den Phasenvergleich in zwei Stufen (Grob-/Fein-Bei einer ebenfalls bekannten Ausführung eines Pha- 60 ausgleich) vor, was einen hohen Schaltungsaufwand und senkomparators wird der Adressenunterschied zwi- zusätzliche Fehlerquellen mit sich bringt. Zum Phasenschen einem Einlese- und einem Auslesezähler mit Hilfe vergleich müssen außerdem sehr viele Bitwerte herangeeigneter Schaltmittel in eine Spannung umgewandelt. gezogen werden.

Die Höhe der Spannung ist ein Maß für den Inhalt des Der Erfindung liegt daher die Aufgabe zugrunde; ei-

Speichers. Beim Unterschreiten eines vorgegebenen 65 nen digitalen Phasenkomparator zu schaffen, dessen

Spannungswertes wird über einen Schwellwertschalter technischer Aufwand gegenüber den bekannten Pha-

der sogenannte Stopfvorgang ausgelöst, d. h. es erfolgt senkomparatoren verringert ist und bei dem kein elek-

dann die Einfügung der Stopfbitinformation an einer trischer Abgleich vorgenommen werden muß.