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Verfahren und Schaltungsanordnung für einen Phasenvergls?ich in
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einem digitalen Nachrichtenübertragungssystem Die Erfindung betrifft
ein Verfahren und eine Schaltungsanordnung für einen Phasenvergleich der Takte des
Digitalsignals eines Primärsystems und eines Zeitvielfachs höherer Ordnung in einem
digitalen hierarchisch gegliederten Nachrichtenfibertragungssystem, bei dem mehrere
zueinander plesiochrone Digitalsignale einzelner Primärsysteme niedrigerer Hierarchiestufe
sendeseitig zur Übertragung iiber ein Zeitmultiplexsystem nach Einblenden von Synchronisierungs-
und Stopfinformation sowie einzelner Füllbits (Stopfbits) zu einem Pulsrahmen des
Sekundärsystems zusammengefaßt werden.
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In digitalen Nachrichtennetzen werden Informationen, die in Form von
kontinuierlichen analogen Signalverläufen vorliegen, in Multiplexgeräten bandbegrenzt,
abgetastet, codiert und in Form von digitalen Signalen übertragen und vermittelt.
Die so gewonnenen Digitalsignale werden zur besseren Ausnutzung der übertragungswege
digital multiplexiert. Für Multiplexsysteme ohne Inforrnationsverlust muß bei plesiochronem
Betrieb eine Taktanpassung der plesiochronen Signale niedriger und höherer Hierarchiestufe
aneinander vorgesehen werden. Bei der Taktanpassung in Multiplexgeräten mittels
elastischer Speicher und Phasenvergleich werden die digitalen Signale der niedrigeren
Hierarchiestufe
zyklisch in jeweils einen elastischen Speicher eingeschrieben,
wobei die Adressierung durch einen Zähler erfolgt, der durch den Takt des Digitalsignals
weitergeschaltet wird. Ein Phasenvergleicher steuert das Auslesen aus dem Speicher
mit einem angepaßten, ungleichmäßigen, anteiliyen Takt des Systems höherer Hierarchiestufe.
Die dabei maximal zulässige Phasenabweichung zwischen Einschreib - und Aus lesetakt
in folge geringer Taktabweichung der Taktfreauenzen der Primärsysteme von der Nominalfrequenz,
Phasenänderung infolge der endlichen Ausbreitungsgeschwindigkeit auf der Leitung
zwischen Datenguelle und M.ultiplexsystem und der Rahr.enaufhau bestimmen die Große
des elastischen Speichers. Durch die plesiochronen Signale und durch unvermeidbare
Phasenschwankung bedingt muß stets die Phasendifferenz zwischen Einschreib- und
Auslesetakt überwacht werden und beim Überschreiten einer vorgegebenen Schwelle
wird der Stopfvorgang einqeleitet und zu einem durch den Rahmenaufbau definierten
Zeitpunkt vorgenommen.
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Sollen die Digitalsignale mehrerer Primärsysteme @ber einen remeinsamen
Kanal übertragen werden, dann müssen diese in einer Multiplexeinrichtung zu einem
Digitalstrom höherer Bitfolgefrequenz zusammengefaßt werden. Im allgemeinen sind
die Digitalsignale der Primärsysteme nicht taktsynchron, d.h. ihre Bitraten unterscheiden
sich gegenüber einer Bitrate mit Nominalfrequenz um einen gewissen Toleranzbetra.
Derartige Signale werden auch als plesiochrone Signale bezeichnet und bei dr Multiplexierung
dieser Digitalsignale muß eine vorheriae Synchronisation erfolgen. Nerden die bitfolgen
der Primärsysteme zu einer einzigen @itfolge eines Sekundärsystems zusammengefaßt,
so werden,um Informationsverluste zu vermeiden, von dem individuellen Takt der jeweiligen
angepaßten Primärsysteme einzelne Taktimpulse ausgeblendet oder nicht. Zur Realisierung
dieser positiven Stopftechnik wird eine Taktanpassung mit Hilfe eines elastischen
Speichers und einer Phasenvergleichsschaltung vorgenommen. Beim Empfang muß eine
Demultiplex-Vorrichtung in der Bitfolge des Sekundärsystems die jedem der einzelnen
Primärsysteme zugehörigen F@llbits (Stopfbits) er@ennen und ausblenden können, damit
der möglichst jitterfreie und endgültige Takt und die zugehörige Information des
betreffenden Primärsystems wieder gewonnen werden kann. Unter Jitter versteht man
die
Phasenabweichtung des ankommenden Takts des Primärsystems bezogen auf eine nominale
(mittlere) Phasenlage. Ur die atultiplexierung der Bitfolgen der Primärsysteme vornehmen
zu können, nuß die Bitfolge des Sekundärsystems einen genau definierten @ahmenaufbau
aufweisen. Der CCITT-Empfehlung G 742 ist eine @itrate f@r Primärsysteme von 2,048
MBit/s und eine Sekundärbitrate von 8,448 MBit/s ffir Systeme zweiter Ordnung zugrunde
gelegt. Die Differenz zwischen der Summe der Primärbitrate und der S@kundärbitrate
wird fur die Übertragung von Stopfinformation für die vier Primärsysteme und von
Zusatzinformation über den Rahmenauf@au und den Betriebszustand verwendet. Der Pulsrahmen
des S@kundärsystems ist 848 Bit lanq und in vier Gruppen zu jeweils 212 Bit untertcilt.
Die erste Gruppe beginnt mit einem Rahmenkennungswort aus zehn Bit, wobei für jeden
Rahmenbeginn das gleiche Kennungswort genommen wird. Die beiden folc;endcn Bits
sind für Meldebits reserviert. In den folgenden zweihundert Bit der ersten gruppe
sind die vier Digitalsignale der Primrsysteme bitweise verschachtelt. Die ersten
4 Bit der drei folgenden Gruppen enthalten jeweils die Stopfinformation für die
vier Primärsysteme. In jeder Stopfinformation betrifft das erste Bit das erste Primärsystem,
c3as zweite nit das zweite Primärsystem entsprechend der zyklischen, bitweisen Verschachtelung
der Digitalsignale der Prim@rsysteme. Die ibrigen zweihundertacht Bit der zweiten
und dritten Gruppe enthalten die miteinander verschachtelten Bit der Primärsysteme.
In der vierten Gruppe folgen auf die Stopfinformationsbits die vier Stellen (F@llbit),
an denen Stopfbits in den Pulsrahmen eingefügt werden können und die folgenden 24
Bits enthalten die bitweise verschachtelten Digitalsignale. Daraus folgt, daß in
jedem Pulsrahmen pro Primärsystem nur ein Füllbit auftritt. Durch die dreimalige
Wiederholung der Stopfinformation ist eine Sicherung gegen Bitfehler gewährleistet.
Scll ein Stopfvorgang ausgeführt werden, d.h. soll an eine Füllbitstelle keine Information
übertragen werden, so muß die Stopfinformation im Rahmen zeitlich vor dem Füllbit
übertragen werden.
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In der deutschen Offenlegungsschrift 25 18 051 wird eine Multiplexiereinrichtung
ftir n plesiochrone Bitfolgen heschrieben. Bei diesem bekannten Multiplexsystem
empfangen n Kanalorgane jeweils eine
langsame plesi@chrone Bitfolge
der Primärsysteme und multinlexieren diese durch Hinzufügen der Rahmen- und Stopfinformation
und dcr F@llbits zu einer schnelleren Bitfolge des Sekundärsystems. Die beschriebene
Multiplexiereinrichtung zeigt als Beispiel die Bündelung von vier 2,048 MBit/s Digitalsignale
zu einem Digitalsignal des Sekundärsystems mit einer ni.trate von 8,448 MBit/s unter
Benutzung der in der CCITT C 7 42 festgelegten positiven Stopftechnik und des ebenfalls
standardisierten R@hmenaufbaus. Die Kanalorgane erhalten dabei vom Multiplexierorgan
die zur Stopfsteuerung nötige Information. Die Kanalorgane umfassen jeweils einen
Schaltkreis dessen Aufgabe darin besteht, einen Impuls des anteiligen Obersystemtakts
zu sperren, wenn ein Stopfvorgang notwendig ist. Dazu empfängt ein Phasenvergleicher
auf einer ersten Gruppe von Eingängen den Einschreibtakt und auf einer zweiten Gruppe
von Eingängen den Auslesetakt. Dieser Vergleicher ermöglicht di.e Auffindung jeglicher
Überlappund zwischen den Einschreib- und Auslesetakt und das Ergebnis des Phasenvergleichs
wird in einer Zwischenspeicher abgespeichert und zu einem durch den Rahmenaufbau
des Sekund-irsystems bestimmten Zeitpunkt gesteuert mit der Stopfinformation abaerufen.
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Der Rahmenaufbau nach CCITT C 742 ist in vier Gruppen unterteilt,
wobei zu Beginn der einzelnen Gruppen Informationen iiber den Rahmenaufbau eingefügt
werden. Infolge der etwas höherer Bit folge des Cbersystems gleich Sekundärsystems
verschiebt sich die Phase in den einzelnen Gruppen bei Übertragung der Information
der Untersysteme gleich Primärsysteme kontinuierlich und zu Beginn der einzelnen
Gruppen treten bei der Einfügung der Zusatzinformation Phasensprünge auf, die der
kontinuierlichen Abweichung entgegengesetzt gerichtet sind.
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Nachteilig ei der hekannten Multiplexiervorrichtung ist, daß der Phasenvergleich
zwischen Einschreib- und Auslesetakt nicht zum spätest möglichen Zeitpunkt, nämlich
am Ende der Gruppe eins, sondern in der Gruppe vier erfolgt. Beim Überschreiten
der vorgegebenen Schranke wird das Ergebnis des Phasenverqleichs im Zwischenspeicher
abgespeichert und es wird in diesem Rahmen kein weiterer Phasenvergleich mehr durchgefiihrt.
Eine mögliche
Rickkehr der Phase innerhalb des Toleranzbereichs
bis zum spätest möglichen Zeitpunkt der Stelle des ersten Stopfinfornationsbits
wird nicht erfaßt. Nachteilig ist weiterhin, daß der Phasenvergleich und die Speicherung
des Phasenvergleichs nicht zu einen definierten Zeitpunkt1 sondern im Verlauf der
Gruppe 4 erfolgt. Dadurch ist der Phasenveraleich nicht starr mit dem Rahmen verkoppelt
und die systenhedingte Phasenschwankung er einen Zeitraum hinweg betrachtet ist
größer.
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Der Erfindung liegt die rufgabe zugrunde eine Lösung anzusehen, mit
der der Phasenvergleich zu einem dem Rahmen des Sekindärsystems fest zugeordneten
und spätestmöglichen Zeitpunkt erfolgt, so daß die Phasenschwankung reduziert wird.
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Ausgehend von einem digitalen Nachrichtenübertragungssystem der einlcitend
geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß sendeseitig
für jeweils ein Primärsystem eine E inschreib takterz eucrun- die der Bitfolgefrequenz
entsprechende Taktfrequenz des Primärsystems durch die Zahl 2N der Speicherplätze
eines elastischen Speichers teilt, daß durch die so erzeugten 2N langsameren Pulse
(Einschreibtakt), die zueinander um eine Pulsbreite der Taktfrequenz des Primärsystems
versetzt sind und die zyklisch aufeinanderfolgen, die Adressierung der einzelnen
Speicherplätze erfolgt, daß der Einschreibtakt ferner einem Datenselektor zugeführt.wird,
daß die der Bitfolgefrequenz entsnrechende Taktfrequenz des Sekundärsystems durch
die Zahl der Primärsysteme geteilt wird, daß aus den hierdurch gchildeten langsameren
Puls die Synchronisierungs- und Stopfinformation sowie die Fiillbits ausgeblendet
werden, so daß die Nominalfrequenz dieses anteiligen, angepaßten Pulses der Taktfrequenz
des Primärsystems entspricht, daß ein Binärzähler die Impulse dieses angepaßten
Pulses, den Auslesetakt, zählt, daß der Zählerstand als Adresse zum Auslesen des
Digitalsignals des einzelnen Primärsystems aus. dem elastischen Speicher verwendet
wird, daß diese Adresse ferner einem Datenselektor zugeführt wird, an dessen Dateneingängen
die 2N Pulse der Einschreibtakterzeugung anliegen, und daß die vom Binärzähler erzeugte
Ausleseadresse für den elastischen Speicher den Dateneingang auswählt,
der
dem um u versetzten Einschreibpuls entspricht, wodurch der Vergleich der Phasen
des Auslesetakts und des Einschreibtakts im Datenselektor jeweils innerhalh einer
Taktperiode des Auslesetakts erfolgt und das Ergebnis dieses Vergleichs an einer
bestimmten Stelle des Rahmens abgerufen wird, so daß der Vergleichszeitpunkt der
Phasen starr an den Rahmen gekoppelt ist.
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Bei der erfindungsgemäßen Lösung ist gegenüber der bekannten der 7.eitraur
zwischen der Stopfentscheidung und deren Ausführung von Rahmen zu Rahmen lei. Der
phasenvergleich zwischen den Takten der Prinärsysteme und dem anteiligen, anzupassenden
Takt des Sekundärsystems wird im lediglich sendeseitig vorhandenen digitalen Phasenvargleicher
durchgeführt. Durch die starre Kopplung des Phasenvergleichszeitpunkts an den Rahmen
wird auf der Empfangsseite bei der Rückgewinnung der Takte der Primärsysteme aus
dem augenblicklichen Takt des Sekundärsystems und der Stopfinformation ein durch
schwankenden Phasenvergleichszeitpunkt verursachter zusätzlicher Jitter vermieden.
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Bei einer bevorzugten Ausführungsform zur Realisierung des erfindungsgemäßen
Verfahrens wird das Digitalsignal des Primärsystems mit den Einschreibtakt in den
elastischen Speicher übernommen und die Taktfolge des Primärsystems der Finschreibtakterzeugung
zugeführt, die einerseits mit dem elastischen Speicher, andererseits mit einem Datenselektor
verbunden ist.
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Einer Taktaufbereitung ist der Takt des Sekundärsystems zugeführt
und die Ausgangs informationen - Kennungswort - auf eine Stopfsteuerung - anteiliger
Sekundärtakt - und Stelle des Füllbits - auf eine Taktanpassung und - Rahmentakt
- auf einen Zwischenspeicher des Ergebnisses des Phasenvergleichs angeschaltet.
Der Ausgang dieses Speichers ist einerseits mit der Taktanpassung, andererseits
mit der Stopfsteuerung verbunden und der Ausgang der Taktannassung sowohl einem
Binärzähler der Auslesetakterzeugung als auch der Stonfsteuerung zugeführt.
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In dem Datenselektor wird der Auslesetakt der Auslesetakterzeugung
mit der Phase des Einschreibtakts der Einschreibtakterzeugung verglichen, wobei
das Ergebnis des Phasenvergleichs dem Zwischenspeicher zugeführt wird. Der Auslesetakt
der Aus-
lesetakterzeugung wird andererseits dem elastischen Speicher
zugeführt.
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Die Schaltungsanordnung zeichnet sich durch ihre Einfachheit und übersichtlichkeit
aus und läßt sich mit einem vergleichsweise geringen Aufwand an mitteln realisieren.
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Weitere zweckmäßige Ausgestaltungen der Erfindung sind den Unteransprüchen
entnehmbar.
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Die Erfindung wird nachfolgend anhand des in der Zeichnunq dargestellten
bevorzugten Ausführungsbeispiels näher erläutert.
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Es zeigt: Fig 1 ein Blockschaltbild der Schaltungsanordnung nach der
Erfindung, Fig. 2 einen Teil des bevorzugten Aus flhrungsbeispie ls fflr den digitalen
Phasenvergleich in der erfindungsgemäßen Schaltungsanordnung, Fig. 3 einen Phasenplan
der Anordnung nach Fiq. 2 für einen Rahmen ohne Stopfvorgang und Fig. 4 einen Phasenplan
der Anordnung nach Fig. 2 fiir einen Rahmen rit Stopfvorgang.
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In Fig. 1 wird ein elastischer Speicher 2 mit einem von vier plesiochronen
Digitalsignalen 1111 Beaufschlagt und der zugehörige Puls T1 gelangt auf eine Einschreibtakterzeugung
1. Die Einschreibtakterzeugung 1 teilt den Puls des Primärsystems durch die Anzahl
der Speicherplätze des elastischen Speichers 2. Der Einschreibtakt besteht aus 2N
um eine Taktbreite gegeneinander versetzte Takte E 0 ... E 2N-1 die ein Puls-Pausenverhältnis
von eins aufweisen. Mit Rücksicht auf die Frequenzschwankungen der Eingangssignale
und evtl. vorhandenem Eingangsjitter wird durch das gewählte Puls-Pausenverhältnis
eine Zentrierung der Phase des miteinander zu vergleichenden Einschreib- und Auslese-
erreicht,
was bei einem symmetrischen Phasenhub einen nominellen Versatz zwischen Einschreibadresse
und Ausleseadresse um die halbe Speichergröße hedeutet. Der in der Einschreibtakterzeugung
1 erhaltene Einschreibtakt dient sowohl zum Einschreiben im elastischen Speicher
2 als auch zum Phasenvergleich mit einem Auslesetakt, bestehend aus den Teilmulsfolgen
AO...AK mit K = ld 2N in einem Datenselektor 4. Der Puls T2 wird dazu einer Taktaufbereitung
8 zugeführt. In der Taktaufbereitung 8 wird mit Hilfe bekannter logischer Schaltkreise,
die nicht Geqenstand der Erfindung sind und deren Komponenten UND-, ODER-Gatter
und Kippschaltungen sind, der Puls T2 in einen Rahmen unterteilt. Die den Rahmenaufbau
betreffende Information -Rahmentakt T - wird einem Zwischenspeicher 5 das Phasenvergleichsergebnis
zugeführt. Das Signal - Stelle des Füllbits -und - anteiligersekundärtakt - wird
an eine Taktanpassung 7 und - Kennungswort - an eine Stopfsteuerung 6 angelegt.
Am Ausgang der Taktanpassung 7 erscheint der anteilige, angepaßte Puls des Sekundarsystems
T2' der über eine Zeitdauer hinweggesehen der Nominalfrequenz des Primärsystems
entspricht. Dazu empfängt die Taktanpassung 7 vom Zwischenspeicher 5 das Stopfsteuersignal
S, welches auch der Stopfsteuerung 6 zugeführt wird. Das am Ausgang des Datenselektors
4 erscheinende Signal PH, welches den bitweisen Phasenvergleich des Einschreib-
und Auslesetakts beschreibt, wird dem Zwischenspeicher 5 zugeführt und mit dem Rahmen
takt T zu einem in. Rahmen des Sekundärsystems festgelegten Zeitpunkt abgerufen.
Das Auslesen des Digitalsignals aus dem elastischen Speicher 2 erfolgt mit dem gleichen
angepaßten, anteiligen Takt des Sekundärsystems, der auch zum Phasenvergleich im
Datenselektor 4 verwendet und mit dem auch die Stopfsteuerung 6 beaufschlagt wird.
Dadurch ist das Ergebnis des Phasenvergleichs starr an den Rahmen gekoppelt und
die Feststellung "Stopfen" oder "Nichtstopfen" kann an jeder festen, aber beliebig
wählbaren Stelle im Rahmen erfolgen. Das aus dem elastischen Speicher 2 augelesene
Digitalsignal wird der Stopfsteuerung 6 zugeführt und dort wird entweder ein Füllbit
eingefügt oder nicht. Das an den Rahmen des Sekund.rsystems angepaßte Digitalsignal
Dli' am Ausgang der Stonfsteuerung 6 wird mit den am Ausgang der Stopfsteuerung
jedes Primarsystems an-
stehenden und untereinander synchronen
Bit folgen in einem nicht dargestellten Multiplexer zu einer einzigen Bitfolge zusammengefaßt.
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Fig. 2 zeigt einen ausschnitt einer möglichen Schaltungsanord nung
zur Realisierung des erfindungsgemäßen digitalen Phasenvergleichs In Ausf@hrungsbeispiel
wird angenommen, daß der elastische Speicher 2 acht Speicherplätze aufweist, auf
die zyklisch das digitale Signal des Prim@rsystems abgespeichert wird. Die Auslesetakterzeuqung
3 enthält drei Kippschaltungen, für die vorzugsweise positiv-Flanken-getriggerte
Kippschaltungen vom D-Typ vensendet werden. Für einen elastischen Speicher der Speichergröße
acht und bei Verwendung von in großer Stückzahl produzicrten integrierten Schaltungen
werden die Kippschaltungen in Serienschaltung eines zweistufigen Johnsonziihlers
mit einem einstufigen @inärzähler miteinander verkn@pft. Auf die als 3-Bit-Binärzähler
geschaltote Auslesetakterzeugung 3 wird der anteilige, angepaßte Takt T2' des Sekundärsystems
vo Ausgang eines 2-fach-NAND-Gatters 72, der aus einem Zweifach-NAND-Gatter 71 und
rem 2-fach-NAND-Gatter 72 bestehenden Taktenpassung 7 , angeschaltet. nurch die
Verdrahtung der Auslesetakterzeugung 3 und der @inschr@ibtakterzeugung 1 mit dem
elastischem Speicher 2 vird die geforderte mittlere Taktverschiebung von 4 Bit zwischen
Einschreib- und Auslesetakt erreicht. Gleichzeitig ist die Einschreibtakterzeugung
1 so ausgelegt, daß ein Bit des Digitalsignals des Primärsystems fr acht Takte von
T1 in dem entsprechenden zum elastischen Speicher 2 gehörenden Speicherplatz gespeichert
wirs Im hasenolan nach Fig. 3 sind die fUr das Verstandnis der Rirkungsweise einer
Anordnung nach Fig. 1 hzw. Fig. 2 erforderlichen Zeitdiagramme untereinander aufgetragen.
Dabei ist mit T1 die Taktfolge des Primärsystems, mit En . . . r7 die anteiligen
und zueinander versetzten Takte (der Einschreibtakt), mit T2' der ianteilige angepaßte
Takt des Sekundärsystems, wobei die Taktimpulse an den Stellen des Kennungswortes,
an den Stellen der Stopfinformation und - abhängig vom Ergebnis des Phasenvergleichs
- an der Stelle des Füllbits ausgeblendet sind, mit AO, Al und A2 die Impulsfolgen
am Ausgang der bistabilen Kipp-
schaltungen (der Auslesetakt),
mit PH das Signal welches das Ergebnis des Phasenvergleichs enthält, mit T der Rahmentakt
und mit s das Stopfateuersignal bezeichnet.
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Zum Verständnis der Wirkungsweise sei vorausgesetzt, daß durch die
Verdrahtung in der Einschreibtakterzeugung 1 und der Auslesetakterzeugung 3 die
Speicherplätze zyklisch in der Reihenfolge Speicherplatz 0, 1, 3, 2, 4, 5, 7 und
6 angesprochen werden und daß in Fig.3 im vorhergehenden Rahmen nicht gestopft wurde.
Der Takt T1 des Primärsystems mit der Nominalfrequenz von 2.048 MHz wird der Einschrei@takterzeugung
1 zugeführt. Am Ausgang der Einschrei@takterzeugung 1 stehen die anteiligen,um eine
Taktperiode verschobenen,mit dem Puls-Pausenverhältnis eins, Pulse EO...87, der
Einschrei@takt, an. Dic acht Ausgang@leitungen der Einschreibtakterzeugung 1 sind
sowohl mit acht Eingängen des Datenselektors 4, also auch nit acht Eingängen fiir
die acht z.B. positiv-Flankengetriggerten Spelcherkippschaltungen des elastischen
Speichers 2 verbunden. Die nicht invertierten Ausgänge dieser Kippschaltungen sind
je mit einem Eingang eines in der Zeichnung nicht dargestellten Datenselektors verhunden,
der einen der acht Speicherplätze auswahlt. Diese Auswahl wird mit Hilfe der Signale
AO, Al und A2 der Auslesetakterzeugung 3 durchgeführt. huf den Takteingang der @ippschaltungen
31 unc' 32 wird der anteilige angepaßte Takt des Sekundärsystems T2'angeschaltet,
während der Takteingang der Kippschaltung 33 vom invertierten Ausgang der Kippschaltunq
32 getriggert wird. Wie Fig.3 leicht zu entnehmen ist, lieqt zun Zeitpunkt to am
Ausgang der Einschreibtakterzeugung 3 die Adresse Speicherplatz O an und mit fortschreitender
Taktfolge T2' werden entsprechend der Zählfolge die Speicherplätze 1, 3, 2, 4, 5,
7 und 6 nacheinander zyklisch abgefragt und ausgelesen. Im Puls T2' ist nach dem
Auslesen von Speicherplatz 6 eine Licke zu erkennen, die vom Anhalten des anteiligen
Pulses des Sekundärsystems zum Einfügen der Stopfinformation der Gruppe 2 herrührt.
Aus Gründen des geringen Aufwands an Mitteln zur Realisierung der Schaltschwelle
wird der Zeitpunkt des Phasenvergleichs so gewählt, daß die Phasenunterschiede zwischen
Einschreib- und Auslesetakt im Ablauf des Rahmens symmetrisch zu der Phasendifferenz
zu diesem
Zeitpunkt liegen. Zum Zeitpunkt t wird durch die an der
Aus-0 lesetakterzeugung 3 anstehende Adresse Speicherplatz 0 der Takt EO der Einschreibtakterzeugung
1, mit dessen positiver Flanke ein Bit des Digitalsignals @11 vier Bit früher in
den Speicherplatz O des elastischen Speichers 2 Übernommen wurde, an den Ausgang
des Datenselektors 4 geschaltet. Betrachtet man einen der Takte E0...E7, so erkennt
man, daß mit der positiven Finnko dieses Taktes einerseits ein nit des Digitalsignals
des Primärsystems flr acht Impulse des Pulses T1 auf dem zugehörigen Speicherplatz
abgespeichert wird, andererseits der Phasenvergleich im Datenselektor 4 mit dem
entsprechenden um vier Bit versetzten Impuls des Taktes T2' durchgeführt wird. Als
Zeitpunkt für die Übernahme in den Zwischenspeicher 5 wird die positive Flanke des
Rahmentakts gewählt. Der zu diesem Zeitpunkt bestehende Zustand des mit der Adresse
A0, Al und A2 ausgewählten Pulses E0...E7 wird an den Ausgang des natenselektors
4 durchgeschaltet und steht als Erlebnis PII des Phasenvergleich@ zur Verfügung.
Bezogen auf den rahmenf@sten Zeitpunkt ts wird mit dem Rahmentakt T das Lrcrebnis
des Phasenvorgleichs, in unserem Fall für Teilpuls E6, bis zum festen Zeitpunkt
ts des nachfolgenden Rahmens in Zwischenspeicher 5 gespeichert. Ist das Ergebnis
des Phasenvergleichs ein logischer '1-Pegel' d.h. 'Stopfen', dann wird die Stopfsteuerung
6 mit dem Stonfsteuersignal S so beaufschlagt, daß die Stopfinformation auf 'Stopfen'
gesetzt wird und daß an der Stelle des F@llbits ein Inpuls des anteiligen angepaßten
Takts des Sekund.-irsystems unterdrückt wird. In Fig. 3 ist zum Zeitpunkt ts der
übernahme des Phasenvergleichssignals das Phasenvergleichssignal PH in den logisch
'0-Zustand' versetzt, so daß kein Impuls ausgeblendet wird.
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In Fig. 4 nimmt das Phasenvergleichssignal PH zum Zeitpunkt ts den
logisch '1-Zustand' ein, so daß ein Bit ausgeblendet, damit eine sprunghafte Phasenrückstelleung
durchgeführt und die Frequenz von T2' verkleinert wird.
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Auf die oben beschriebene Weise wird also eine Taktanpassung eines
Primärsystems an ein Sekundärsystem erreicht mit dem er-
findungsgemäß
eingesetzten digitalen Phasenvergleich Bit fii.r Bit. Anwendunqsmöglichkeiten für
diese Erfindung ergeben sich bei allen digitalen Multiplexgeräten, die mit einem
Stopfverfahren arbeiten und die einen sendeseitigen Phasenvergleich durchführen.
Das Verfahren gemäß derErfindunq ist auch für höhere Hierarchiestufen anwendbar.
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L e e r s e i t e