DE2620291A1

DE2620291A1 - Elastischer speicher insbesondere fuer einen asynchron arbeitenden pcm-multiplexer

Info

Publication number: DE2620291A1
Application number: DE19762620291
Authority: DE
Inventors: Francesco Dipl Ing Fenoglio
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1975-05-09
Filing date: 1976-05-07
Publication date: 1976-11-18
Also published as: IT1037960B; BR7602211A; NO761586L; US4058683A; FR2310661B1; YU113776A; NO144370B; NO144370C; GB1508733A; IE44287L; FR2310661A1; IE44287B1

Description

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Ital.Pat.Anm.Nr.23141 Α/75 _Γ ' .'. '":. ' ' ,.

vom 9. Mai 1975 <-.■'' ".""!''^c'' ' ". ,

6 München Bo, Posüach Ö60088

Societa" Italiana Telecomunicazioni

Siemens s.p.a. Piazzale Zavattari, 12, Mailand/Italien

Elastischer Speicher insbesondere für einen asynchron arbeitenden PCM-Multiplexer.

Die Erfindung bezieht sich auf einen elastischen Speicher gemäß dem Oberbegriff des Anspruchs 1.

Bei einem asynchronen Multiplexer der vorliegenden Art zum Mehrfachschalten von vier Eingangsbitgruppen (Zubringergruppen), die von ebenso vielen Datenquellen, nämlich asynchronen Multiplexern der niedrigeren Ordnung kommen, wird jede Eingangsbitgruppe als Hauptdatenquelle betrachtet, weil keine Taktquelle vorhanden ist, mit der die Taktgebung der vier Eingangsbitgruppen verriegelt ist. Der Rahmen, gemäß welchem die vom Multiplexer der Ordnung i + 1 kommenden Bits organisiert sind, sieht Rahmenausrichtinformationen und Dienstinformationen vor, die in den von den Multiplexern niedrigerer Ordnung kommenden Rahmen nicht enthalten sind. Aus diesem Grund ist die Multiplexfrequenz F des Multiplexers der Ordnung i + 1 größer als ein ganzzahliges Vielfaches der Zifferfrequenz f der Eingangsbitgruppen. Die für jede Eingangsbitgruppe bestimmte Multiplex-

frequenz F = F /4 weicht also von der Zifferfrequenz f der ^¹ r m m

einzelnen Eingangsbitgruppen ab.

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Zum Verknüpfen der Frequenz F_r mit der Frequenz f ist es allgemein üblich, in allen aus den Multiplexern der Ordnung i + 1 abgehenden Rahmen eine Anzahl χ von Impulsen zu löschen; in einigen Rahmen wird zusätzlich noch ein Bit gelöscht. Infolgedessen entstehen periodische Unstetigkeiten, in welche χ Impulse des Multiplexers der Ordnung i + 1 eingeschaltet werden, sowie zufällige Unstetigkeiten, die dadurch verursacht werden, daß bei einigen Rahmen ein Bit zur übertragung von Informationen der zugehörigen Eingangsbitgruppe benutzt wird, während dieses Bit bei den übrigen Rahmen in der Bitfolge gelöscht wird. Da in jedem aus dem Multiplexer der Ordnung i + 1 abgehenden Rahmen χ Bits jeder Eingangsbitgruppe übertragen werden, ist die für jede Eingangsbitgruppe bestimmte Multiplexfrequenz bei Berücksichtigung der genannten periodischen Unstetigkeiten

d *r X

Durch Löschen eines Bits in einigen Rahmen kann man erreichen, daß über mehrere Rahmen gemittelt die Frequenz F, gleich der augenblicklichen Zifferfrequenz f jeder Eingangsbitgruppe wird. In der Fachsprache wird dieser Löschvorgang als "stuffing" bezeichnet.

Der Erfindung liegt die Aufgabe zugrunde, einen wirtschaftlich arbeitenden elastischen Speicher anzugeben, der einfache: und zuverlässiger ist als bekannte Anordnungen.

Die Erfindung löst diese Aufgabe durch den im Anspruch 1 gekennzeichneten Speicher.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird anhand der Zeichnung erläutert. Es zeigen:

Fig. 1 den Aufbau eines Multiplexsystems für 34,368 MBit/sek,

Fig. 2 das Blockschaltbild eines erfindungsgemäß realisierten elastischen Speichers für ein System nach Fig. 1,

Fig. 3 eine bevorzugte Ausfuhrungsform der Vergleichsschaltung RC in Fig. 2,

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Fig. 4 eine bevorzugte Ausführungsform der Sperrschaltung RI in Fig. 2,

Fig. 5 eine bevorzugte Ausführungsform des Einschaltkreises RZ in Fig. 2 für die Stuffing-Signalisierungs-Bits, und

Fig. 6 Zeitdiagramme für die Schaltungen gemäß Fig. 1 bis 5,

Als Ausführungsbeispiel wird ein PCM-Multiplexsystem für 34,368 MBit/sek betrachtet, das vier PCM-Systeme für 8,448 MBit/sek vielfachschaltet. Die Vorteile der Erfindung kommen jedoch auch bei MuItiplexerη höherer und niedrigerer Ordnung zur Geltung.

In Fig. 1 sind mit ME., ME₂ , ME₃ und ME₄ vier elastische Speicher bezeichnet, an welche die Leitungen 1, 2, 3 und 4 angeschlossen sind, die zu ebenso vielen PCM-Systeinen für die übertragung von je 8,448 MBit/sek führen. Diese PCM-Systeme sind als vier voneinander unabhängige Datenquellen zu betrachten, die gemäß einer Sekundärrahmenstruktur organisiert sind, welche keinen Zusammenhang mit der Tertiärrahmenstruktur aufweist, nach welcher die aus dem Multiplexer für 34,368 MBit/sek abgehenden Bits organisiert sind. Die elastischen Speicher ME bilden einen Mittelwert in der Weise, daß die für jede Eingangsbitgruppe (Zubringergruppe) bestimmte Multiplexfreguenz nach Mittelung über mehrere Rahmen mit der augenblicklichen Frequenz der einzelnen Eingangsbitgruppen übereinstimmt. Am Ausgang der elastischen Speicher ME stehen daher vier miteinander synchrone Datenquellen für 8,448 MBit/sek zur Verfügung, die an den Eingang eines Multiplexers ML anfsich bekannter Art gelangen.

Der Multiplexer ML führt unter Parallel/Serien-Umsetzung der empfangenen Bitfolgen Bit für Bit eine Vielfachschaltung durch, d.h. er entnimmt zunächst das erste Bit der ersten Eingangsbitgruppe, dann das erste Bit der zweiten Gruppe, dann daa erste Bit der dritten und vierten Gruppe usw.. Die erzeugte Bitfolge wird mit einer Geschwindigkeit von 34,368 MBit/sek an einen entfernten Demultiplexer DM weitergeleitet,

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-A-

der die empfangene Bitfolge auf elastische Empfangsspeicher ME^, ME¹ ₂, ME'₃ und ME "₄ verteilt. Diese elastischen Empfangsspeicher gehen von einer Frequenz, die über mehrere Rahmen gemittelt die Frequenz der Eingangsbitgruppe ist, aber als Augenblickswert die Multiplextaktfrequenz mit periodischen Unstetigkeiten (Ausrichten, Dienste) und zufälligen Unstetigkeiten (Stuffing-Bits) hat, auf die Frequenz über, die auch als Augenblickswert die Frequenz der Eingangsbitgruppen ist.

Zum besseren Verständnis der oben beschriebenen Mittelwertbildung sei nun die im Diagramm a der Fig. 6 dargestellte Tertiärrahmenstruktur betrachtet, nach welcher die vom Multiplexer ML in Fig. 1 abgesendeten Bits organisiert sind. Dieser Tertiärrahmen T hat eine Länge von 1536 Bits, die auf vier Unterrahmen t^, t₂, t₃ und t₄ von je 384 Bits verteilt sind. In Fig. 6 sind mit kurzen Strichen die Impulse dargestellt, die zusätzliche, in den zum Multiplexer ML gelangenden Datenflüssen nicht enthaltene Informationen ausdrücken, während mit langen Strichen die Impulse dargestellt sind, welche die Informationen der Eingangsbitgruppen enthalten.

In den Diagrammen b), c), d) und e) der Fig. 6 ist die Struktur dargestellt, nach der die aus den Speichern ME., ME₂, ME₃ und ME₄ kommenden Bits organisiert sind. Durch Vielfachschaltung dieser Bitfolgen nach dem "Bit-nach-Bit"-Verfahren gibt der Multiplexer ML die Bitfolge gemäß Diagramm a) ab.

Von den Bits des Diagramms a) werden die ersten 12 Bits des ersten Unterrahmens t, zur Übertragung eines Ausrichtwortes und von Alarminformationen benutzt. Die ersten vier Bits des zweiten Unterrahmens t₂, des dritten Unterrahmens t₃ und des vierten Unterrahmens t₄ werden dazu benutzt, dem entfernten Demultiplexer DM mitzuteilen, daß eine "Stuffing"-Operation durchgeführt worden ist. In der Fachsprache bezeichnet man solche Bits als "Stuffing-Kontroll-Bit". Es werden drei solche Stuffing-Kontroll-Bits für jede Eingangsbitgruppe

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(Zubringergruppe) benutzt, da die betreffende Nachricht gegen evtl. Fehler geschützt werden muß/ die durch das übertragungsmittel verursacht werden können. Der Demultiplexer DM erkennt die Nachricht mittels einer Majoritäts-Verknüpfungsschaltung.

Die zweiten vier Bits des vierten ünterrahmens t., die im Diagramm a) mit kurzen gestrichelten Linien dargestellt sind, sind die Stuffing-Bits, die in einigen Rahmen zur übertragung der Informationen der jeweiligen Eingangsbitgruppen benutzt werden (die drei Signalisierungsbits haben den Binärwert O), während sie in anderen Rahmen aus der Bitfolge gelöscht werden, wobei die drei Signalisierungsbits den Binärwert 1 haben.

Zur Erläuterung der Mittelwertbildung der elastischen Speicher sollen nun die Bits betrachtet werden, die für jede Eingangsbitgruppe bestimmt und zur Übertragung der Informationen der Eingangsbitgruppe benutzt werden, sowie die zur übertragung zusätzlicher Informationen bestimmten Bits. Bei jedem Tertiörrahmen werden je Eingangsbitgruppe 378 Bits oder 377 Bits zur übertragung von Informationen der Eingangsbitgruppe benutzt, da von den für jede Eingangsbitgruppe zur Verfügung stehenden 384 Bits die drei Bits des Ausrichtwortes und Alarmbits der betreffenden Eingangsbitgruppe sowie die drei Stuffing-Kontroll-Bits und in einigen Rahmen auch noch das Stuffing-Bit abzuziehen sind. Bei den Rahmen, in denen keine Stuffing-Operation erfolgt, beträgt die mittlere Frequenz des Multiplex-Taktgebers, die für die jeweilige Eingangsbitgruppe bestimmt ist,

8,592 · Ul « 8,457 MBit/sek.

Bei den Rahmen, in denen eine Stuffing-Operation erfolgt, beträgt die mittlere Frequenz des Multiplex-Taktgebers, die für diese Eingangsbitgruppe bestimmt ist,

8,592 · m « 8,435 MBit/sek.

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Durch Reservierung bzw. Weglassung der Stuffing-Bits für die Übertragung der Informationen der zugehörigen Eingangsbitgruppe kann man erreichen, daß durchschnittlich die für jede Eingangsbitgruppe bestimmte MuItiplexfrequenz über mehrere Rahmen gemittelt mit der Augenblicksfrequenz der Eingangsbitgruppe übereinstimmt, d.h.

- 8,448 MBit/sek.

Fig. 2 zeigt das Blockschaltbild eines elastischen Speichers ME für das System nach Fig. 1, an den eine 8,448 MBit/sek-Leitung angeschlossen ist. Diese Leitung speist eine Speichereinheit MM, die eine Kapazität von 8 Bits hat, sowie eine Extraktionseinheit UE zum Herleiten des Taktsignals aus der Leitung, die mit einem Zähler CN und einer Decodiereinheit DC zu einem Schreibzähler CS gehört. Die Extraktionseinheit UE gewinnt aus dem empfangenen Datenfluß in bekannter Weise die Taktimpulse, deren Taktfrequenz (CK) 8,448 Bit/sek beträgt. Die Taktimpulse werden vom Zähler CN gezählt, der eine Zählkapazität von 8 hat. Die Ausgangszustände des Zählers CN werden von der Decodiereinheit DC decodiert, deren Ausgangsimpulse zur sequentiellen Schreibsteuerung der 8 Zellen der Speichereinheit MM benutzt werden. Der Inhalt jeder einzelnen Speicherzelle wird also alle 8 Impulse der Taktfrequenz CK auf den neuesten Stand gebracht.

Das Lesen der Speicherzellen erfolgt unter Steuerung durch Impulse, die von einem Lesezähler CL erzeugt werden, der einen Zähler CN₁ und eine Parallel/Serien-Umsetzeinheit SL enthält. Dem Lesezähler CL wird über einen entsprechenden Eingang ο eine Taktimpulsfolge CK¹ zugeführt, die von einer Sperrschaltung RI erzeugt wird, welche ihrerseits durch eine Taktimpulsfolge CK" gespeist wird, deren Taktfrequenz F^ = 8,457 MBit/sek beträgt.

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Die Taktimpulsfolge CK¹ ergibt sich aus der Taktimpulsfolge CK" durch die oben erläuterte Mittelwertbildung, d.h., bei einigen Rahmen bewirkt die Sperrschaltung RI die Löschung eines Bits aus der Impulsfolge CK", so daß die Taktfrequenz der Impulsfolge CK¹ kleiner ist als die Taktfrequenz der Impulsfolge CK". Durch diese Mittelwertbildungsoperation erreicht man, daß die Taktfrequenz der Impulsfolge CK¹ über mehrere Rahmen gemittelt gleich der Taktfrequenz CK der der Einheit UE zugeführten Impulsfolge ist.

Die Impulsfolge CK¹ gelangt an den Eingang des Zählers CN., der eine Zählkapazität von 8 hat, und an dessen Ausgang die Parallel/Serien-Umsetzeinheit SL angeschlossen ist, die mit weiteren Eingängen mit den Zellen der Speichereinheit MM gekoppelt ist. Die Parallel/Serien-Umsetzeinheit SL tastet diese Speicherzellen zyklisch ab und stellt an einem entsprechenden Ausgang ρ die gespeicherten Informationen zur Verfügung. Der Inhalt jeder einzelnen Zelle der Speichereinheit MM wird also alle 8 Impulse der Impulsfolge CK¹ gelesen.

Zur Erläuterung des hier beschriebenen elastischen Speichers sei angenommen, daß die Speichereinheit MM mittels einer Impulsfolge CK" gelesen wird, deren Taktfrequenz 8,457 MBit/sek beträgt. Da die Eingangsinformationen der Speichereinheit MM mit Hilfe der Impulsfolge der Taktfrequenz CK geschrieben werden, die 8,448 MBit/sek beträgt, ergibt sich in diesem Fall, daß bei einer beliebigen Speicherzelle ein Leseimpuls dazu neigt, nach links zu "gleiten", sich dem Schreibimpuls zu überlagern und diesem schließlich vorzueilen. Durch Löschung eines Bits in einigen Rahmen der Impulsfolge CK" wird erreicht, daß der Leseimpuls von links nach rechts in den vorgeschriebenen 8 Bit-Bereich gleitet, ohne daß eine überlagerung oder die genannte Voreilung erfolgen.

Das Gleiten der Leseimpulse in Bezug auf die Schreibimpulse wird durch eine Vergleichsschaltung RC überwacht und gesteuert, die jedesmal an ihrem Ausgang q ein Signal erzeugt, wenn das

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Gleiten des Leseimpulses bezüglich des Schreibimpulses einen Grad erreicht hat, bei dem ein Impuls aus der Impulsfolge CK" gelöscht, d.h. die Stuffing-Operation vorgenommen werden muß, damit vermieden wird, daß der Leseimpuls dem Schreibimpuls voreilt.

Bei den Rahmen, in denen ein Impuls der Impulsfolge CK" gelöscht wird, wird das zugehörige Bit nicht mit den Eingangsbitgruppen-Informationen übertragen. Der Ausschluß eines Bits aus der Übertragung der Nutzinformationen der Eingangsbitgruppe muß der entfernten Endstelle mit dem Demultiplexer DM gemeldet werden. Der elastische Speicher enthält daher einen Einschaltekreis RZ für die Stuffing-Signalinformationen, welcher die Stuffing-Signalisierungsinformationen einführt bzw. die Signalisierungsbits in den abgehenden Rahmen einschaltet, wie im folgenden anhand von Fig. 5 beschrieben werden wird.

Die in Fig. 3 dargestellte, erfindungsgemäß realisierte Vergleichsschaltung RC enthält einen eine Stuffing-Operation fordernden Schaltkreis RS und einen eine Stuffing-Operation gewährenden weiteren Schaltkreis GS.

Der Schaltkreis RS erzeugt an seinem Ausgang r jedesmal dann ein Signal, wenn in der als Bezugseinheit angenommenen Speichereinheit MM die Leseimpulse soweit "weggeglitten" sind, daß sie der Hälfte des Zeitintervalls zwischen zwei aufeinanderfolgenden Schreibimpulsen voreilen. Dieser Zustand ist als Alarmzustand zu betrachten. Die Stuffing-Operation wird aber nicht gewährt, solange das Voreilen nicht in dem ersten Unterrahmen (t. im Diagramm a) der Fig. 6) des Multiplexrahmens erfolgt. Die Gewährung der Stuffing-Operation muß im ersten Unterrahmen erfolgen, weil am Anfang des zweiten, des dritten und des vierten Unterrahmens die Stuffing-Signalisierungsbits gesendet werden.

Der Schaltkreis RS enthält eine bistabile Kippschaltung FF,, die von dem von einem UND-Glied N₁ erzeugten Impuls gesetzt wird. An die Eingänge s bzw. u des UND-Gliedes N. sind die

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letzte Stufe des Zählers CN, bzw. der letzte Ausgang der Decodiereinheit DC angeschlossen. Die bistabile Kippschaltung FF, wird also jedesmal dann vom Ausgangsimpuls des UND-Gliedes N, gesetzt, wenn die Anstiegstlanke des am Eingang s liegenden Impulses in dem Maße "weggeglitten" ist, daß sie mit dem am Eingang u liegenden Impuls zusammenfällt. Da die Anstiegsflanke dem vierten Leseimpuls entspricht, weil es sich um einen BCD-Zähler handelt, wird die bistabile Kippschaltung FF₁ bei Koinzidenz des vierten Leseimpulses mit dem achten Schreibimpuls gesetzt. Unter diesen Bedingungen liegt der Leseimpuls gerade in der Mitte zwischen zwei aufeinanderfolgenden gleichnamigen Schreibimpulsen, und so weiter für alle anderen Impulse. Die bistabile Kippschaltung FF, wird zu Beginn des jeweils nächsten Rahmens durch einen Impuls f zurückgesetzt, der in Fig. 6 bei f) dargestellt ist.

Das Ausgangssignal r der bistabilen Kippschaltung FF, gelangt an einen Eingang eines UND-Gliedes N~, das an einem zweiten Eingang einen Impuls h (siehe Fig. 6) empfängt, der mit dem Anfang des zweiten Unterrahmens übereinstimmt. An den Ausgang des UND-Gliedes N₂ ist eine weitere bistabile Kippschaltung FF₂ angeschlossen, die am Ausgang q ein Signal erzeugt, wenn die bistabile Kippschaltung FF, vor Beginn des zweiten Unterrahmens gesetzt wird.

In Fig. 4 ist die erfindungsgemäß realisierte Sperrschaltung RI aus Fig. 2 dargestellt. Sie enthält ein erstes UND-Glied N₃, das das am Ausgang q der Vergleichsschaltung RC verfügbare Signal zusammen mit einem Impuls i (siehe Fig. 6) empfängt, welcher die Lage des Suffing-Bits im Multiplexrahmen mitteilt. Das Ausgangssignal des UND-Gliedes N₃ gelangt an einen negierten Eingang eines zweiten UND-Gliedes N₄, dessen zweitem Eingang die Taktimpulsfolge CK" zugeführt ist. Die Taktimpulsfolge CK" mit der Taktfrequenz F, = 8,457 MBit/sek ist im Diagramm m) der Fig. 6 dargestellt. Am Ausgang des UND-Gliedes N₄ liegt daher die im Diagramm o) dargestellte

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Taktimpulsfolge CK¹, die aus der Impulsefolge gemäß Diagramm m) dadurch gewonnen wird, daß das Bit gelöscht wird, welches durch den Impuls i bei erregtem Ausgang der Vergleichsschaltung RC identifiziert wird.

Der in Fig. 5 dargestellte Einschaltekreis RZ für das Signalisierungsbit enthält ein UND-Glied N₅ (mit UND-Glied ist jeweils irgendein das logische Produkt bildendes Verknüpfungsglied gemeint), dessen Eingängen das Signal vom Ausgang q der Vergleichsschaltung RC, ferner die im Diagramm 1) der Fig. dargestellte Taktimpulsfolge mit der Taktfrequenz F_r = 8,592 MBit/sek sowie ein Signal g (siehe Fig. 6), welches die Lage der Stuffing-Kontrollbits im Multiplexrahmen angibt, empfängt. An den Ausgang des UND-Gliedes N,- ist ein ODER-Glied N₆ geschaltet, das an einem zweiten Eingang die Impulsfolge vom Ausgang ρ der Parallel/Serien-Umsetzeinheit SL (siehe Fig. 2) empfängt. Das UND-Glied N_g schaltet daher in die aus der Parallel/Serien-Umsetzeinheit SL abgehende Impulsfolge drei Bits mit dem Binärwert "1" an der bei erregtem Ausgang der Vergleichsschaltung RC vom Signal g bestimmten Stelle oder Lage ein. Anschließend schaltet der Multiplexer ML (Fig. 1) in die vom UND-Glied N_g erzeugte Impulsfolge noch die Ausricht- und Alarmbits ein.

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Claims

Patentansprüche

Elastischer Speicher insbesondere für einen asynchron arbeitenden PCM-Multiplexer der Ordnung i + 1 zum Mehrfachschalten von aus einer Anzahl (vier) anderer, mit je einem elastischen Speicher verbundener Multiplexer der Ordnung i kommenden Eingangsbitgruppen gemäß einer in mehrere Unterrahmen unterteilten Rahmenstruktur, mit einer Speichereinheit, die eine den Elastizitätsgrad des Speichers ausdrückende ganze Zahl η von Speicherzellen enthält, einen Schreibzähler zur Steuerung der Eingabe der einzelnen Bits des Bitstroms in die η Zellen der Speichereinheit, einem Lesezähler zur Steuerung der Ausgabe des Inhaltes dieser Speicherzellen, einer Vergleichsschaltung, welche feststellt, daß die Verschiebung zwischen den Schreibimpulsen und den Leseimpulsen für eine Zelle der Speichereinheit einen festgelegten Wert nicht unterschreitet, und einer von der Vergleichsschaltung gesteuerten Sperrschaltung, welche eine erste Taktimpulsfolge mit der Taktfrequenz F-, = F /4 . —'- empfängt, wobei F_m die MuI tip lex frequenz

Cl III Λ Iu

des Multiplexers, X die Anzahl der für jede Eingangsbitgruppe bestimmten Bits eines Rahmens und χ die Anzahl der systematisch in jedem Rahmen nicht zur übertragung der Informationen der einzelnen Eingangsbitgruppen bestimmten Bits bedeuten, und welche dem Lesezähler eine zweite Taktimpulsfolge, die durch Löschung eines Bits aus der ersten Taktimpulsfolge erhalten wird, jedesmal dann zuführt, wenn die Vergleichsschaltung ein Ausgangssignal erzeugt, dadurch gekennzeichnet, daß die Vergleichsschaltung (RC) einen das Löschen von Bits (Stuffing) fordernden Schaltkreis (RS) mit einer ersten bistabilen Kippschaltung (FF₁) enthält, welche von einem Impuls gesetzt wird, der von einem mit dem Schreibzähler (CS) und dem Lesezähler (CL) verbundenen UND-Glied (N₁) erzeugbar ist, wenn ein Leseimpuls einer beliebigen Speicherzelle der Speichereinheit (MM) der Hälfte des Zeitintervalls zwischen zwei aufeinanderfolgenden Schreibimpulsen voreilt, und daß die Vergleichsschal-

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tung (RC) einen das Löschen von Bits (Stuffing) gewährenden weiteren Schaltkreis (GS) mit einer zweiten bistabilen Kippschaltung (FF₂) enthält, die von einem Impuls gesetzt wird, der am Ausgang eines zweiten UND-Gliedes (N₂) verfügbar ist, dem das Ausgangssignal der ersten bistabilen Kippschaltung (FF,) und ein den Anfang des zweiten Unterrahmens (t₂) anzeigender Impuls (h) zugeführt sind.
2.) Speicher nach Anspruch 1, dadurch gekennzeichnet , daß die Sperrschaltung (RI) ein drittes UND-Glied (N,) enthält, das an ihren Eingängen das Ausgangssignal (q) der Vergleichsschaltung (RC) und einen Impuls (i) empfängt, welcher das Stuffing-Bit identifiziert, und daß mit dem Ausgang des dritten UND-Gliedes (N^) ein viertes UND-Glied (N.) verbunden ist, das an einem zweiten Eingang die der Sperrschaltung (RI) zugeführte Taktimpulsfolge (CK") empfängt.
3.) Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schreibzähler (CS) eine Extraktionseinheit (UE) zum Herleiten der Taktimpulse aus der Leitung der zugehörigen Eingangsbitgruppe enthält, deren Ausgang einen Zähler (CN) speist, der eine Zählkapazität von η hat und dessen Ausgangszustände von einer Decodiereinheit (DC) decodiert werden, und daß die Ausgänge der Decodiereinheit (DC) sequentiell das Schreiben der Informationen der Eingangsbitgruppen in die η Zellen der Speichereinheit (MM) steuern.
4.) Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Lesezähler (CL) einen Zähler (CN₁) enthält, der eine Zählkapazität von η hat und an seinen Zähleingang die von der Sperrschaltung (RI) erzeugte Taktimpulsfolge (CK¹) empfängt, daß die Stufen dieses Zählers (CN₁) mit einer Parallel/Serien-Umsetzeinheit (SL) verbunden sind, welche ferner mit den η Zellen der Speichereinheit (MM) gekoppelt ist, und daß die Parallel/ Serien-Umsetzeinheit (SL) an ihrem Ausgang (p) die in der

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Speichereinheit (MM) gespeicherten Informationsbits der Eingangsbitgruppe abgibt.
5.) Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß ein Einschaltekreis (RZ) für Suffing-Kontrollbits vorgesehen ist, der ein UND-Glied (Nr) enthält, das an einem Eingang (1) eine Taktimpulsfolge mit der Taktfrequenz F /4, an einem anderen Eingang ein die Lage der stuffing-Kontrollbits angebendes Signal (g) und an einem weiteren Eingang das Ausgangssignal (q) der Vergleichsschaltung (RC) empfängt, und daß an den Ausgang dieses UND-Gliedes (N₅) ein ODER-Glied (Ng) geschaltet ist, das an einen zweiten Eingang die am Ausgang (p) der Parallel/ Serien-Umsetzeinheit (SL) verfügbaren Impulse empfängt.
6.) Speicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, da£ das erste UND-Glied (N₁) an seinen Eingängen den Schreibimpuls der k-ten Zelle der Speichereinheit (MM) und den Leseimpuls der k + n/2-ten Zelle der Speichereinheit (MM) empfängt, wobei k eine beliebige Zahl ist.
7.) Speicher nach Anspruch 6, dadurch gekennzeichnet, daß das erste UND-Glied (N,) mit dem n-ten Ausgang der Decodiereinheit (DC) und mit der letzten Stufe des Zählers (CN₁) des Lesezählers (CL) verbunden ist.

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