DE2434869A1

DE2434869A1 - Digitaler datenmultiplexer in stopftechnik

Info

Publication number: DE2434869A1
Application number: DE19742434869
Authority: DE
Inventors: Allan Kendrick Edwards
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1973-07-26
Filing date: 1974-07-19
Publication date: 1975-07-03
Also published as: ES428643A1; FR2246129B1; FR2246129A1; GB1427084A

Description

Patentanwalt
Dipl.-Phys. Leo Thul

Stuttgart

A.K. Edwards - 1

IiNfTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Digitaler Datenmultiplexer in Stopftechnik

Die Erfindung betrifft einen digitalen Datenmultiplexer in Stopftechnik für eine Vielzahl individueller Teilnehmer in asynchronen Datenverarbeitungsanlagen.

In einem solchen Netzwerk kann der Datenverkehr von verschiedenen Teilnehmern im Multiplex über Leitungen einer (zentralen) Vermittlungsstelle oder einem Konzentrator zugeleitet werden. Obwohl in den meisten Fällen die Teilnehnea*· endgeräte in sich isochron arbeiten, werden sie doch, soweit es das Netzwerk betrifft, asynchron betrieben. So entstehen Schwierigkeiten, wenn man zwei oder mehrere Ausgangssignale von Endgeräten multiplexen möchte. Synchronisation von zwei oder mehreren Datenflüssen kann durch Verwendung von Impulsstop f te chniken erzielt werden. In dem CC.I.T.T.-Empfehlungsentwurf G 742 ist eine digitale Datenrahmenstruktur umrissen worden, die vorbestimmte Bit-Lagen innerhalb eines Rahmens zur Rahmensynchronisation und für Impuls-Stopf-Zwecke festlegt.

18.7.1974
Sa/Mr

50982 7/0780

243486$

A.K.Edwards - 1

Der Erfindung liegt dLe Aufgabe zugrunde, einen digitalen Datenmultiplexer in Stopftechnik für eine Vielzahl individifiLler Teilnehmer in asynchronen Datenübertragungsanlagen anzugeben.

Dies wird erfindungsgemäß dadurch erreicht, daß eine Einrichtung vorgesehen ist, die aus den eintreffenden asynchronen Daten Schreibtaktsignale ableitet, die das Einschreiben der Daten in einen Speicher steuern, daß eine gesteuerte Einrichtung mit einem Takt- und einem Steuereingang vorgesehen ist, deren Takteingang Lesetaktimpulse, die eine höhere Frequenz als die Schreibtaktsignale aufweisen, und deren Ausgang modifizierte Lesetaktsignale führt, daß eine Anordnung vorgesehen ist, die die Schreibtaktsignale mit den modifizierten Lesetaktsignalen vergleicht und bei überschreiten einer vorgegebenen Phasendifferenzschwelle der beiden Signale zueinander einen Auslöseimpuls erzeugt und daß ein Stopfspeicher vorgesehen ist, der auf den Auslöseimpuls hin zum einen ein Sperrsignal an den Steuereingang der Einrichtung abgibt, welches von einem Speicherabtastimpuls beendet wird, und zum anderen ein die erfolgte Stopfung kennzeichnendes Codezeichen zusammen mit den aus dem Speicher gelesenen Daten an einen empfangenden Demultiplexer abgibt.

Ein Ausführungsbeispiel gemäß der Erfindung wird nun anhand der beiliegenden Zeichnungen beschrieben. Es zeigen:

509827/0780

A.K.Edwards - 1

Fig.l eine Anordnung zum Stopfen von Impulsen für einen Kanal eines asynchronen Multiplexers,

Fig.2 die Kanalrahmenstruktur,

Fig.3 und 4 einen Datenspeicher und seine Taktsignale,

Fig.5 und 6 Phasenvergleicher und

Fig.7 einen speziellen Stopfkreis für die in Fig.l gezeigte Anordnung.

Die in Fig.1 gezeigte Anordnung empfängt an einem Dateneingang 1 von einem nicht dargestellten Teilnehmerendgerät Daten, die in die Schnittstelleneinrichtung (Interface) 2 gelangen. Diese Einrichtung enthält eine Schaltung, die aus dem ankommenden Datenfluß einen Takt ableitet, der von nun an Schreibtakt W genannt wird. Einem Bit-Speicher 3, der typischerwa.se eine 8-Bit-Kapazität aufweist, werden die ankommenden Daten, von dem Schreibtakt W gesteuert_feingeschrieben. Die eingespeicherten Daten werden grundsätzlich von einem Lesetakt R gesteuert ausgegeben. Der Lesetakt, der tatsächlich an Speicher 3 anliegt, ist der in einer Torschaltung 4 für Stofpzwecke angewandelte Lesetakt R, der deswegen Stopflesetakt SR genannt wird. Der ursprüngliche Lesetakt R läuft etwas schneller als der Schreibtakt W. SR und W gelangen in einen Phasenvergleicher 5, der anzeigt, wenn SR anfängt W zu Überholgen. Es wird ein Auslöseimpuls erzeugt, der an Stopfspeicher 6 gegeben wird» Der Stopfspeicher 6 hält einen Stopfbefehl bis er von einem Stopf-Speicher-Abtast-

509827/0780

A.K.Edwards - 1

impuls SS erregt wird. Wenn der Stopfspeicher vom Phasenvergleicher 5 ausgelöst ist, veranlaßt der Abtastimpuls den Stopfspeicher, die UND-NICHT-Schaltung 4 zu schalten, wodurch ein Impuls des Lesetaktes R gesperrt wird. Somit wurde ein gestopfter Lesetakt SR erzeugt. Zur gleichen Zeit gibt der Stopfspeicher einen Datencode 7 ab, der die erfolgte Stopfung anzeigt. Die Wirkung des gesperrten Lesetaktimpulses ist die, daß das Lesen des Datenspeichers 3 um eine Bitperiode verzögert erfolgt und daß die Dauer des vorhergehenden Bits soweit verlängert wird, daß zwei nachfolgende Bitperioden überdeckt .werden. Am Demultiplexer zeigt der Datencode an, daß ein Bit aus dem synchronen Datenfluß herausgezogen werden muß, um die Daten zu entstopf en.

Es wurde oben schon auf die CCITT-Empfehlung G 742 hingewiesen. Grundsätzlich entspricht diese der in Fig.2 gezeigten Kanalrahmenstruktur. Ein Kanalrahmen von 212 Zeitlagen wird in vier Unterrahmen von je 53 Zeitlagen unterteilt. Von den 212 Zeitlagen sind 6 der Ziffern zur Steuerung vorgesehen, während der Rest Informationen trägt. Im Unterrahmen werden die Ziffern Fl, F2 und F3 zu Zwecken der Rahmensynchronisation verwendet, während die Ziffern Dl, D2 und D3 in den Unterrahmen 2, 3 bzw. 4 zur übertragung der Information, ob eine Stopfung erfolgt ist oder nicht, benutzt werden. Typische Kanalfrequenzen für eine asynchrone Teilnehmerendstelle sind 2,048 MHz und 8,448 MHz für das synchrone Datennetzwerk. Bei vier Teilnehmerkanälen beträgt die Netztaktfrequenz 2,112 MHz verglichen mit jeder einzelnen Kanalfrequenz von 2,048 MHz, was eine Differenz von 0,064 MHz

509827/0780

A.K.Edwards - 1

ergibt. In der in Fig.1 gezeigten Anordnung ist eine Frequenz des Schreibtaktes W von 2,048 MHz und des Lesetaktes von 2,118 MHz angenommen. In der Praxis fehlten beim Lesetakt R, der die UND-NICHT-Schaltung 4 speist, schon die Impulse, die den Ziffernpositionen Fl, F2, F3, Dl, D2 und D3 entsprechen. Der Lese-Taktimpuls R, der der Ziffer D3 folgt, wird gesperrt, wenn eine Stopfung erfolgt, so daß die gestopfte Ziffernzeitlage eine doppelte D3-Ziffernlänge einnimmt. Die Lesetaktimpulse müssen genügend oft gesperrt werden, um die Lesetaktmittenfrequenz einzuhalten, d.h. die gestopfte Lesetaktfrequenz soll mit der des Schreibtaktes übereinstimmen. Die Kanalstopffrequenz beträgt 4,226 kHz.

Der Speicher 3 gemäß Fig.l besteht aus acht Flip-Flops 11...18 (Fig.3). Eintreffende Datenbits werden nacheinander durch den Schreibtakt W in den Speicher eingeschrieben. Das erste Datenbit wird durch den Taktimpuls Wl in Flip-Flop 11 eingeschrieben, der zweite Bit durch W2 in Flip-Flop 12 usw., das neunte Bit wird in Flip-Flop 11, das zehnte Bit in Flip-Flop 12 usw. eingeschrieben. Die gespeicherten Datenbits werden über UND-Schaltungen 21...28 herausgelesen, die von den Lesetaktimpulsen Rl...R8 gesteuert werden. Fig.4 zeigt wie die Grundtakte W und R jeweils in acht getrennte Taktsignale geteilt werden, von denen jedes einen W 8 oder E 8 Takt mit einer 45° Phasenverzögerung gegenüber dem vorhergehenden aufweist. Dies geschieht, damit jeder Flip-Flop oder jedes Tor einen eigenen Takteingang hat.

Wie schon gesagt, wird der Stopfbefehl dadurch erteilt, daß einige Schwellen festgestellt werden, bei denen der Lesetakt SR beginnt den Schreibtakt W zu überholen. Diese Schwelle

509827/0780

A.K.Edwards - 1

könnte z.B. dadurch festgestellt werden, daß die Koinzidenz von Wl und R7 erkannt wird. Mit dieser Verknüpfung kann der Phasenvergleicher 5 nur jedem achten Taktimpuls ein Ausgangssignal abgeben.

Jedoch kann die gleiche Schwelle- auch festgestellt werden, indem man die Koinzidenz irgendeiner der folgenden acht Kombinationen erkennt.

Phase (1)	Wl	R7
(2)	W2	R8
(3)	W3	Rl
(4)	W4	R2
(5)	W5	R3
(6)	W6	R4
(7)	W7	R5
(8)	W8	R6

Die einfachste Form eines Phasenvergleichers ist ein NAND-Tor, wie es in Fig.5 dargestellt ist. Die Eingänge sind mit SR, SRt8,W und Wt8 bezeichnet. Angemerkt sei, daß, wenn der Lese-* takt SR dazu verwendet wird, die Breite der Ausgangsimpulse des NAND-Tores einzuengen, die Polarität stimmen muß. Essoll so sein, daß bei Abwesenheit von SE, während die Steuerziffer anliegt, die richtige Polarität den Phasenvergleicher sperren soll.

In der Praxis hängt die Größe der Abweichung (Jitter) im Multiplexer von der Wahl der zum Vergleich herangezogenen Kombinationsphasen ab. Bei einem achtphasigen schaltbaren Vergleicher, wie er in Fig.6 gezeigt ist, verringert eine Wahl

509827/0780

A.K.Edwards - 1

der Phasen 1,3 und 6 die Abweichungen des Multiplexers. Die Eingangssignale A, B und C werden aus einem durch 8 teilenden Welligkeitszähler abgeleitet, der als Lesetaktgeber in dem in Fig.7 dargestellten Ausführungsbeispiel fungiert.

SR wird auch über Torschaltungen geleitet, um die Impulsbreite am Vergleicherausgang zu verringern.

In dieser Schaltung (Fig.7) sind die verschiedenen Teile so dargestellt, wie sie bei der Verwendung konventioneller integrierter Kreise realsiert sind. Der Acht-Bit-Speicher 100 entspricht dem in Fig.3 gezeigten. Der Schreibtakt W mit 2,048 MHz wird dem getakteten D-Flip-Flop 101 zugeführt, dessen Ausgangssignal zum Takten eines durch acht teilenden, aus D-Flip-Flops 102...105 bestehenden Ringzählers verwendet werden. Von den Ausgängen dieser vier Flip-Flops werden die acht individuellen Taktsignale Wl...W8 abgenommen. Der Grundlesetakt R mit 8,448 MHz mit den schon unterdrückten Impulsen für die Zeitlagen Fl, F2, F3, Dl, D2 und D3 wird der UND-NICHT-Schaltung 106 zusammen mit den Ausgangssignalen des StopfSpeichers zugeführt, der im folgenden beschrieben wird. Normalerweise ist die Torschaltung 106 geöffnet, so daß die Taktimpulse hindurchgehen zu dem durch acht teilenden Welligkeitszähler, der aus den getakteten JK-Flip-Flops 107, 108, 109 besteht. Die Ausgangssignale A, B und C von diesem Zähler durchlaufen Torschaltungen, um die acht Phasenlagen des Lese-Taktes SR für den Speicher zu erzeugen.

Der Phasenvergleicher enthält für jeden Phasenvergleich eine eigene NAND-Torsehaltung. Es ist nur eine NAND-Torschaltung

509827/0780

-8- 2434863

A.K.Edwards - 1

für Phase 1 dargestellt. Dieses empfängt die Schreibtaktimpulse Wl und W6 zusammen mit A und B vom Welligkeitszähler und die 2,048 MHz Grund-Schreibtaktfrequenz W sowie Ausgangssignale C vom Welligkeitszähler und IsR. Der Vergleicherausgang ist mit dem Stopfspeicher verbunden, der aus dem getakteten JK-Flip-Flop 111 besteht. Dieser Speicher wird während der Ziffer Dl vorangehenden Zeitlage durch einen Stopfspeicher-Abtastimpuls SS getaktet. Flip-Flop 111 behält seinen Zustand bei, bis er während der nächsten Fl-Zeitlage durch einen Impuls über Torschaltung 112 zurückgestellt wird. Auf diese Weise erzeugt er das gleiche Ausgangssignal in den Zeitlagen Dl, D2 und D3. Im Datencode erscheinen deswegen lauter Einsen oder Nullen. Die erste dieser Bedingungen zeigt an, daß die Stopfung stattgefunden hat. Das Ausgangssignal des Stopfspeichers wird auch einer Torschaltung 113 zugeführt, welche normalerweise geschlossen ist, aber während der Zeitlage direkt nach Ziffer D3 öffnet, wenn die Bedingung des Flip-Flop 111 eine stattgefundene Stopfung anzeigt. Das Öffnen der Torschaltung 113 bewirkt das Schließen der Torschaltung 106 während dieser Zeitlage und sperrt so einen der Taktimpulse R.

Die Taktimpulse R, die außerdem an den durch acht teilenden Welligkeitszähler gelegt werden, gelangen an einen getakteten D-Flip-Flop 114, der als Erneuerungszeitkreis für die Ausgangssignale aus dem 8-Bit-Speicher wirkt.

509827/0780

Claims

A.K.Edwards - 1

Patentansprüche

Digitaler Datenmultiplexer in Stopftechnik für eine Vielzahl individzeller Teilnehmer in asynchronen Datenübertragungsanlagen, dadurch gekennzeichnet/ daß eine Einrichtung

(2) vorgesehen ist, die aus den eintreffenden asynchronen Daten (1) Schreibtaktsignale (W) ableitet, die das Einschreiben der Daten in einen Speicher (3) steuern, daß eine gesteuerte Einrichtung (4) mit einem Takt- und einem Steuereingang vorgesehen ist, deren Takteingang Lesetaktimpulse (R), die eine höhere Frequenz als die Schreibtaktsignale (W) aufweisen, und deren Ausgang modifizierte Lesetaktsignale (SR) führt, daß eine Anordnung (5) vorgesehen ist, die die Schreibtaktsignale (W) mit den modifizierten Lesetakt^gnalen (SR) vergleicht und bei überschreiten einer vorgegebenen Phasendifferenzschwelle der beiden Signale (W, SR) zueinander einen Auslöseimpuls erzeugt und daß ein Stopfspeicher (6) vorgesehen ist, der auf den Auslöseimpuls hin zum einen ein Sperrsignal an den Steuereingang der Einrichtung (4) abgibt, welches von einem Speicherabtastimpuls (SS) beendet wird, und zum anderen ein die erfolgte Stopfung kennzeichnendes Codezeichen (7) zusammen mit den aus dem Speicher

(3) gelesenen Daten an einen empfangenden Demultiplexer abgibt.
2. Digitaler Datenmultiplexer nach Anspruch 1, dadurch gekenn- zeichnet, daß die Abgabe des Sperrsignals nur zu bestimmten ziffernpositionsanalogen Zeiten erfolgt.

509827/0780