DE69220267T2

DE69220267T2 - Pulsstopfanlage

Info

Publication number: DE69220267T2
Application number: DE69220267T
Authority: DE
Inventors: Yoshiki Kamada
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-03-14
Filing date: 1992-03-13
Publication date: 1997-10-02
Anticipated expiration: 2012-03-14
Also published as: JPH04286233A; EP0503657B1; EP0503657A3; DE69220267D1; US5202904A; EP0503657A2

Description

Die Erfindung betrifft ein digitales Datenkommunikationssystem, insbesondere ein Pulsstopf-Multiplexkommunikationssystem mit Anwendung eines Stopfverfahrens.
Herkömmlicherweise wurde das Multiplexieren von Digitalsignalen durch ein Zeitmultiplexsystem ausgeführt. Wenn die zu multiplexierenden Signale asynchrone Digitalsignale waren, wurde ein Pulsstopfmultiplexverfahren angewandt.
Im allgemeinen wird bei diesem Typ eines Multiplexkommunikationssystems die Positionsbeziehung zwischen einem Schreibtakt und einem Lesetakt für den Speicher für jedes Intervall von m Taktbits auf der Sendeseite überwacht, um Stopfbits einzufügen, wenn sich die Phasendifferenz zwischen beiden Takten auf nicht mehr als vorgegebene j Bits (j ≤ m) verringert.
Fig. 1 zeigt eine Darstellung, die ein Beispiel für eine Anordnung einer Pulsstopfschaltung für einen Einzelkanal für die obigen bekannten Verfahren veranschaulicht. Um die Beschreibung zu vereinfachen, wird hier auf einen Fall Bezug genommen, in dem ein Einkanalsignal von Datensignalen niederer Ordnung mit einer Frequenz höherer Ordnung synchronisiert wird. Ein Datensignal niederer Ordnung Ii wird von einem Anschluß 1 in eine m-Bit-Speicherschaltung 5 eingegeben und darin unter Verwendung eines Schreibtaktsignals gespeichert, das von einem 1/m-Frequenzteiler (bzw. -Frequenzdemultiplikator) 6 gewonnen wird, der ein von einem Anschluß 2 eingegebenes Taktsignal niederer Ordnung CLi teilt. Dieser Datenwert wird aus der m-Bit-Speicherschaltung unter Verwendung eines Taktsignals ausgelesen, das durch den 1/m-Frequenzteiler 7 gewonnen wird, der ein eingegebenes Taktsignal CLH teilt. Der Datenwert wird von einem Anschluß 4 als Datensignal höherer Ordnung Hi ausgegeben. Durch Überwachung der Phasendifferenz zwischen den S- ten (S ≤ m) geteilten Ausgangssignalen jedes der Frequenzteiler 6 und 7 gibt ein Phasenkomparator 8 ein Taktsteuersignal aus, sobald sich die Differenz auf nicht mehr als die vorgegebenen j Bits reduziert. Bei Eingabe des Taktsteuersignals 10 unterdrückt eine Taktsignalsteuerschaltung 9 den Takt auf der Seite höherer Ordnung. Fig. 2 zeigt ein Beispiel für ein Takt- bzw. Impulsdiagramm, das die Beziehung zwischen den Signalen für m = 8 und S = 8 veranschaulicht. Mit anderen Worten, jedes Bit Ai eines Datensignals niederer Ordnung Ii wird nach dem Takt vom Teiler 6, der das Taktsignal niederer Ordnung CLi auf 1/8 teilt, sequentiell in eine Acht-Bit-Speicherschaltung 5 eingeschrieben. Andererseits wird das Datensignalbit höherer Ordnung Ai nach dem Takt, der vom Frequenzteiler 7 ausgegeben wird, welcher ein Taktsignal höherer Ordnung CLH teilt, aus der Acht-Bit-Speicherschaltung ausgelesen. Wenn durch Überwachung der Phasendifferenz zwischen den Datensignalen niederer und höherer Ordnung festgestellt wird, daß sich die Phasendifferenz auf nicht mehr als ein vorgegebenes Intervall reduziert hat, gibt der Phasenkomparator 8 ein Taktsteuersignal 10 aus, und das Taktsignal höherer Ordnung CLH wird unterdrückt. Dementsprechend wird während der Ausgabe des Taktsteuersignals 10 das Lesen des Datensignals höherer Ordnung Hi gestoppt, und in diese freie Datenstelle wird durch eine Multiplexerschaltung (nicht dargestellt) im anschließenden Prozeß eine entsprechende Anzahl von Stopfbits eingefügt. Für alle anderen Kanäle wird ebenso eine entsprechende Operation ausgeführt, und diese für alle Kanäle synchronisierten Datensignale höherer Ordnung werden in der Multiplexerschaltung zur Ausgabe multiplexiert.
In dem obigen herkömmlichen Ausführungsbeispiel entsteht mit zunehmender Differenz zwischen der Frequenz niederer Ordnung und der Frequenz höherer Ordnung eine starke Schwankung des Arbeitsbereichs der Phasendifferenz zwischen den Schreib- und Lesetaktsignalen. Wenn dann die Phasendifferenz im Speicherbitzyklus abgetastet und überwacht wird, kann die Anzahl der Abtastzyklen, die in einem einzelnen Rahmen der Daten höherer Ordnung wiederholt werden, keine ganze Zahl sein. Daher kann die minimale Phasendifferenz zwischen den Schreibtakt- und Lesetaktsignalen nicht erfaßt werden, mit dem Ergebnis, daß das Lesetaktsignal das Schreibtaktsignal überholt.
Wenn dann alle Bits zu überwachen sind, wird die Pulsstopfschaltung groß und kompliziert, wodurch sich die Leistungsaufnahme erhöht.
Die EP-A-404 268 offenbart eine Schaltung zum Einstellen der Bitraten zweier Signale, die einen elastischen Speicher und eine Stopfentscheidungsschaltung aufweist. Eine Einrichtung teilt die Taktfrequenzen. Die Stopfentscheidungsschaltung steuert die Ausgabe des elastischen Speichers.
Angesichts der obigen, dem herkömmlichen Verfahren eigenen Nachteile besteht eine Aufgabe der Erfindung darin, eine Pulsstopfeinrichtung und ein Pulsstopfverfahren zu schaffen, die es gestatten, eine minimale Phasendifferenz zwischen den Schreib- und Lesetaktsignalen auch dann zu erfassen, wenn die Differenz zwischen der Frequenz niederer Ordnung und der Frequenz höherer Ordnung groß wird, und dadurch das Überholen von Takten während der Schreib- und Lesezeiten zu verhindern.
Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
Da erfindungsgemäß die Phasendifferenz zwischen den Schreib- und Lesetaktsignalen anfänglich auf vorgegebene k Bits eingestellt wird und während des folgenden Betriebs eine Versetzung zwischen den Zeitpunkten, zu denen das Datensignal geschrieben und ausgelesen wird, in einem minimalen Phasenintervall überwacht werden kann, kann es folglich nicht geschehen, daß der Lesevorgang den Schreibvorgang einholt und überholt.
Das erfindungsgemäße Stopfverfahren erlaubt die Erzeugung eines multiplexierten Ausgangssignals durch Hinzufügen eines Stopfbits zu dem eingegebenen Datensignal niederer Ordnung zur Rahmensynchronisierung mit einer höheren Bitrate unter Verwendung der erfindungsgemäßen Pulsstopfeinrichtung.
Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachstehenden Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, die als Beispiel eine bevorzugte Ausführungsform der Erfindung veranschaulichen.
Fig. 1 zeigt ein Blockschaltbild, das eine Anordnung einer Pulsstopfschaltung für einen Einzelkanal in einer herkömmlichen Pulsstopfeinrichtung darstellt;
Fig. 2 zeigt eine Darstellung eines Beispiels für ein Impulsdiagramm jedes Signals in der Schaltung gemäß Fig. 1;
Fig. 3 zeigt eine Darstellung eines Beispiels für die Anordnung einer Pulsstopfmultiplexeinrichtung für Daten niederer Ordnung von N Kanälen, welche die erfindungsgemäße Pulsstopfschaltung aufweist; und
Fig. 4 zeigt ein Blockschaltbild, das die Anordnung der Pulsstopfschaltung für einen Einzelkanal in der Einrichtung gemäß Fig. 3 darstellt.
Nachstehend wird anhand von Fig. 3 und 4 ein spezielles Ausführungsbeispiel der erfindungsgemäßen Pulsstopfmultiplexeinrichtung beschrieben.
Die Pulsstopfmultiplexeinrichtung gemäß Fig. 3 besteht aus N (N: positive ganze Zahl) Pulsstopfschaltungen für die Eingabe von jeweils D53-Datensignalen niederer Ordnung I&sub1; bis IN (Frequenz 44,736 Mb/s) aus N Kanälen sowie einem Multiplexer 200. Jedes der Datensignale niederer Ordnung I&sub1; bis IN wird jeweils synchron mit Taktsignalen niederer Ordnung CL&sub1; bis CLN in Pulsstopfschaltungen 100&sub1; bis 100N eingeben und darin gespeichert. In diesem Falle haben die Taktsignale niederer Ordnung CL&sub1; bis CLN leicht voneinander verschiedene Frequenzen. Die Pulsstopfschaltungen 100&sub1; bis 100N lesen das gespeicherte niederfrequente Datensignal auf der Basis eines Taktsignals höherer Ordnung CLH mit einer Frequenz von 51,84 mb/s aus, das im SONET und als Rahmensignal FR definiert ist, um jeweils Datensignale höherer Ordnung H&sub1; bis HN zu erzeugen. Die Datensignale höherer Ordnung H&sub1; bis HN sind jeweils synchron mit dem Taktsignal höherer Ordnung CLH. Der Multiplexer 200 fügt die Stopfbits und die Rahmensignale zu jedem der Datensignale höherer Ordnung H&sub1; bis HN hinzu, um mit Hilfe des Taktsignals höherer Ordnung mit der Frequenz (51,84 N) Mb/s eine Multiplexverarbeitung auszuführen, und gibt das multiplexierte Ausgangssignal höherer Ordnung HM aus.
Alle Pulsstopfschaltungen 100&sub1; bis 100N haben die gleiche Anordnung. Für eine von ihnen wird die Anordnung anhand von Fig. 4 beschrieben. Die erfindungsgemäße Pulsstopfschaltung 100i weist eine Anordnung auf, in welcher zu der obigen herkömmlichen Pulsstopfschaltung gemäß Fig. 1 ein Rücksetzsignalgenerator 12, zwei Zähler 13 und 14 und ein Zähler/Komparator 15 hinzukommen.
Als nächstes wird nachstehend die Wirkungsweise der vorliegenden Erfindung beschrieben. Um die Beschreibung zu vereinfachen, wird hierbei ebenso wie bei dem herkömmlichen Verfahren ein Fall beschrieben, in dem ein Datensignal niederer Ordnung Ii mit der Frequenz des Taktsignals höherer Ordnung CLH synchronisiert wird. Das Datensignal niederer Ordnung Ii wird vom Anschluß 1 unter Verwendung eines Schreibtaktsignals, das durch Teilen des vom Anschluß 2 eingegebenen Taktsignals niederer Ordnung CLi durch den 1/m-Frequenzteiler gewonnen wird, in die m-Bit-Speicherschaltung 5 eingegeben und darin gespeichert. Dieses Datensignal wird mit Hilfe eines Lesetaktsignals, das durch einen 1/m-Frequenzteiler 7 gewonnen wird, der das eingegebene Taktsignal höherer Ordnung CLH auf 1/m teilt, aus der m-Bit-Speicherschaltung 5 ausgelesen. Der Datenwert wird vom Anschluß 4 als Datensignal höherer Ordnung Hi ausgegeben. Der Phasenkomparator 8 überwacht die geteilten Ausgangssignale der 1/m-Frequenzteiler 6 und 7 in Intervallen von m Bits, und wenn die Phasendifferenz zwischen den Signalen nicht mehr als vorgegebene k Bits (k ≤ m) beträgt, wird ein Rücksetzbefehlssignal 16 ausgegeben. Bei Eingabe des Rücksetzbefehlssignals 16 gibt der Rücksetzsignalgenerator 12 in Übereinstimmung mit dem vom Anschluß 11 eingegebenen Rahmensignal FR in der Kopfposition des nächsten Rahmens ein Rücksetzsignal 17 aus, um die 1/m-Frequenzteiler 6 und 7 zurückzusetzen und zu initialisieren, so daß der Schreibtakt in eine Position gebracht wird, wo er nicht vom Lesetakt überholt wird.
Bei der Entscheidung, ob das Stopfbit einzufügen ist oder nicht, zählen außerdem die Zähler 13 bzw. 14 das Taktsignal niederer Ordnung CLi bzw. das Taktsignal von der Taktsignalsteuerschaltung 9 und wiederholen die Zählung nach jedem Rücksetzen durch das Rahmensignal FR. Der Zählwertkomparator 15 vergleicht die Zählwerte der Zähler 13 und 14 bei Eingabe des Rahmensignals FR, und wenn die dazwischen auftretende Differenz ein Bit übersteigt, dann wird das Taktsteuersignal 10 in die Taktsteuerschaltung 9 eingegeben, wo entsprechend dem vom Zählwertkomparator 15 eingegebenen Taktsteuersignal 10 das Taktsignal höherer Ordnung CLH unterdrückt wird. Infolgedessen erzeugt das aus der m-Bit-Speicherschaltung 5 ausgelesene Datensignal höherer Ordnung Hi entsprechend diesem leeren Block ein leeres Bit, und in der Multiplexerschaltung 200 (Fig. 3) wird ein Stopfbit eingefügt.
Entsprechend der obigen Arbeitsweise wird in jedes der Datensignale höherer Ordnung H&sub1; bis HN, die von den Pulsstopfschaltungen 100&sub1; bis 100N für alle Kanäle ausgegeben werden, in der zu synchronisierenden Multiplexerschaltung 200 die entsprechende Anzahl von Stopfbits eingefügt. Dann werden alle Datensignale höherer Ordnung unter Verwendung des Takts höherer Ordnung von (CLH N) Mb/s multiplexiert, mit Rahmenbits versehen und als multiplexiertes Signal HM ausgegeben.
Durch Anordnen der Schaltungen auf die oben beschriebene Weise können die Schreib- und Lesepositionen immer in den minimalen Phasenintervallen überwacht werden, was mit der Aussage gleichwertig ist, daß die Phasen der Schreib- und Lesetakte für jedes Bit verglichen werden, was insofern vorteilhaft ist, als die zum Erreichen des stationären Zustands benötigte Zeitspanne verkürzt werden kann.
Vorstehend ist zwar ein spezielles, bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung dargestellt und ausführlich beschrieben worden; dies ist aber so zu verstehen, daß verschiedene Änderungen und Modifikationen daran vorgenommen werden können, ohne vom Schutzumfang der beigefügten Ansprüche abzuweichen.

Claims

1. Pulsstopfschaltung für jeden Kanal einer Pulsstopfmultiplexeinrichtung, in der Datensignale niederer Ordnung für N Kanäle (N: positive ganze Zahl) eingegeben und nach dem Hinzufügen von Stopfbits zu den Datensignalen niederer Ordnung zum Synchronisieren der Bitrate der eingegebenen Datensignale niederer Ordnung mit einer höheren Bitrate diese Datensignale multiplexiert und ausgegeben werden, wobei die Einrichtung aufweist:

einen ersten Teiler (6) zur Eingabe eines mit dem eingegebenen Datensignal niederer Ordnung für einen Einzelkanal synchronisierenden Taktsignals niederer Ordnung (CLi), um zum Erzeugen eines Schreibtaktsignals das Taktsignal auf um zu teilen (m: positive ganze Zahl).

einen zweiten Teiler (7) zur Eingabe eines Taktsignals höherer Ordnung (CLH), dessen Bitrate für jeden Kanal nicht niedriger als der des Taktsignals niederer Ordnung ist, um zum Erzeugen eines Lesetaktsignals das Taktsignal höherer Ordnung auf 1/m zu teilen;

eine m-Bit-Speicherschaltung (5), in die das Datensignal niederer Ordnung durch das vom ersten Teiler (6) erzeugte Schreibtaktsignal eingeschrieben wird und aus der das Datensignal niederer Ordnung durch das vom zweiten Teiler (7) erzeugte Lesetaktsignal ausgelesen wird, um als Datensignal höherer Ordnung ausgegeben zu werden;

eine Taktsignalsteuerschaltung (9) zum Unterdrücken des in den zweiten Teiler eintretenden Taktsignals höherer Ordnung, wenn an die Taktsignalsteuerschaltung ein Taktsteuersignal übermittelt wird;

gekennzeichnet durch:

eine erste Steuereinrichtung (8, 12) zum Vergleich der Position des Schreibtaktsignals mit der Position des Lesetaktsignals in Intervallen von m Bits beim Auslesen des Datensignals höherer Ordnung aus der Speicherschaltung und zum Rücksetzen des ersten und des zweiten Teilers in der Kopfposition des nächsten Rahmens, wenn das dazwischenliegende Intervall in vorgegebene k Bits (k ≤ m) fällt, um die Schreib- und Lesetaktsignale in eine vorgegebene Positionsbeziehung zu bringen; und

eine zweite Steuereinrichtung (13-15) zum Vergleich der Zählwerte des Schreibtaktsignals und des Lesetaktsignals zum Zeitpunkt des letzten Bits jedes Rahmens, um das Taktsteuersignal an die Taktsignalsteuerschaltung (9) zu senden.

2. Pulsstopfschaltung nach Anspruch 1, wobei die erste Steuereinrichtung (8, 12) aufweist: einen Phasenkomparator (8) zur Überwachung der S-ten (S ≤ m) Ausgangssignale des ersten und des zweiten Teilers, um ein Rücksetzbefehlssignal auszugeben, wenn die dazwischenliegende Phasendifferenz in diese k Bits fällt, und einen Rücksetzsignalgenerator (12) zur Ausgabe eines Rücksetzsignals an den ersten und den zweiten Teiler in der Kopfposition des nächsten Rahmens in Übereinstimmung mit einem getrennt eingegebenen Rahmensignal, wenn das Rücksetzbefehlssignal zum Rücksetzen eingegeben wird.

3. Pulsstopfschaltung nach Anspruch 1 oder 2, wobei die zweite Steuereinrichtung (13-15) aufweist: einen ersten Zähler (13) zum Zählen des eingegebenen Taktsignals niederer Ordnung, einen zweiten Zähler (14) zum Zählen des von der Taktsignalsteuerschaltung ausgegebenen Taktsignals höherer Ordnung, und einen Zählwertkomparator (15) zum Vergleich der vom ersten bzw. vom zweiten Zähler ausgegebenen Zählwerte bei Eingabe des Rahmensignals und zur Ausgabe des Taktsteuersignals an die Taktsignalsteuerschaltung (9), wenn die Differenz zwischen den Zählwerten ein Bit übersteigt.

4. Pulsstopfschaltung nach Anspruch 2 oder 3, wobei das Rahmensignal durch einen Haupttakt oder Netztakt erzeugt wird.

5. Pulsstopfschaltung nach einem der Ansprüche 1 bis 3, wobei die erste und die zweite Steuereinrichtung jeweils mit Software ausgestattet sind.

6. Pulsstopfverfahren zum Hinzufügen von Stopfbits zu jedem der Datensignale niederer Ordnung, um eine Synchronisation des Rahmens mit einer höheren Bitrate zu veranlassen und eine Pulsstopfmultiplexoperation an den Datensignalen niederer Ordnung für N Kanäle auszuführen, mit den folgenden Schritten:

Teilen des mit dem eingegebenen Datensignal niederer Ordnung synchronisierenden Taktsignalbits niederer Ordnung für einen Einzelkanal auf 1/m, um ein Schreibtaktsignal für eine m-Bit-Speicherschaltung (5) zu bilden;

Eingeben eines Taktsignals höherer Ordnung mit einer Bitrate, die nicht niedriger als diejenigen der Taktsignale niederer Ordnung jedes Kanals ist, um das Taktsignal höherer Ordnung auf 1/m zu teilen und ein Lesetaktsignal zum Auslesen der Daten aus der Speicherschaltung zu bilden;

gekennzeichnet durch:

Vergleich der Position des Schreibtaktsignals mit der Position des Lesetaktsignals in Intervallen von m Bits beim Auslesen des Datensignals aus der Speicherschaltung und Rücksetzen des ersten bzw. des zweiten Teilers (6 bzw. 7) in der Kopfposition des nächsten Rahmens, wenn das dazwischenliegende Intervall höchstens gleich vorgegebenen k Bits (k ≤ m) wird, um das Schreibtaktsignal und das Lesetaktsignal in eine vorgegebene Positionsbeziehung zu bringen; und

Vergleich der Zählwerte des Schreibtaktsignals und des Lesetaktsignals mittels ihres letzten Bits jedes Rahmens, um das eingegebene Taktsignal höherer Ordnung zu unterdrücken, wenn die dazwischenliegende Differenz ein Bit übersteigt.