JP2964916B2 - ディジタル位相同期回路及びこれを用いたデータ受信回路 - Google Patents
ディジタル位相同期回路及びこれを用いたデータ受信回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
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Description
【０００１】
【産業上の利用分野】本発明はディジタル位相同期回路
及びこれを用いたデータ受信回路に関し、特にＳＤＨ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒ
ａｒｃｈｙ）網においてスタッフ同期に用いる完全２次
系ＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）及びこれを用いたデータ受信回路に関す
る。
及びこれを用いたデータ受信回路に関し、特にＳＤＨ
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒ
ａｒｃｈｙ）網においてスタッフ同期に用いる完全２次
系ＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）及びこれを用いたデータ受信回路に関す
る。
【０００２】
【従来の技術】ＳＤＨ網においては、高速側信号の周波
数を調整するために、バイトスタッフィングを用いるポ
インタ操作が採用されている。すなわち、データ送信側
でスタッフパルスを挿入（スタッフ）し、この挿入した
スタッフパルスをデータ受信側で除去（デスタッフ）し
ている。送信されたデータは、受信側に設けられたメモ
リに一旦書込まれ、このデータが受信側の低速側信号で
読出される。
数を調整するために、バイトスタッフィングを用いるポ
インタ操作が採用されている。すなわち、データ送信側
でスタッフパルスを挿入（スタッフ）し、この挿入した
スタッフパルスをデータ受信側で除去（デスタッフ）し
ている。送信されたデータは、受信側に設けられたメモ
リに一旦書込まれ、このデータが受信側の低速側信号で
読出される。
【０００３】ところで、このポインタ操作においては、
バイトスタッフィングを行う結果として位相ギャップが
発生する。したがって、高速側クロック信号から低速側
クロック信号を得るためにはポインタ操作、すなわちス
タッフパルスの挿入及び除去によって発生する位相ギャ
ップを抑制する必要がある。そして、この位相ギャップ
の抑制された低速側クロックを用いてメモリの読出しを
行うのである。
バイトスタッフィングを行う結果として位相ギャップが
発生する。したがって、高速側クロック信号から低速側
クロック信号を得るためにはポインタ操作、すなわちス
タッフパルスの挿入及び除去によって発生する位相ギャ
ップを抑制する必要がある。そして、この位相ギャップ
の抑制された低速側クロックを用いてメモリの読出しを
行うのである。
【０００４】通常、このメモリからデータの読出しを行
う場合には、アナログ方式のＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）が用いられる。ところが、ＰＬＬ
に位相ギャップを持った信号を入力すると、出力側の位
相ギャップを持たない信号との位相比較時に位相誤差が
発生してしまう。この位相誤差を軽減する方法として、
完全２次ＤＰＬＬを用いてデータ受信回路を構成する方
法がある。これについて図面を参照して説明する。
う場合には、アナログ方式のＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）が用いられる。ところが、ＰＬＬ
に位相ギャップを持った信号を入力すると、出力側の位
相ギャップを持たない信号との位相比較時に位相誤差が
発生してしまう。この位相誤差を軽減する方法として、
完全２次ＤＰＬＬを用いてデータ受信回路を構成する方
法がある。これについて図面を参照して説明する。
【０００５】図４は完全２次ＤＰＬＬを用いた従来のデ
ータ受信回路の主要部の構成を示すブロック図である。
同図の完全２次ＤＰＬＬは、高速側クロック信号を基準
信号とし、低速側クロック信号を送出して図示せぬメモ
リのデータ読出しを行う構成である。上述したように、
送信されたデータは、受信側に設けられたメモリに一旦
書込まれるが、このメモリに書込まれたデータを低速側
信号で読出すのである。つまり、図においては完全２次
ＤＰＬＬを用いたデータ受信回路が示されているのであ
る。
ータ受信回路の主要部の構成を示すブロック図である。
同図の完全２次ＤＰＬＬは、高速側クロック信号を基準
信号とし、低速側クロック信号を送出して図示せぬメモ
リのデータ読出しを行う構成である。上述したように、
送信されたデータは、受信側に設けられたメモリに一旦
書込まれるが、このメモリに書込まれたデータを低速側
信号で読出すのである。つまり、図においては完全２次
ＤＰＬＬを用いたデータ受信回路が示されているのであ
る。
【０００６】図において完全２次ＤＰＬＬは、特定の繰
返し周波数を有する発振信号である基準クロック信号１
０１にパルスを付加又は除去することにより周波数を調
整する周波数調整器１と、周波数調整された基準クロッ
ク信号１０１をＲ分周し低速側クロック信号２０として
出力するＲ分周器２と、高速側クロック信号３０、低速
側クロック信号２０をそれぞれＮ分周するＮ分周器３−
１，３−２と、Ｎ分周器３−１，３−２の出力同士を位
相比較し、位相差１８０°に対してどれだけ位相が進ん
でいるかを表す進み位相パルス４０１と位相差１８０°
に対してどれだけ位相が遅れているかを表す遅れ位相パ
ルス４０２とを出力する多値位相比較器４と、この多値
位相比較器４の出力である進み位相のパルス数と遅れ位
相のパルス数との差を１／Ｎ１にする（Ｎ１分割する）
１次ランダムウォークフィルタ５と、周波数調整器１へ
の制御パルスを得る加減算回路９とからなる１次ループ
を含んで構成されている。
返し周波数を有する発振信号である基準クロック信号１
０１にパルスを付加又は除去することにより周波数を調
整する周波数調整器１と、周波数調整された基準クロッ
ク信号１０１をＲ分周し低速側クロック信号２０として
出力するＲ分周器２と、高速側クロック信号３０、低速
側クロック信号２０をそれぞれＮ分周するＮ分周器３−
１，３−２と、Ｎ分周器３−１，３−２の出力同士を位
相比較し、位相差１８０°に対してどれだけ位相が進ん
でいるかを表す進み位相パルス４０１と位相差１８０°
に対してどれだけ位相が遅れているかを表す遅れ位相パ
ルス４０２とを出力する多値位相比較器４と、この多値
位相比較器４の出力である進み位相のパルス数と遅れ位
相のパルス数との差を１／Ｎ１にする（Ｎ１分割する）
１次ランダムウォークフィルタ５と、周波数調整器１へ
の制御パルスを得る加減算回路９とからなる１次ループ
を含んで構成されている。
【０００７】また、本ＤＰＬＬは、１次ランダムウォー
クフィルタ５の出力パルス数を１／Ｎ２にする（Ｎ２分
割する）２次ランダムウォークフィルタ６と、この２次
ランダムウォークフィルタ６の出力を記憶するＱカウン
タ７と、低速側クロック信号２０に応じていくつかの付
加パルス又は除去パルスを生成し、Ｑカウンタ７に記憶
された値に応じて付加パルス及び除去パルスのうち系の
中心周波数に相当するパルスを選択して出力するレート
マルチプライヤ８と、１次ランダムウォークフィルタ５
の出力とレートマルチプライヤ８の出力とを加減算し、
周波数調整器１への制御パルスを得る加減算回路９とか
らなる２次ループを含んで構成されている。
クフィルタ５の出力パルス数を１／Ｎ２にする（Ｎ２分
割する）２次ランダムウォークフィルタ６と、この２次
ランダムウォークフィルタ６の出力を記憶するＱカウン
タ７と、低速側クロック信号２０に応じていくつかの付
加パルス又は除去パルスを生成し、Ｑカウンタ７に記憶
された値に応じて付加パルス及び除去パルスのうち系の
中心周波数に相当するパルスを選択して出力するレート
マルチプライヤ８と、１次ランダムウォークフィルタ５
の出力とレートマルチプライヤ８の出力とを加減算し、
周波数調整器１への制御パルスを得る加減算回路９とか
らなる２次ループを含んで構成されている。
【０００８】かかる構成において、従来の完全２次系Ｄ
ＰＬＬを用いたデータ受信回路は、２次ループによって
系の中心周波数、すなわちロック状態での周波数を記憶
して動作し、系の中心周波数を記憶して動作している間
は定常位相誤差を発生しないという特徴がある。つま
り、定常位相誤差は高速側クロック信号３０の周波数と
ＰＬＬの基準クロック信号１０１の周波数とがずれてい
る場合にＰＬＬを高速側クロック信号３０の周波数にロ
ックさせるために発生するものであり、１次ループによ
り制御パルスを周波数調整器１へ加えている時に発生す
る。しかし、系の中心周波数を記憶して動作している間
は、２次ループが制御パルスを周波数調整器１へ加える
ため、１次ループの制御パルスによる定常位相誤差は発
生しない。なお、同様な構成のＤＰＬＬが特開昭６２−
１５４９２９号公報に記載されている。
ＰＬＬを用いたデータ受信回路は、２次ループによって
系の中心周波数、すなわちロック状態での周波数を記憶
して動作し、系の中心周波数を記憶して動作している間
は定常位相誤差を発生しないという特徴がある。つま
り、定常位相誤差は高速側クロック信号３０の周波数と
ＰＬＬの基準クロック信号１０１の周波数とがずれてい
る場合にＰＬＬを高速側クロック信号３０の周波数にロ
ックさせるために発生するものであり、１次ループによ
り制御パルスを周波数調整器１へ加えている時に発生す
る。しかし、系の中心周波数を記憶して動作している間
は、２次ループが制御パルスを周波数調整器１へ加える
ため、１次ループの制御パルスによる定常位相誤差は発
生しない。なお、同様な構成のＤＰＬＬが特開昭６２−
１５４９２９号公報に記載されている。
【０００９】さらに、図５を参照して図４のＤＰＬＬの
動作について説明する。同図には高速側クロック信号３
０、低速側クロック信号２０、Ｎ分周器３−１の出力３
０１、Ｎ分周器３−２の出力３０２、多値位相比較器４
の出力４０１及び４０２が示されている。なお、説明の
便宜上、Ｎ＝８とする。
動作について説明する。同図には高速側クロック信号３
０、低速側クロック信号２０、Ｎ分周器３−１の出力３
０１、Ｎ分周器３−２の出力３０２、多値位相比較器４
の出力４０１及び４０２が示されている。なお、説明の
便宜上、Ｎ＝８とする。
【００１０】図中の各信号のうち、（ａ）はパルスの歯
抜けがない場合の波形、（ｂ）はパルススタッフィング
によってパルスに歯抜けがある場合の波形である。
抜けがない場合の波形、（ｂ）はパルススタッフィング
によってパルスに歯抜けがある場合の波形である。
【００１１】図において、高速側クロック信号３０にパ
ルスの歯抜けがない場合には、これをＮ分周するＮ分周
器３−１からは出力３０１（ａ）が出力される。この出
力３０１（ａ）は、高速側クロック信号３０（ａ）の８
パルス毎に１発のパルスが現れる信号である。Ｎ分周器
３−２はＮ分周器３−１に対して１８０°位相がずれた
動作を行うので、その出力３０２は低速側クロック信号
２０の８パルス毎に１発のパルスであり、かつ出力３０
１（ａ）とは位相が１８０°ずれている。
ルスの歯抜けがない場合には、これをＮ分周するＮ分周
器３−１からは出力３０１（ａ）が出力される。この出
力３０１（ａ）は、高速側クロック信号３０（ａ）の８
パルス毎に１発のパルスが現れる信号である。Ｎ分周器
３−２はＮ分周器３−１に対して１８０°位相がずれた
動作を行うので、その出力３０２は低速側クロック信号
２０の８パルス毎に１発のパルスであり、かつ出力３０
１（ａ）とは位相が１８０°ずれている。
【００１２】つまり、図示せぬメモリへの書込みクロッ
ク信号となる高速側クロック信号と、同メモリの読出し
クロック信号となる低速クロック信号との位相差を１８
０°としておくことで、同メモリに対する書込みと読出
しとを交互に行うのである。この位相差が１８０°の
時、多値位相比較器４からの進み位相パルス４０１
（ａ）及び遅れ位相パルス４０２（ａ）は共にパルスデ
ューティ比が５０［％］となる。よって、位相差が１８
０°であれば図中のＴ１とＴ２とが等しくなる。
ク信号となる高速側クロック信号と、同メモリの読出し
クロック信号となる低速クロック信号との位相差を１８
０°としておくことで、同メモリに対する書込みと読出
しとを交互に行うのである。この位相差が１８０°の
時、多値位相比較器４からの進み位相パルス４０１
（ａ）及び遅れ位相パルス４０２（ａ）は共にパルスデ
ューティ比が５０［％］となる。よって、位相差が１８
０°であれば図中のＴ１とＴ２とが等しくなる。
【００１３】一方、パルススタッフィングによって高速
側クロック信号３０にパルスの歯抜けができた場合につ
いて説明する。図中のクロック信号３０（ｂ）に示され
ているようにパルスの歯抜けができると、Ｎ分周器３−
１の出力３０１（ｂ）は本来のパルス位置より遅れた位
置にパルスが現れる波形となる。これに対し、Ｎ分周器
３−２の出力３０２は先述の場合と同様の波形である。
側クロック信号３０にパルスの歯抜けができた場合につ
いて説明する。図中のクロック信号３０（ｂ）に示され
ているようにパルスの歯抜けができると、Ｎ分周器３−
１の出力３０１（ｂ）は本来のパルス位置より遅れた位
置にパルスが現れる波形となる。これに対し、Ｎ分周器
３−２の出力３０２は先述の場合と同様の波形である。
【００１４】したがって、多値位相比較器４からの進み
位相パルス４０１（ｂ）及び遅れ位相パルス４０２
（ｂ）は共にＴ１とＴ２とが等しくなくなり、デューテ
ィ比が５０［％］でなくなる。このような場合において
も、本ＤＰＬＬにおいては、２次ループ内のＱカウンタ
７に位相同期状態におけるカウント値を記憶しているた
め、高速側クロック信号３０にパルスの歯抜けがあって
も低速側クロック信号２０にはパルスの歯抜けがないの
である。
位相パルス４０１（ｂ）及び遅れ位相パルス４０２
（ｂ）は共にＴ１とＴ２とが等しくなくなり、デューテ
ィ比が５０［％］でなくなる。このような場合において
も、本ＤＰＬＬにおいては、２次ループ内のＱカウンタ
７に位相同期状態におけるカウント値を記憶しているた
め、高速側クロック信号３０にパルスの歯抜けがあって
も低速側クロック信号２０にはパルスの歯抜けがないの
である。
【００１５】
【発明が解決しようとする課題】上述した従来の完全２
次系ＤＰＬＬを用いたデータ受信回路では、高速側クロ
ック信号３０が断となった場合、多値位相比較器４で
は、Ｎ分周器３−１，３−２の両出力信号の位相比較が
正しく行われず、誤った制御パルスが出力される。１次
ループでは、この誤った制御パルスが１次ランダムウォ
ークフィルタ５を経由して周波数調整器１へ入力され
る。また、２次ループでは、誤った制御パルスが１次ラ
ンダムウォークフィルタ５と２次ランダムウォークフィ
ルタ６とを経由してＱカウンタ７に入力される。
次系ＤＰＬＬを用いたデータ受信回路では、高速側クロ
ック信号３０が断となった場合、多値位相比較器４で
は、Ｎ分周器３−１，３−２の両出力信号の位相比較が
正しく行われず、誤った制御パルスが出力される。１次
ループでは、この誤った制御パルスが１次ランダムウォ
ークフィルタ５を経由して周波数調整器１へ入力され
る。また、２次ループでは、誤った制御パルスが１次ラ
ンダムウォークフィルタ５と２次ランダムウォークフィ
ルタ６とを経由してＱカウンタ７に入力される。
【００１６】Ｑカウンタ７では、誤った制御パルスによ
って作られた２次ランダムウォークフィルタ６の出力を
計数し、計数した値を記憶するため、Ｑカウンタ７は今
まで記憶していた系の中心周波数に相当する計数値を変
更してしまう。レートマルチプライヤ８では、Ｑカウン
タ７の誤った計数値により付加パルス，除去パルスを生
成し、周波数調整器１へ送出することになる。したがっ
て、周波数調整器１において基準クロック信号と１次ル
ープの制御パルス及び２次ループの制御パルスとで作ら
れるＤＰＬＬのフリーラン周波数が系の中心周波数から
外れることとなる。
って作られた２次ランダムウォークフィルタ６の出力を
計数し、計数した値を記憶するため、Ｑカウンタ７は今
まで記憶していた系の中心周波数に相当する計数値を変
更してしまう。レートマルチプライヤ８では、Ｑカウン
タ７の誤った計数値により付加パルス，除去パルスを生
成し、周波数調整器１へ送出することになる。したがっ
て、周波数調整器１において基準クロック信号と１次ル
ープの制御パルス及び２次ループの制御パルスとで作ら
れるＤＰＬＬのフリーラン周波数が系の中心周波数から
外れることとなる。
【００１７】そしてＤＰＬＬでは、中心周波数から外れ
た周波数を、系の中心周波数と認識して動作するため、
装置外部へ誤った低速側伝送信号を出力するという欠点
があった。
た周波数を、系の中心周波数と認識して動作するため、
装置外部へ誤った低速側伝送信号を出力するという欠点
があった。
【００１８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は高速側クロッ
ク信号が断となった場合に、フリーラン周波数が系の中
心周波数から外れることなく、正しい周波数の低速側ク
ロック信号を送出することのできるディジタル位相同期
回路及びこれを用いたデータ受信回路を提供することで
ある。
るためになされたものであり、その目的は高速側クロッ
ク信号が断となった場合に、フリーラン周波数が系の中
心周波数から外れることなく、正しい周波数の低速側ク
ロック信号を送出することのできるディジタル位相同期
回路及びこれを用いたデータ受信回路を提供することで
ある。
【００１９】
【課題を解決するための手段】本発明によるディジタル
位相同期回路は、特定の繰返し周波数を有する発振信号
である基準クロック信号に対してパルスの付加又は除去
を行うことにより周波数を調整する周波数調整手段と、
この周波数調整された基準クロック信号をＲ分周し低速
側クロック信号として出力するＲ分周器と、外部から入
力される高速側クロック信号をＮ分周する第１のＮ分周
手段と、低速側クロック信号をＮ分周する第２のＮ分周
手段と、前記第１及び第２のＮ分周手段の出力同士を位
相比較し位相進み状態を示す進み位相パルス及び位相遅
れ状態を示す遅れ位相パルスを送出する多値位相比較手
段と、この多値位相比較手段の出力である進み位相のパ
ルス数と遅れ位相のパルス数との差をＮ１分割する１次
ランダムウォークフィルタと、前記１次ランダムウォー
クフィルタの出力パルス数をＮ２分割する２次ランダム
ウォークフィルタと、この２次ランダムウォークフィル
タの出力パルスに応じて増減カウントしそのカウント値
を記憶するＱカウンタと、前記低速側クロック信号に応
じていくつかの付加パルス又は除去パルスを生成し前記
Ｑカウンタに記憶された値に応じてこれら付加パルス及
び除去パルスのうち系の中心周波数に相当するパルスを
選択して出力するレートマルチプライヤと、前記１次ラ
ンダムウォークフィルタの出力と前記レートマルチプラ
イヤの出力とを加減算し前記周波数調整手段への制御パ
ルスを得る加減算手段とを含み、 前記周波数調整手段、
前記Ｒ分周器、前記第１のＮ分周手段、前記第２のＮ分
周手段、前記多値位相比較手段、前記１次ランダムウォ
ークフィルタ及び前記加減算手段によって１次ループを
構成し、 前記２次ランダムウォークフィルタ、前記Ｑカ
ウンタ、前記レートマルチプライヤ及び前記加減算手段
によって２次ループを構成したディジタル位相同期回路
であって、 前記高速側クロック信号の入力断に応答して
前記Ｑカウンタのカウント値をリセットする制御手段を
含むことを特徴とする。
位相同期回路は、特定の繰返し周波数を有する発振信号
である基準クロック信号に対してパルスの付加又は除去
を行うことにより周波数を調整する周波数調整手段と、
この周波数調整された基準クロック信号をＲ分周し低速
側クロック信号として出力するＲ分周器と、外部から入
力される高速側クロック信号をＮ分周する第１のＮ分周
手段と、低速側クロック信号をＮ分周する第２のＮ分周
手段と、前記第１及び第２のＮ分周手段の出力同士を位
相比較し位相進み状態を示す進み位相パルス及び位相遅
れ状態を示す遅れ位相パルスを送出する多値位相比較手
段と、この多値位相比較手段の出力である進み位相のパ
ルス数と遅れ位相のパルス数との差をＮ１分割する１次
ランダムウォークフィルタと、前記１次ランダムウォー
クフィルタの出力パルス数をＮ２分割する２次ランダム
ウォークフィルタと、この２次ランダムウォークフィル
タの出力パルスに応じて増減カウントしそのカウント値
を記憶するＱカウンタと、前記低速側クロック信号に応
じていくつかの付加パルス又は除去パルスを生成し前記
Ｑカウンタに記憶された値に応じてこれら付加パルス及
び除去パルスのうち系の中心周波数に相当するパルスを
選択して出力するレートマルチプライヤと、前記１次ラ
ンダムウォークフィルタの出力と前記レートマルチプラ
イヤの出力とを加減算し前記周波数調整手段への制御パ
ルスを得る加減算手段とを含み、 前記周波数調整手段、
前記Ｒ分周器、前記第１のＮ分周手段、前記第２のＮ分
周手段、前記多値位相比較手段、前記１次ランダムウォ
ークフィルタ及び前記加減算手段によって１次ループを
構成し、 前記２次ランダムウォークフィルタ、前記Ｑカ
ウンタ、前記レートマルチプライヤ及び前記加減算手段
によって２次ループを構成したディジタル位相同期回路
であって、 前記高速側クロック信号の入力断に応答して
前記Ｑカウンタのカウント値をリセットする制御手段を
含むことを特徴とする。
【００２０】本発明によるデータ受信回路は、上記ディ
ジタル位相同期回路と、前記高速側クロック信号により
受信データが書込まれるメモリとを含むデータ受信回路
であって、前記メモリに書込まれたデータが前記低速側
クロック信号により読出されることを特徴とする。
ジタル位相同期回路と、前記高速側クロック信号により
受信データが書込まれるメモリとを含むデータ受信回路
であって、前記メモリに書込まれたデータが前記低速側
クロック信号により読出されることを特徴とする。
【００２１】
【作用】高速側クロック信号が断となった場合に高速側
クロック障害検出回路から１次ランダムウォークフィル
タ、２次ランダムウォークフィルタ、Ｑカウンタに対し
てリセット信号を送出する。これにより周波数調整器に
おける基準クロック信号に対するパルスの制御を止め、
基準クロック信号をＲ分周した信号を低速側クロック信
号として出力するため、低速側クロック信号障害を防ぐ
ことができる。
クロック障害検出回路から１次ランダムウォークフィル
タ、２次ランダムウォークフィルタ、Ｑカウンタに対し
てリセット信号を送出する。これにより周波数調整器に
おける基準クロック信号に対するパルスの制御を止め、
基準クロック信号をＲ分周した信号を低速側クロック信
号として出力するため、低速側クロック信号障害を防ぐ
ことができる。
【００２２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２３】図１は本発明によるディジタル位相同期回
路を用いたデータ受信回路の一実施例の構成を示すブロ
ック図であり、図４と同等部分は同一符号により示され
ている。図において、本実施例のデータ受信回路は、周
波数調整器１と、Ｒ分周器２と、Ｎ分周器３−１及び３
−２と、多値位相比較器４と、１次ランダムウォークフ
ィルタ５と、２次ランダムウォークフィルタ６と、Ｑカ
ウンタ７と、レートマルチプライヤ８と、加減算回路９
と、高速側クロック障害検出回路１０とを含んで構成さ
れている。
路を用いたデータ受信回路の一実施例の構成を示すブロ
ック図であり、図４と同等部分は同一符号により示され
ている。図において、本実施例のデータ受信回路は、周
波数調整器１と、Ｒ分周器２と、Ｎ分周器３−１及び３
−２と、多値位相比較器４と、１次ランダムウォークフ
ィルタ５と、２次ランダムウォークフィルタ６と、Ｑカ
ウンタ７と、レートマルチプライヤ８と、加減算回路９
と、高速側クロック障害検出回路１０とを含んで構成さ
れている。
【００２４】ここで、周波数調整器１、Ｒ分周器２、Ｎ
分周器３−１及び３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５並びに加減算回路９は１次ルー
プを構成し、２次ランダムウォークフィルタ６、Ｑカウ
ンタ７、レートマルチプライヤ８及び加減算回路９は２
次ループを構成している。
分周器３−１及び３−２、多値位相比較器４、１次ラン
ダムウォークフィルタ５並びに加減算回路９は１次ルー
プを構成し、２次ランダムウォークフィルタ６、Ｑカウ
ンタ７、レートマルチプライヤ８及び加減算回路９は２
次ループを構成している。
【００２５】周波数調整器１は、基準クロック信号１０
１にパルスを付加又は除去することにより周波数を調整
する。Ｒ分周器２は、周波数調整された基準クロック信
号１０１をＲ分周して低速側クロック信号を２０として
出力する。Ｎ分周器３−１，３−２は、高速側クロック
信号３０、低速側クロック信号２０をそれぞれＮ分周す
る。多値位相比較器４はＮ分周器３−１，３−２の出力
を位相比較し、位相差１８０°に対してどれだけ位相が
進んでいるかを表す進み位相パルス４０１と位相差１８
０°に対してどれだけ位相が遅れているかを表す遅れ位
相パルス４０２とを出力する。
１にパルスを付加又は除去することにより周波数を調整
する。Ｒ分周器２は、周波数調整された基準クロック信
号１０１をＲ分周して低速側クロック信号を２０として
出力する。Ｎ分周器３−１，３−２は、高速側クロック
信号３０、低速側クロック信号２０をそれぞれＮ分周す
る。多値位相比較器４はＮ分周器３−１，３−２の出力
を位相比較し、位相差１８０°に対してどれだけ位相が
進んでいるかを表す進み位相パルス４０１と位相差１８
０°に対してどれだけ位相が遅れているかを表す遅れ位
相パルス４０２とを出力する。
【００２６】１次ランダムウォークフィルタ５はアップ
・ダウンカウンタであり、多値位相比較器４の出力であ
る進み位相パルス４０１でアップカウントし、遅れ位相
パルス４０２でダウンカウントする。そして、このフィ
ルタ５は各々のカウント数の差をＮ１分割し、周波数調
整器１へ制御パルスを送出する。制御パルスは２つあ
り、１つは付加パルス（１次ランダムウォークフィルタ
５でカウント値がプラスを示すパルス）で、もう１つは
除去パルス（１次ランダムウォークフィルタ５でカウン
ト値がマイナスを示すパルス）である。
・ダウンカウンタであり、多値位相比較器４の出力であ
る進み位相パルス４０１でアップカウントし、遅れ位相
パルス４０２でダウンカウントする。そして、このフィ
ルタ５は各々のカウント数の差をＮ１分割し、周波数調
整器１へ制御パルスを送出する。制御パルスは２つあ
り、１つは付加パルス（１次ランダムウォークフィルタ
５でカウント値がプラスを示すパルス）で、もう１つは
除去パルス（１次ランダムウォークフィルタ５でカウン
ト値がマイナスを示すパルス）である。
【００２７】２次ランダムウォークフィルタ６はアップ
・ダウンカウンタであり、１次ランダムウォークフィル
タ５と同様に、１次ランダムウォークフィルタ５の制御
パルスをアップ／ダウンカウントし、各々のカウント数
の差をＮ２分割する。
・ダウンカウンタであり、１次ランダムウォークフィル
タ５と同様に、１次ランダムウォークフィルタ５の制御
パルスをアップ／ダウンカウントし、各々のカウント数
の差をＮ２分割する。
【００２８】Ｑカウンタ７は、２次ランダムウォークフ
ィルタ６の出力である付加パルス又は除去パルスの数を
計数し、計数した数を記憶する。
ィルタ６の出力である付加パルス又は除去パルスの数を
計数し、計数した数を記憶する。
【００２９】レートマルチプライヤ８は、低速側クロッ
ク信号２０により、周波数が異なるいくつかの付加パル
ス又は除去パルスを生成し、Ｑカウンタ７に記憶された
値に応じてこれらの付加パルス又は除去パルスのうちの
１つを選択し、系の中心周波数に相当する第２の付加パ
ルス又は除去パルスとして周波数調整器１に対して制御
を加える。
ク信号２０により、周波数が異なるいくつかの付加パル
ス又は除去パルスを生成し、Ｑカウンタ７に記憶された
値に応じてこれらの付加パルス又は除去パルスのうちの
１つを選択し、系の中心周波数に相当する第２の付加パ
ルス又は除去パルスとして周波数調整器１に対して制御
を加える。
【００３０】加減算器９は、１次ランダムウォークフィ
ルタ５からの付加パルス（インクリメントパルス１：以
下Ｉ１と略す）及び除去パルス（デクリメントパルス
１：以下Ｄ１と略す）とレートマルチプライヤ８からの
付加パルス（インクリメントパルス２：以下Ｉ２と略
す）及び除去パルス（デクリメントパルス２：以下Ｄ２
と略す）を加減演算するものである。そして、この加減
算回路９はある定められた期間の中で、Ｉ１とＩ２とが
出現した場合は付加パルス２個を出力し、Ｄ１とＤ２と
が出現した場合は除去パルス２個を出力し、Ｉ１又はＩ
２が出現した場合は付加パルス１個を出力し、Ｄ１又は
Ｄ２が出現した場合は除去パルス１個を出力する。ま
た、Ｉ１及びＤ２，Ｉ２及びＤ１又はＩ２及びＤ２が出
現した場合は、付加パルス及び除去パルスを出力しな
い。
ルタ５からの付加パルス（インクリメントパルス１：以
下Ｉ１と略す）及び除去パルス（デクリメントパルス
１：以下Ｄ１と略す）とレートマルチプライヤ８からの
付加パルス（インクリメントパルス２：以下Ｉ２と略
す）及び除去パルス（デクリメントパルス２：以下Ｄ２
と略す）を加減演算するものである。そして、この加減
算回路９はある定められた期間の中で、Ｉ１とＩ２とが
出現した場合は付加パルス２個を出力し、Ｄ１とＤ２と
が出現した場合は除去パルス２個を出力し、Ｉ１又はＩ
２が出現した場合は付加パルス１個を出力し、Ｄ１又は
Ｄ２が出現した場合は除去パルス１個を出力する。ま
た、Ｉ１及びＤ２，Ｉ２及びＤ１又はＩ２及びＤ２が出
現した場合は、付加パルス及び除去パルスを出力しな
い。
【００３１】以下、高速側クロック障害検出回路１０の
動作を説明する。高速側クロック信号３０が断となった
とき、Ｎ分周器３−１は「０」又は「１」を連続して出
力する状態になる。多値位相比較器４では、Ｎ分周器３
−１の出力が「０」の場合は進み位相パルス４０１を出
力し続ける。逆に、Ｎ分周器３−１の出力が「１」の場
合は遅れ位相パルス４０２を出力し続ける。
動作を説明する。高速側クロック信号３０が断となった
とき、Ｎ分周器３−１は「０」又は「１」を連続して出
力する状態になる。多値位相比較器４では、Ｎ分周器３
−１の出力が「０」の場合は進み位相パルス４０１を出
力し続ける。逆に、Ｎ分周器３−１の出力が「１」の場
合は遅れ位相パルス４０２を出力し続ける。
【００３２】したがって、高速側クロック障害検出回路
１０では、進み位相パルス数と遅れ位相パルス数とを積
算し、ある閾値を越えた段階で、高速側クロック障害と
判断する。
１０では、進み位相パルス数と遅れ位相パルス数とを積
算し、ある閾値を越えた段階で、高速側クロック障害と
判断する。
【００３３】そして、ＤＰＬＬのフリーラン周波数が系
の中心周波数から外れないように１次ランダムウォーク
フィルタ５、２次ランダムウォークフィルタ６及びＱカ
ウンタ７に対しリセット信号１００を出力しこれらをリ
セットする。このリセット信号１００により、１次ラン
ダムウォークフィルタ５及び２次ランダムウォークフィ
ルタ６では付加パルス及び除去パルスの出力を止め、Ｑ
カウンタ７ではカウント値がリセットされる。
の中心周波数から外れないように１次ランダムウォーク
フィルタ５、２次ランダムウォークフィルタ６及びＱカ
ウンタ７に対しリセット信号１００を出力しこれらをリ
セットする。このリセット信号１００により、１次ラン
ダムウォークフィルタ５及び２次ランダムウォークフィ
ルタ６では付加パルス及び除去パルスの出力を止め、Ｑ
カウンタ７ではカウント値がリセットされる。
【００３４】次に、高速側クロック障害検出回路１０の
内部構成について説明する。図２は図１中の高速側クロ
ック障害検出回路の内部構成例を示す回路図である。図
において、本例の検出回路１０は、進み位相パルス４０
１をイネーブル入力とし３段縦属接続されたＤ型フリッ
プフロップ（以下、ＦＦと略す）Ｄ１１〜Ｄ１３と、遅
れ位相パルス４０２をイネーブル入力とし３段縦属接続
されたＦＦＤ２１〜Ｄ２３と、ＦＦＤ１３のＱ出力及び
ＦＦＤ２３のＱ出力を入力とするアンド回路１００とを
含んで構成されている。なお、各ＦＦはＮ分周器３−２
の出力３０２をクロックとして動作する。
内部構成について説明する。図２は図１中の高速側クロ
ック障害検出回路の内部構成例を示す回路図である。図
において、本例の検出回路１０は、進み位相パルス４０
１をイネーブル入力とし３段縦属接続されたＤ型フリッ
プフロップ（以下、ＦＦと略す）Ｄ１１〜Ｄ１３と、遅
れ位相パルス４０２をイネーブル入力とし３段縦属接続
されたＦＦＤ２１〜Ｄ２３と、ＦＦＤ１３のＱ出力及び
ＦＦＤ２３のＱ出力を入力とするアンド回路１００とを
含んで構成されている。なお、各ＦＦはＮ分周器３−２
の出力３０２をクロックとして動作する。
【００３５】かかる構成において、１段目のＦＦである
Ｄ１１及びＤ２１の入力は共に「０」（グランドレベ
ル）である。したがって、３段目のＦＦであるＤ１３及
びＤ２３のＱ出力が「０」になるためには、クロックが
３発必要である。
Ｄ１１及びＤ２１の入力は共に「０」（グランドレベ
ル）である。したがって、３段目のＦＦであるＤ１３及
びＤ２３のＱ出力が「０」になるためには、クロックが
３発必要である。
【００３６】ところで、上述したように、高速側クロッ
ク信号３０が断となった場合にはＮ分周器３−１の出力
が「０」又は「１」の連続となる。Ｎ分周器３−１の出
力が「０」の場合は進み位相パルス４０１が出力され続
け、逆に「１」の場合は遅れ位相パルス４０２が出力さ
れ続ける。
ク信号３０が断となった場合にはＮ分周器３−１の出力
が「０」又は「１」の連続となる。Ｎ分周器３−１の出
力が「０」の場合は進み位相パルス４０１が出力され続
け、逆に「１」の場合は遅れ位相パルス４０２が出力さ
れ続ける。
【００３７】したがって、高速側クロック信号３０が断
となった場合にはＦＦＤ１１〜Ｄ１３及びＦＦＤ２１〜
２３のいずれか一方がイネーブル状態、他方がディセー
ブル状態になる。
となった場合にはＦＦＤ１１〜Ｄ１３及びＦＦＤ２１〜
２３のいずれか一方がイネーブル状態、他方がディセー
ブル状態になる。
【００３８】ディセーブル状態の場合には、３段目のＦ
ＦであるＤ１３（又はＤ２３）のＱ出力は「１」のまま
である。これに対し、イネーブル状態の場合には、１段
目のＦＦであるＤ１１（又はＤ２１）のＤ入力の「０」
が３段目のＦＦであるＤ１３（又はＤ２３）のＱ出力と
して送出されるまでに３発のクロックが必要である。つ
まり、この検出回路１０は３発目のクロックが入力され
て始めてリセット信号１００を出力するディジタルモノ
ステーブルマルチバイブレータとして動作することにな
る。すなわち、クロックが３発入力された場合にのみ３
段目のＦＦであるＤ１３（又はＤ２３）の出力が「０」
になり、このとき始めてアンド回路の出力１００、すな
わちリセット信号が「１」から「０」に変化するのであ
る。
ＦであるＤ１３（又はＤ２３）のＱ出力は「１」のまま
である。これに対し、イネーブル状態の場合には、１段
目のＦＦであるＤ１１（又はＤ２１）のＤ入力の「０」
が３段目のＦＦであるＤ１３（又はＤ２３）のＱ出力と
して送出されるまでに３発のクロックが必要である。つ
まり、この検出回路１０は３発目のクロックが入力され
て始めてリセット信号１００を出力するディジタルモノ
ステーブルマルチバイブレータとして動作することにな
る。すなわち、クロックが３発入力された場合にのみ３
段目のＦＦであるＤ１３（又はＤ２３）の出力が「０」
になり、このとき始めてアンド回路の出力１００、すな
わちリセット信号が「１」から「０」に変化するのであ
る。
【００３９】さらに図３の波形図を参照すると、高速側
クロック信号３０が時刻ｔ１において断となると、以後
は出力３０１が断となり、出力３０２のみが出力され続
ける。このため、進み位相パルス４０１は「０」のま
ま、遅れ位相パルス４０２は「１」のままとなる。よっ
て、検出回路１０が動作を開始する。そして時刻ｔ２に
おいてＦＦＤ１１の出力が「０」、時刻ｔ３においてＦ
ＦＤ１２の出力が「０」、時刻ｔ４においてＦＦＤ１３
の出力が「０」になる。この時刻ｔ４においては、リセ
ット信号１００が「１」から「０」に変化する。これに
よって、図１中のフィルタ５及び６並びに検出回路１０
がリセットされ、周波数調整器１からは基準クロック信
号１０１がそのまま出力されるのである。
クロック信号３０が時刻ｔ１において断となると、以後
は出力３０１が断となり、出力３０２のみが出力され続
ける。このため、進み位相パルス４０１は「０」のま
ま、遅れ位相パルス４０２は「１」のままとなる。よっ
て、検出回路１０が動作を開始する。そして時刻ｔ２に
おいてＦＦＤ１１の出力が「０」、時刻ｔ３においてＦ
ＦＤ１２の出力が「０」、時刻ｔ４においてＦＦＤ１３
の出力が「０」になる。この時刻ｔ４においては、リセ
ット信号１００が「１」から「０」に変化する。これに
よって、図１中のフィルタ５及び６並びに検出回路１０
がリセットされ、周波数調整器１からは基準クロック信
号１０１がそのまま出力されるのである。
【００４０】なお、高速側クロック信号３０が正常に入
力されていれば、３段目のＦＦであるＤ１３又はＤ２３
は、その出力が「０」になる前にディセーブル状態にな
るので、リセット信号１００は送出されず「１」のまま
となる。必要であれば、ＦＦの段数を増減しても良い。
この段数の増減によって、検出回路１０における検出の
閾値を変化させることができる。
力されていれば、３段目のＦＦであるＤ１３又はＤ２３
は、その出力が「０」になる前にディセーブル状態にな
るので、リセット信号１００は送出されず「１」のまま
となる。必要であれば、ＦＦの段数を増減しても良い。
この段数の増減によって、検出回路１０における検出の
閾値を変化させることができる。
【００４１】以上説明したように本例の回路は、高速側
クロック信号が障害となった場合に高速側クロック障害
検出回路から１次ランダムウォークフィルタ、２次ラン
ダムウォークフィルタ及びＱカウンタに対してリセット
信号を送出することにより、周波数調整器における基準
クロック信号に対するパルスの制御を止める。これによ
り基準クロック信号をそのままＲ分周した信号（フリー
ラン周波数の信号）を低速側クロック信号として出力す
るため、低速側クロック信号障害を防ぐことができ、メ
モリからデータを確実に読出すことができる。
クロック信号が障害となった場合に高速側クロック障害
検出回路から１次ランダムウォークフィルタ、２次ラン
ダムウォークフィルタ及びＱカウンタに対してリセット
信号を送出することにより、周波数調整器における基準
クロック信号に対するパルスの制御を止める。これによ
り基準クロック信号をそのままＲ分周した信号（フリー
ラン周波数の信号）を低速側クロック信号として出力す
るため、低速側クロック信号障害を防ぐことができ、メ
モリからデータを確実に読出すことができる。
【００４２】なお、本例ではＤＰＬＬをデータ受信回路
に用いた場合について説明したが、この場合に限らず、
種々の用途に利用できることは明白である。
に用いた場合について説明したが、この場合に限らず、
種々の用途に利用できることは明白である。
【００４３】
【発明の効果】以上説明したように本発明は、基準クロ
ックが断となったときにリセットを行うことにより、系
の中心周波数から外れないクロックを出力し続けること
ができるという効果がある。これにより、データ受信回
路内のメモリからデータを確実に読出すことができると
いう効果がある。
ックが断となったときにリセットを行うことにより、系
の中心周波数から外れないクロックを出力し続けること
ができるという効果がある。これにより、データ受信回
路内のメモリからデータを確実に読出すことができると
いう効果がある。
【図１】本発明の実施例によるデータ受信回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１中の高速側クロック障害検出回路の内部構
成例を示す回路図である。
成例を示す回路図である。
【図３】図１及び図２の動作を示す波形図である。
【図４】従来のデータ受信回路の構成を示すブロック図
である。
である。
【図５】図４の動作を示す波形図である。
１ 周波数調整器 ２ Ｒ分周器 ３―１、３―２ Ｎ分周器 ４ 多値位相比較器 ５ １次ランダムウォークフィルタ ６ ２次ランダムウォークフィルタ ７ Ｑカウンタ ８ レートマルチプライヤ ９ 加減算回路 １０ 高速側クロック障害検出回路 １００ リセット信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−151821（ＪＰ，Ａ) 特開 昭63−240216（ＪＰ，Ａ) 特開 昭64−32720（ＪＰ，Ａ) 特開 平１−284132（ＪＰ，Ａ) 牧野、安士、高、「網同期方式」、Ｎ ＴＴ研究実用化報告、第28巻７号 （1978）、第251頁〜第270頁 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/033 H03L 7/06 H04J 3/07
Claims (4)
- 【請求項１】 特定の繰返し周波数を有する発振信号で
ある基準クロック信号に対してパルスの付加又は除去を
行うことにより周波数を調整する周波数調整手段と、こ
の周波数調整された基準クロック信号をＲ分周し低速側
クロック信号として出力するＲ分周器と、外部から入力
される高速側クロック信号をＮ分周する第１のＮ分周手
段と、低速側クロック信号をＮ分周する第２のＮ分周手
段と、前記第１及び第２のＮ分周手段の出力同士を位相
比較し位相進み状態を示す進み位相パルス及び位相遅れ
状態を示す遅れ位相パルスを送出する多値位相比較手段
と、この多値位相比較手段の出力である進み位相のパル
ス数と遅れ位相のパルス数との差をＮ１分割する１次ラ
ンダムウォークフィルタと、前記１次ランダムウォーク
フィルタの出力パルス数をＮ２分割する２次ランダムウ
ォークフィルタと、この２次ランダムウォークフィルタ
の出力パルスに応じて増減カウントしそのカウント値を
記憶するＱカウンタと、前記低速側クロック信号に応じ
ていくつかの付加パルス又は除去パルスを生成し前記Ｑ
カウンタに記憶された値に応じてこれら付加パルス及び
除去パルスのうち系の中心周波数に相当するパルスを選
択して出力するレートマルチプライヤと、前記１次ラン
ダムウォークフィルタの出力と前記レートマルチプライ
ヤの出力とを加減算し前記周波数調整手段への制御パル
スを得る加減算手段とを含み、 前記周波数調整手段、前記Ｒ分周器、前記第１のＮ分周
手段、前記第２のＮ分周手段、前記多値位相比較手段、
前記１次ランダムウォークフィルタ及び前記加減算手段
によって１次ループを構成し、 前記２次ランダムウォークフィルタ、前記Ｑカウンタ、
前記レートマルチプライヤ及び前記加減算手段によって
２次ループを構成したディジタル位相同期回路であっ
て、 前記高速側クロック信号の入力断に応答して前記Ｑカウ
ンタのカウント値をリセットする 制御手段を含むことを
特徴とするディジタル位相同期回路。 - 【請求項２】 前記制御手段は、前記高速側クロック信
号の入力が断状態になった時から所定時間経過後にリセ
ット信号を送出し、前記リセット信号により前記Ｑカウ
ンタのカウント値をリセットすることを特徴とする請求
項１記載のディジタル位相同期回路。 - 【請求項３】 前記制御手段は、前記進み位相パルスを
イネーブル入力とし前記第２のＮ分周手段の出力をクロ
ック入力とし前段出力を後段に入力せしめるように複数
段接続された第１のＦＦ群と、前記遅れ位相パルスをイ
ネーブル入力とし前記第２のＮ分周手段の出力をクロッ
ク入力とし前段出力を後段に入力せしめるように複数段
接続された第２のＦＦ群とを含み、前記第１のＦＦ群の
最終段出力及び前記第２のＦＦ群の最終段出力に応じて
前記リセット信号を送出することを特徴とする請求項２
記載のディジタル位相同期回路。 - 【請求項４】 請求項１〜３のいずれかに記載のディジ
タル位相同期回路と、前記高速側クロック信号により受
信データが書込まれるメモリとを含むデータ受信回路で
あって、前記メモリに書込まれたデータが前記低速側ク
ロック信号により読出されることを特徴とするデータ受
信回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7132490A JP2964916B2 (ja) | 1995-05-31 | 1995-05-31 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
| EP96108623A EP0746124B1 (en) | 1995-05-31 | 1996-05-30 | Digital phase synchronous circuit and data receiving circuit including the same |
| DE69622930T DE69622930D1 (de) | 1995-05-31 | 1996-05-30 | Digitale phasensynchrone Schaltung und Datenempfangsschaltung, die diese beinhaltet |
| US08/655,983 US5715286A (en) | 1995-05-31 | 1996-05-31 | Digital phase synchronous circuit and data receiving circuit including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7132490A JP2964916B2 (ja) | 1995-05-31 | 1995-05-31 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331085A JPH08331085A (ja) | 1996-12-13 |
| JP2964916B2 true JP2964916B2 (ja) | 1999-10-18 |
Family
ID=15082599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7132490A Expired - Fee Related JP2964916B2 (ja) | 1995-05-31 | 1995-05-31 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5715286A (ja) |
| EP (1) | EP0746124B1 (ja) |
| JP (1) | JP2964916B2 (ja) |
| DE (1) | DE69622930D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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