JP3425909B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
ロックドループ）回路に関し、特に定常位相誤差の自動
補正回路を備えるＰＬＬ回路に属する。
ロックドループ）回路に関し、特に定常位相誤差の自動
補正回路を備えるＰＬＬ回路に属する。
【０００２】
【従来の技術】従来、定常位相誤差自動補正機能を備え
るＰＬＬ回路は、一般的に系の回路構成が複雑になって
しまっているので、回路的に簡潔なものとすることによ
り、定常位相誤差補正機能を持つＰＬＬの系の設計を容
易にすることが要求されている。これらの要求に応える
ために例えば、公報番号特開昭５８−１８９８１４号公
報や特開昭５９−２１９０２５号公報に開示されている
ように、位相補正を行う回路を追加する事が提案されて
いるが、これらの手法としては、図１０に示すように、
補正回路９６としてループフィルタ９３の前にフィルタ
出力をフィードバックする積分回路を挿入したものや、
図１１に示すように、位相比較器（ＰＦＣ）１０１に補
正回路を挿入したものがある。
るＰＬＬ回路は、一般的に系の回路構成が複雑になって
しまっているので、回路的に簡潔なものとすることによ
り、定常位相誤差補正機能を持つＰＬＬの系の設計を容
易にすることが要求されている。これらの要求に応える
ために例えば、公報番号特開昭５８−１８９８１４号公
報や特開昭５９−２１９０２５号公報に開示されている
ように、位相補正を行う回路を追加する事が提案されて
いるが、これらの手法としては、図１０に示すように、
補正回路９６としてループフィルタ９３の前にフィルタ
出力をフィードバックする積分回路を挿入したものや、
図１１に示すように、位相比較器（ＰＦＣ）１０１に補
正回路を挿入したものがある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。つまり、問題点
は、ＰＬＬ回路内に存在する定常位相誤差を補正する回
路が複雑となることである。その理由は、系の内部で信
号の平均化や補正を行う回路がアナログ回路や複雑なロ
ジックで組まれているためである。
術には以下に掲げる問題点があった。つまり、問題点
は、ＰＬＬ回路内に存在する定常位相誤差を補正する回
路が複雑となることである。その理由は、系の内部で信
号の平均化や補正を行う回路がアナログ回路や複雑なロ
ジックで組まれているためである。
【０００４】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、上述のような複雑
な構造の定常位相誤差補正回路を使用せず、簡単なロジ
ックで定常位相誤差を検出し、自動的に誤差を補正する
ＰＬＬ（フェーズロックドループ）回路を提供する点に
ある。
のであり、その目的とするところは、上述のような複雑
な構造の定常位相誤差補正回路を使用せず、簡単なロジ
ックで定常位相誤差を検出し、自動的に誤差を補正する
ＰＬＬ（フェーズロックドループ）回路を提供する点に
ある。
【０００５】
【課題を解決するための手段】本発明のＰＬＬ回路は、
位相比較器と、チャージポンプと、ループフィルタと、
電圧制御発振器と、定常位相誤差自動補正回路とを備え
るＰＬＬ回路であって、リファレンスクロックと前記電
圧制御発振器の出力クロックであるＶＣＯ出力クロック
の立ち上がり及び立ち下がりの誤差を検出し、定常位相
誤差として出力する定常位相誤差検出手段と、ＰＬＬ回
路が位相引き込みの終了状態にあるときのみ、定常位相
誤差検出を行う制御信号を出力し、前記定常位相誤差検
出手段を制御する定常位相誤差検出制御手段と、前記定
常位相誤差に応じて、リファレンスクロックラインと前
記電圧制御発振器からのフィードバッククロックライン
に負荷を付加し、前記ＶＣＯ出力クロックの立ち上がり
及び立ち下がり、或いは前記ＶＣＯ出力クロックに加え
て前記リファレンスクロックの立ち上がり及び立ち下が
りを調節することで、前記定常位相誤差を小さくする負
荷回路手段と、前記定常位相誤差検出手段で得られた前
記定常位相誤差から前記負荷回路手段を制御する信号を
作り出し、前記負荷回路手段を制御する遅延制御手段と
を備え、前記定常位相誤差検出手段は、前記定常位相誤
差の検出にＤ型フリップフロップを用い、前記Ｄ型フリ
ップフロップの出力を処理するカウンタとコンパレータ
とを備えることを特徴とする。また、前記定常位相誤差
検出制御手段は、前記リファレンスクロックでカウント
アップし、位相比較器の出力でリセットするカウンタを
備えるようにすることができる。 また、前記定常位相
誤差検出手段は、前記定常位相誤差検出制御手段が出力
する前記制御信号をイネーブルとして用いる複数のＤ型
フリップフロップを備え、前記ＶＣＯ出力クロックによ
って前記リファレンスクロックの立ち上がりを検出する
リファレンスクロック立ち上がり検出手段を備えるよう
にすることができる。また、前記遅延制御手段は、前記
定常位相誤差検出手段の出力から前記負荷回路手段の負
荷の量を調整するカウンタを備えるようにすることがで
きる。また、前記負荷回路手段は、複数の負荷を与えら
れるように構成要素の接続が可変であるようにすること
ができる。本発明の周波数シンセサイザは、請求項１〜
５に記載のＰＬＬ回路を備えることを特徴とする。
位相比較器と、チャージポンプと、ループフィルタと、
電圧制御発振器と、定常位相誤差自動補正回路とを備え
るＰＬＬ回路であって、リファレンスクロックと前記電
圧制御発振器の出力クロックであるＶＣＯ出力クロック
の立ち上がり及び立ち下がりの誤差を検出し、定常位相
誤差として出力する定常位相誤差検出手段と、ＰＬＬ回
路が位相引き込みの終了状態にあるときのみ、定常位相
誤差検出を行う制御信号を出力し、前記定常位相誤差検
出手段を制御する定常位相誤差検出制御手段と、前記定
常位相誤差に応じて、リファレンスクロックラインと前
記電圧制御発振器からのフィードバッククロックライン
に負荷を付加し、前記ＶＣＯ出力クロックの立ち上がり
及び立ち下がり、或いは前記ＶＣＯ出力クロックに加え
て前記リファレンスクロックの立ち上がり及び立ち下が
りを調節することで、前記定常位相誤差を小さくする負
荷回路手段と、前記定常位相誤差検出手段で得られた前
記定常位相誤差から前記負荷回路手段を制御する信号を
作り出し、前記負荷回路手段を制御する遅延制御手段と
を備え、前記定常位相誤差検出手段は、前記定常位相誤
差の検出にＤ型フリップフロップを用い、前記Ｄ型フリ
ップフロップの出力を処理するカウンタとコンパレータ
とを備えることを特徴とする。また、前記定常位相誤差
検出制御手段は、前記リファレンスクロックでカウント
アップし、位相比較器の出力でリセットするカウンタを
備えるようにすることができる。 また、前記定常位相
誤差検出手段は、前記定常位相誤差検出制御手段が出力
する前記制御信号をイネーブルとして用いる複数のＤ型
フリップフロップを備え、前記ＶＣＯ出力クロックによ
って前記リファレンスクロックの立ち上がりを検出する
リファレンスクロック立ち上がり検出手段を備えるよう
にすることができる。また、前記遅延制御手段は、前記
定常位相誤差検出手段の出力から前記負荷回路手段の負
荷の量を調整するカウンタを備えるようにすることがで
きる。また、前記負荷回路手段は、複数の負荷を与えら
れるように構成要素の接続が可変であるようにすること
ができる。本発明の周波数シンセサイザは、請求項１〜
５に記載のＰＬＬ回路を備えることを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００７】−第１の実施の形態−
図１は、本発明の第１の実施の形態としてのＰＬＬ（フ
ェーズロックドループ）回路のブロック図である。図１
に示すように、本実施の形態に係るＰＬＬ回路は、リフ
ァレンスクロック１０とＶＣＯ出力クロック１４を分周
したクロックの位相差を検出する位相比較器（ＰＦＣ）
１、位相比較器１からのＶＣＯ出力クロック１４の位相
を進めるＵＰ信号１１と、位相を遅らせるＤＯＷＮ信号
１２をＶＣＯ制御信号１３に変換するチャージポンプ
（ＣＰ）２、チャージポンプ２の出力から高周波ノイズ
をカットするループフィルタ（ＬＰＦ）３、ループフィ
ルタ３を通過した信号からクロックを生成する電圧制御
発振器（ＶＣＯ）４とＶＣＯ出力クロック１４を分周す
る分周器（１／Ｎ）５で形成される一般的なＰＬＬの系
に、定常位相誤差自動補正回路として、位相比較器１の
出力から位相引き込みの終了状態を検出する定常位相誤
差検出制御部６、リファレンスクロック１０とＶＣＯ出
力クロック１４から定常位相誤差を検出する定常位相誤
差検出部７、定常位相誤差検出部７からの出力により負
荷回路９ａ，９ｂを制御する遅延制御部８、位相比較器
１に入力されるリファレンスクロック１０に遅延を設け
る負荷回路９ａおよび、ＶＣＯ出力クロック１４に遅延
を設ける負荷回路９ｂを設けた。
ェーズロックドループ）回路のブロック図である。図１
に示すように、本実施の形態に係るＰＬＬ回路は、リフ
ァレンスクロック１０とＶＣＯ出力クロック１４を分周
したクロックの位相差を検出する位相比較器（ＰＦＣ）
１、位相比較器１からのＶＣＯ出力クロック１４の位相
を進めるＵＰ信号１１と、位相を遅らせるＤＯＷＮ信号
１２をＶＣＯ制御信号１３に変換するチャージポンプ
（ＣＰ）２、チャージポンプ２の出力から高周波ノイズ
をカットするループフィルタ（ＬＰＦ）３、ループフィ
ルタ３を通過した信号からクロックを生成する電圧制御
発振器（ＶＣＯ）４とＶＣＯ出力クロック１４を分周す
る分周器（１／Ｎ）５で形成される一般的なＰＬＬの系
に、定常位相誤差自動補正回路として、位相比較器１の
出力から位相引き込みの終了状態を検出する定常位相誤
差検出制御部６、リファレンスクロック１０とＶＣＯ出
力クロック１４から定常位相誤差を検出する定常位相誤
差検出部７、定常位相誤差検出部７からの出力により負
荷回路９ａ，９ｂを制御する遅延制御部８、位相比較器
１に入力されるリファレンスクロック１０に遅延を設け
る負荷回路９ａおよび、ＶＣＯ出力クロック１４に遅延
を設ける負荷回路９ｂを設けた。
【０００８】図２を参照すると、図１の定常位相誤差検
出制御部６は以下のようにリファレンスクロック１０で
カウントアップ、位相比較器１の出力でリセットするカ
ウンタ６０１で構成されている。
出制御部６は以下のようにリファレンスクロック１０で
カウントアップ、位相比較器１の出力でリセットするカ
ウンタ６０１で構成されている。
【０００９】図３を参照すると、図１の定常位相誤差検
出部７はデータ検出にＤ型フリップフロップ（Ｄ−Ｆ
Ｆ）７０１を用いており、クロックにＶＣＯ出力クロッ
ク１４、データにはリファレンスクロック１０、イネー
ブル信号（ＥＮ）には定常位相誤差検出部制御信号１６
とリファレンスクロック立ち上がり検出信号１６ａのＡ
ＮＤを取ったＤ−ＦＦ制御信号１６ｂが入力される。定
常位相誤差検出部７は、Ｄ型フリップフロップ７０１の
他には、Ｄ型フリップフロップ７０１の出力を処理する
カウンタ７０３とコンパレータ７０２とリファレンスク
ロック立ち上がり検出部７０４と遅延回路７０５とを備
え、本ブロックを構成している。
出部７はデータ検出にＤ型フリップフロップ（Ｄ−Ｆ
Ｆ）７０１を用いており、クロックにＶＣＯ出力クロッ
ク１４、データにはリファレンスクロック１０、イネー
ブル信号（ＥＮ）には定常位相誤差検出部制御信号１６
とリファレンスクロック立ち上がり検出信号１６ａのＡ
ＮＤを取ったＤ−ＦＦ制御信号１６ｂが入力される。定
常位相誤差検出部７は、Ｄ型フリップフロップ７０１の
他には、Ｄ型フリップフロップ７０１の出力を処理する
カウンタ７０３とコンパレータ７０２とリファレンスク
ロック立ち上がり検出部７０４と遅延回路７０５とを備
え、本ブロックを構成している。
【００１０】図４を参照すると、リファレンスクロック
立ち上がり検出部７０４は、定常位相誤差検出部制御信
号１６をイネーブルとして用いる２つのＤ型フリップフ
ロップ７０４ａ，７０４ｂを備える。リファレンスクロ
ック立ち上がり検出部７０４は、ＶＣＯ出力クロック１
４によってリファレンスクロック１０の立ち上がりを検
出し、リファレンスクロック立ち上がり検出信号１６ａ
を出力する。
立ち上がり検出部７０４は、定常位相誤差検出部制御信
号１６をイネーブルとして用いる２つのＤ型フリップフ
ロップ７０４ａ，７０４ｂを備える。リファレンスクロ
ック立ち上がり検出部７０４は、ＶＣＯ出力クロック１
４によってリファレンスクロック１０の立ち上がりを検
出し、リファレンスクロック立ち上がり検出信号１６ａ
を出力する。
【００１１】図５を参照すると、図１に示した遅延制御
部８は、定常位相誤差検出部７の出力（ｓｌｏｗ信号１
７，ｆａｓｔ信号１８）から負荷回路９ａ，９ｂの負荷
の量を調整するカウンタ８０１，８０２で構成されてい
る。
部８は、定常位相誤差検出部７の出力（ｓｌｏｗ信号１
７，ｆａｓｔ信号１８）から負荷回路９ａ，９ｂの負荷
の量を調整するカウンタ８０１，８０２で構成されてい
る。
【００１２】図６を参照すると図１に示した負荷回路９
ａは、トランスファーゲートで構成されたセレクタ９０
１，９０２，・・・〜９０ｎと、負荷を与えるためのト
ランジスタや容量で構成されている負荷回路９１１回
路，９１２，・・・〜９１ｎを備える。負荷回路９ｂの
構成は、負荷回路９ａの構成に準じるものであるので説
明を省略する。
ａは、トランスファーゲートで構成されたセレクタ９０
１，９０２，・・・〜９０ｎと、負荷を与えるためのト
ランジスタや容量で構成されている負荷回路９１１回
路，９１２，・・・〜９１ｎを備える。負荷回路９ｂの
構成は、負荷回路９ａの構成に準じるものであるので説
明を省略する。
【００１３】以下に、前述のように構成された定常位相
誤差自動補正ＰＬＬ回路の動作について説明する。
誤差自動補正ＰＬＬ回路の動作について説明する。
【００１４】位相比較器１は図７に示すようにリファレ
ンスクロック１０と分周器５で分周された分周クロック
１５の立ち上がりや立ち下がりを検出する事で位相差を
信号に変換する回路である。リファレンスクロック１０
に対し、分周クロック１５が遅い場合に位相を進めるＵ
Ｐ信号１１を、早い場合に位相を遅らせるＤＯＷＮ信号
１２を出力する。ＰＬＬの系が位相引き込みを完了して
いない場合、位相比較時には負荷回路９ａ，９ｂにより
付加される負荷は変化しないように構成する。
ンスクロック１０と分周器５で分周された分周クロック
１５の立ち上がりや立ち下がりを検出する事で位相差を
信号に変換する回路である。リファレンスクロック１０
に対し、分周クロック１５が遅い場合に位相を進めるＵ
Ｐ信号１１を、早い場合に位相を遅らせるＤＯＷＮ信号
１２を出力する。ＰＬＬの系が位相引き込みを完了して
いない場合、位相比較時には負荷回路９ａ，９ｂにより
付加される負荷は変化しないように構成する。
【００１５】位相比較器１からの制御信号（ＵＰ信号１
１，ＤＯＷＮ信号１２）から、チャージポンプ２は、電
圧制御発振器４のコントロール信号であるＶＣＯ制御信
号１３を作り出し、出力する。ＶＣＯ制御信号１３は、
ループフィルタ３で高周波ノイズをカットされ、電圧制
御発振器４に入力される。
１，ＤＯＷＮ信号１２）から、チャージポンプ２は、電
圧制御発振器４のコントロール信号であるＶＣＯ制御信
号１３を作り出し、出力する。ＶＣＯ制御信号１３は、
ループフィルタ３で高周波ノイズをカットされ、電圧制
御発振器４に入力される。
【００１６】以上の制御動作により電圧制御発振器４が
ＶＣＯ出力クロック１４を出力し、分周器５により分周
された分周クロック１５が再び位相比較器１に入力さ
れ、ＰＬＬの系を形成している。
ＶＣＯ出力クロック１４を出力し、分周器５により分周
された分周クロック１５が再び位相比較器１に入力さ
れ、ＰＬＬの系を形成している。
【００１７】定常位相誤差検出制御部６は位相比較器１
の出力信号（ＵＰ信号１１，ＤＯＷＮ信号１２）が出力
されなければ、ＰＬＬの系の位相引き込みが完了と認識
し、定常位相誤差検出部７が動き出すような定常位相誤
差検出部制御信号１６を発生させる。位相比較器１から
パルス（ＵＰ信号１１，ＤＯＷＮ信号１２）の出力があ
り、位相引き込みが完了していない場合は、定常位相誤
差検出部７をディスイネーブルにする。
の出力信号（ＵＰ信号１１，ＤＯＷＮ信号１２）が出力
されなければ、ＰＬＬの系の位相引き込みが完了と認識
し、定常位相誤差検出部７が動き出すような定常位相誤
差検出部制御信号１６を発生させる。位相比較器１から
パルス（ＵＰ信号１１，ＤＯＷＮ信号１２）の出力があ
り、位相引き込みが完了していない場合は、定常位相誤
差検出部７をディスイネーブルにする。
【００１８】定常位相誤差検出部７はリファレンスクロ
ックの立ち上がりのみで動作するＤ型フリップフロップ
（Ｄ−ＦＦ）７０１を用い、図８に示すようにＶＣＯ出
力クロック１４の立ち上がりでリファレンスクロック１
０が１か０かを検出し、ある回数検出した上で０と１の
回数がどちらかに大きく偏っている場合に、各クロック
に負荷回路９ａ或いは負荷回路９ｂを付加するように、
遅延制御部８に制御信号（ｓｌｏｗ信号１７，ｆａｓｔ
信号１８）を出力する。この時の結果で０が極端に多い
場合はＶＣＯ出力クロック１４を遅くするｓｌｏｗ信号
１７を、１が極端に多い場合はＶＣＯ出力クロック１４
を早くするｆａｓｔ信号１８を出力する。
ックの立ち上がりのみで動作するＤ型フリップフロップ
（Ｄ−ＦＦ）７０１を用い、図８に示すようにＶＣＯ出
力クロック１４の立ち上がりでリファレンスクロック１
０が１か０かを検出し、ある回数検出した上で０と１の
回数がどちらかに大きく偏っている場合に、各クロック
に負荷回路９ａ或いは負荷回路９ｂを付加するように、
遅延制御部８に制御信号（ｓｌｏｗ信号１７，ｆａｓｔ
信号１８）を出力する。この時の結果で０が極端に多い
場合はＶＣＯ出力クロック１４を遅くするｓｌｏｗ信号
１７を、１が極端に多い場合はＶＣＯ出力クロック１４
を早くするｆａｓｔ信号１８を出力する。
【００１９】遅延制御部８は、定常位相誤差検出部７か
らの信号（ｓｌｏｗ信号１７，ｆａｓｔ信号１８）を入
力し、ｓｌｏｗ信号１７を受けた場合はリファレンスク
ロック１０の負荷を小さくし、分周クロック１５の負荷
を大きくする。逆にｆａｓｔ信号を受けた場合はリファ
レンスクロック１０の負荷を大きくし、分周クロック１
５の負荷を小さくするように負荷回路９ａ，９ｂの負荷
を調節する負荷回路制御信号１９ａ，１９ｂを出力す
る。
らの信号（ｓｌｏｗ信号１７，ｆａｓｔ信号１８）を入
力し、ｓｌｏｗ信号１７を受けた場合はリファレンスク
ロック１０の負荷を小さくし、分周クロック１５の負荷
を大きくする。逆にｆａｓｔ信号を受けた場合はリファ
レンスクロック１０の負荷を大きくし、分周クロック１
５の負荷を小さくするように負荷回路９ａ，９ｂの負荷
を調節する負荷回路制御信号１９ａ，１９ｂを出力す
る。
【００２０】負荷回路９ａ，９ｂはそれぞれ、負荷回路
制御信号１９ａ，１９ｂを受け、リファレンスクロック
１０や分周器５からのクロックラインに対して、セレク
タ９０１，９０２，・・・〜９０ｎを制御し、負荷の大
きさの異なる負荷回路９１１〜９１ｎを付けたり減らす
ことで、クロック（リファレンスクロック１０や分周器
５からのクロック）の立ち上がり、立ち下がりを微調整
する。
制御信号１９ａ，１９ｂを受け、リファレンスクロック
１０や分周器５からのクロックラインに対して、セレク
タ９０１，９０２，・・・〜９０ｎを制御し、負荷の大
きさの異なる負荷回路９１１〜９１ｎを付けたり減らす
ことで、クロック（リファレンスクロック１０や分周器
５からのクロック）の立ち上がり、立ち下がりを微調整
する。
【００２１】実施の形態に係るＰＬＬ回路は上記の如く
構成されているので、簡易な回路による制御動作によ
り、定常位相誤差を低減できるという効果を奏する。
構成されているので、簡易な回路による制御動作によ
り、定常位相誤差を低減できるという効果を奏する。
【００２２】−第２の実施の形態−
本発明の他の実施の形態として、その基本構成は前述し
た第１の実施の形態に準じるものであるが、負荷回路を
挿入する部分についてさらに工夫している。第２の実施
の形態の構成を表すブロック図を図９に示す。
た第１の実施の形態に準じるものであるが、負荷回路を
挿入する部分についてさらに工夫している。第２の実施
の形態の構成を表すブロック図を図９に示す。
【００２３】図９において、定常位相誤差を補正するた
めの負荷回路９以外の回路は図１に示して説明した第１
の実施の形態に同じであるが、負荷回路９をＶＣＯ出力
クロック１４そのものに付加させ、リファレンスクロッ
ク１０には負荷回路９を付けない構成としている部分が
異なっている。
めの負荷回路９以外の回路は図１に示して説明した第１
の実施の形態に同じであるが、負荷回路９をＶＣＯ出力
クロック１４そのものに付加させ、リファレンスクロッ
ク１０には負荷回路９を付けない構成としている部分が
異なっている。
【００２４】この形態ではリファレンスクロック１０の
立ち上がり、立ち下がりを変化させないので、定常位相
誤差検出部に負荷（負荷回路９）を付加したことによる
補正の影響が出なくなる。また、本実施の形態で定常位
相誤差検出に用いるＶＣＯ出力クロック１４を分周し、
定常位相誤差を検出する周期を変えてもよい。
立ち上がり、立ち下がりを変化させないので、定常位相
誤差検出部に負荷（負荷回路９）を付加したことによる
補正の影響が出なくなる。また、本実施の形態で定常位
相誤差検出に用いるＶＣＯ出力クロック１４を分周し、
定常位相誤差を検出する周期を変えてもよい。
【００２５】上記のように構成された本発明において
は、ＰＬＬの系の位相引き込みが確立されるまで、定常
位相誤差を制御する回路は動作せず、ＰＬＬの系に影響
を及ぼさないようにしている。ＰＬＬの系が位相引き込
みを確立すると、定常位相誤差検出部７のＤ型フリップ
フロップ７０１とカウンタ７０３が動作を開始し、クロ
ックラインに負荷を付加し、微小な遅延を与えたり除い
たりすることで定常位相誤差が小さくなる方向に動作す
る。
は、ＰＬＬの系の位相引き込みが確立されるまで、定常
位相誤差を制御する回路は動作せず、ＰＬＬの系に影響
を及ぼさないようにしている。ＰＬＬの系が位相引き込
みを確立すると、定常位相誤差検出部７のＤ型フリップ
フロップ７０１とカウンタ７０３が動作を開始し、クロ
ックラインに負荷を付加し、微小な遅延を与えたり除い
たりすることで定常位相誤差が小さくなる方向に動作す
る。
【００２６】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲において、各実施例は適
宜変更され得ることは明らかである。
れず、本発明の技術思想の範囲において、各実施例は適
宜変更され得ることは明らかである。
【００２７】なお、上記各実施の形態においては、本発
明はそれに限定されず、本発明を適用する上で好適な形
態に適用することができる。
明はそれに限定されず、本発明を適用する上で好適な形
態に適用することができる。
【００２８】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００２９】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００３０】
【発明の効果】本発明は以上のように構成されているの
で、定常位相誤差を簡単なロジックで自動補正する機能
が得られるという効果を奏する。その理由は、制御回路
はカウンタとセレクタのみで、定常位相誤差検出はＤ−
ＦＦ（Ｄ型フリップフロップ）を使用しているだけで、
位相比較するクロックに負荷を付けることでクロックの
立ち上がり、立ち下がり時間を調整し、しきい値を越え
る時間を微調整しているからだけである。また、定常位
相誤差自動検出回路は位相引き込みを完了してから動作
を始めるので、引き込み途中では影響を与えない。
で、定常位相誤差を簡単なロジックで自動補正する機能
が得られるという効果を奏する。その理由は、制御回路
はカウンタとセレクタのみで、定常位相誤差検出はＤ−
ＦＦ（Ｄ型フリップフロップ）を使用しているだけで、
位相比較するクロックに負荷を付けることでクロックの
立ち上がり、立ち下がり時間を調整し、しきい値を越え
る時間を微調整しているからだけである。また、定常位
相誤差自動検出回路は位相引き込みを完了してから動作
を始めるので、引き込み途中では影響を与えない。
【図１】本発明の第１の実施の形態を表す電気回路のブ
ロック図である。
ロック図である。
【図２】図１に示した定常位相誤差検出制御部６の内部
構成を表す電気回路図である。
構成を表す電気回路図である。
【図３】図１に示した定常位相誤差検出部７の内部構成
を表す電気回路図である。
を表す電気回路図である。
【図４】図３に示したリファレンスクロック立ち上がり
検出部７０４の内部構成を表す電気回路図である。
検出部７０４の内部構成を表す電気回路図である。
【図５】図１に示した遅延制御部８の内部構成を表す電
気回路図である。
気回路図である。
【図６】図１に示した負荷回路９ａの内部構成を表す電
気回路図である。
気回路図である。
【図７】図１に示した位相比較器１の動作を表すタイミ
ングチャートである。
ングチャートである。
【図８】図１に示した定常位相誤差検出部７の動作を表
すタイミングチャートである。
すタイミングチャートである。
【図９】本発明の第２の実施の形態を表す電気回路のブ
ロック図である。
ロック図である。
【図１０】従来の技術におけるループフィルタ９３に補
正回路９６を付加したＰＬＬ回路の電気回路のブロック
図である。
正回路９６を付加したＰＬＬ回路の電気回路のブロック
図である。
【図１１】従来の技術における位相比較器１０１に補正
回路を挿入したＰＬＬ回路のブロック図である。
回路を挿入したＰＬＬ回路のブロック図である。
１，９１，１０１ 位相比較器
２，９２，１０２ チャージポンプ
３，９３，１０３ ループフィルタ
４，９４，１０４ 電圧制御発振器
５，９５，１０５ 分周器
６ 定常位相誤差検出制御部
７ 定常位相誤差検出部
８ 遅延制御部
９，９ａ，９ｂ 負荷回路
１０ リファレンスクロック
１１ ＵＰ信号
１２ ＤＯＷＮ信号
１３ ＶＣＯ制御信号
１３’ ＶＣＯ制御信号（フィルタリン
グ後） １４ ＶＣＯ出力クロック １５ 分周クロック １６ 定常位相誤差検出部制御信号 １６ａ リファレンスクロック立ち上が
り検出信号 １６ｂ Ｄ−ＦＦ制御信号 １７ ｓｌｏｗ信号 １８ ｆａｓｔ信号 １９，１９ａ，１９ｂ 負荷回路制御信号 ９６ 補正回路 ６０１ カウンタ ７０１ Ｄ型フリップフロップ ７０２ コンパレータ ７０３ カウンタ ７０４ リファレンスクロック立ち上が
り検出部 ７０４ａ，７０４ｂ Ｄ型フリップフロップ ７０５ 遅延回路 ８０１ カウンタ ８０２ カウンタ ９０１，９０２〜９０ｎ セレクタ ９１１，９１２〜９１ｎ 負荷回路
グ後） １４ ＶＣＯ出力クロック １５ 分周クロック １６ 定常位相誤差検出部制御信号 １６ａ リファレンスクロック立ち上が
り検出信号 １６ｂ Ｄ−ＦＦ制御信号 １７ ｓｌｏｗ信号 １８ ｆａｓｔ信号 １９，１９ａ，１９ｂ 負荷回路制御信号 ９６ 補正回路 ６０１ カウンタ ７０１ Ｄ型フリップフロップ ７０２ コンパレータ ７０３ カウンタ ７０４ リファレンスクロック立ち上が
り検出部 ７０４ａ，７０４ｂ Ｄ型フリップフロップ ７０５ 遅延回路 ８０１ カウンタ ８０２ カウンタ ９０１，９０２〜９０ｎ セレクタ ９１１，９１２〜９１ｎ 負荷回路
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/23
Claims (6)
- 【請求項１】 位相比較器と、チャージポンプと、ルー
プフィルタと、電圧制御発振器と、定常位相誤差自動補
正回路とを備えるＰＬＬ回路であって、 リファレンスクロックと前記電圧制御発振器の出力クロ
ックであるＶＣＯ出力クロックの立ち上がり及び立ち下
がりの誤差を検出し、定常位相誤差として出力する定常
位相誤差検出手段と、 ＰＬＬ回路が位相引き込みの終了状態にあるときのみ、
定常位相誤差検出を行う制御信号を出力し、前記定常位
相誤差検出手段を制御する定常位相誤差検出制御手段
と、 前記定常位相誤差に応じて、リファレンスクロックライ
ンと前記電圧制御発振器からのフィードバッククロック
ラインに負荷を付加し、前記ＶＣＯ出力クロックの立ち
上がり及び立ち下がり、或いは前記ＶＣＯ出力クロック
に加えて前記リファレンスクロックの立ち上がり及び立
ち下がりを調節することで、前記定常位相誤差を小さく
する負荷回路手段と、 前記定常位相誤差検出手段で得られた前記定常位相誤差
から前記負荷回路手段を制御する信号を作り出し、前記
負荷回路手段を制御する遅延制御手段とを備え、 前記定常位相誤差検出手段は、前記定常位相誤差の検出
にＤ型フリップフロップを用い、前記Ｄ型フリップフロ
ップの出力を処理するカウンタとコンパレータとを備え
ることを特徴とするＰＬＬ回路。 - 【請求項２】 前記定常位相誤差検出制御手段は、前記
リファレンスクロックでカウントアップし、位相比較器
の出力でリセットするカウンタを備えることを特徴とす
る請求項１記載のＰＬＬ回路。 - 【請求項３】 前記定常位相誤差検出手段は、前記定常
位相誤差検出制御手段が出力する前記制御信号をイネー
ブルとして用いる複数のＤ型フリップフロップを備え、
前記ＶＣＯ出力クロックによって前記リファレンスクロ
ックの立ち上がりを検出するリファレンスクロック立ち
上がり検出手段を備えることを特徴とする請求項１また
は２に記載のＰＬＬ回路。 - 【請求項４】 前記遅延制御手段は、前記定常位相誤差
検出手段の出力から前記負荷回路手段の負荷の量を調整
するカウンタを備えることを特徴とする請求項１〜３の
いずれかに記載のＰＬＬ回路。 - 【請求項５】 前記負荷回路手段は、複数の負荷を与え
られるように構成要素の接続が可変であることを特徴と
する請求項１〜４のいずれかに記載のＰＬＬ回路。 - 【請求項６】 請求項１〜５に記載のＰＬＬ回路を備え
ることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689799A JP3425909B2 (ja) | 1999-11-08 | 1999-11-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689799A JP3425909B2 (ja) | 1999-11-08 | 1999-11-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136060A JP2001136060A (ja) | 2001-05-18 |
| JP3425909B2 true JP3425909B2 (ja) | 2003-07-14 |
Family
ID=18082137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31689799A Expired - Fee Related JP3425909B2 (ja) | 1999-11-08 | 1999-11-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3425909B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719331B2 (en) | 2004-12-02 | 2010-05-18 | Elpida Memory, Inc. | PLL circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824791B1 (ko) | 2006-08-18 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 클록 체배 방법 |
| JP4750739B2 (ja) * | 2007-03-12 | 2011-08-17 | 富士通テレコムネットワークス株式会社 | 位相同期回路 |
-
1999
- 1999-11-08 JP JP31689799A patent/JP3425909B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7719331B2 (en) | 2004-12-02 | 2010-05-18 | Elpida Memory, Inc. | PLL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001136060A (ja) | 2001-05-18 |
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