JP4750739B2 - 位相同期回路 - Google Patents

Description

本発明は、入力信号の位相に同期させた出力信号を発生させる位相同期回路に関する。

位相同期（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、出力信号の位相を入力信号の位相に同期させる回路である。一般的に、ＰＬＬ回路は、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器および分周器を有している（例えば、特許文献１）。位相比較器は、電圧制御発振器から分周器を介してフィードバックされた信号（出力信号を分周した分周信号）と入力信号との位相差を比較する。そして、ＰＬＬ回路は、位相比較器で検出された分周信号と入力信号との位相差に基づいて、電圧制御発振器が出力する信号の周波数を調整する。これにより、出力信号の位相は、入力信号の位相に同期する。分周信号と入力信号との周波数が同期している同期状態において、同期範囲の周波数の上限および下限では、入力信号と出力信号との位相差に遅れや進みの誤差が定常的に発生する場合がある。このときの位相差を定常位相誤差という。

ＰＬＬ回路の使用方法により、許容される定常位相誤差が小さな値に制限される場合、使用可能な同期範囲は、上述の同期範囲の周波数の上限および下限を除いた狭い範囲になる。このため、定常位相誤差を小さくする機能を有するＰＬＬ回路が提案されている。一般的に、定常位相誤差を小さくする機能を有するＰＬＬ回路は、回路が複雑になり、回路規模が大きくなる。このため、簡単なロジックで定常位相誤差を検出し、定常位相誤差を補正するＰＬＬ回路が提案されている。例えば、電圧制御発振器から位相比較器にフィードバックされる信号および入力信号のクロックラインにそれぞれ負荷を付けて、負荷の大きさを調整することにより各信号の遅延時間を調整し、定常位相誤差を小さくする技術が提案されている（例えば、特許文献２）。
特開２００６−２５３８６９号公報 特開２００１−１３６０６０号公報

特許文献１のＰＬＬ回路では、入力信号の位相に対して出力信号の位相が遅れているか進んでいるかのみを検出し、負荷を大きくする（あるいは、小さくする）調整を繰り返すことにより遅延量を調整する。定常位相誤差の遅延量を検出しないため、定常位相誤差の検出単位と各信号の遅延量の調整単位が対応していない。このため、特許文献１のＰＬＬ回路では、定常位相誤差に対応する遅延量を簡易に制御できない。

また、特許文献１のＰＬＬ回路では、入力信号と出力信号との位相差（定常位相誤差）および位相比較器に入力される信号間の位相差の両者を共に小さくする。このため、特許文献１では、位相比較器に入力される信号間の位相差に定常的な誤差を発生させる周波数帯の場合、定常位相誤差を小さい値に安定させることは、困難である。
本発明の目的は、簡易な手段で、ＰＬＬ回路の入力信号と出力信号との位相差（定常位相誤差）を小さくし、同期範囲を拡大することである。

ＰＬＬ回路は、基準信号と比較信号との位相差を検出する位相比較器と、ループフィルタと、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号から生成した比較信号を位相比較器にフィードバックする比較信号生成回路とを有している。さらに、ＰＬＬ回路は、基準信号と比較信号との周波数が同期しているときに、基準信号の位相に対する比較信号の位相の遅延量を検出する誤差検出回路を有している。例えば、比較信号生成回路は、誤差検出回路により検出された遅延量に応じて、出力信号を遅延させ、出力信号から遅延させた信号を比較信号として位相比較器にフィードバックする。

本発明では、簡易な手段で、ＰＬＬ回路の入力信号と出力信号との位相差（定常位相誤差）を小さくし、同期範囲を拡大することができる。

以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の第１の実施形態の位相同期（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路（以下、ＰＬＬ回路とも称する）を示している。ＰＬＬ回路は、位相比較器ＰＣ、ループフィルタＬＦ、電圧制御発信器ＶＣＯ、比較信号生成回路ＳＧ１および誤差検出回路ＰＤＤを有し、出力信号ｆｐｏｕｔの位相を入力信号ｆｒｉｎの位相に同期させる回路である。

位相比較器ＰＣは、チャージポンプＣＰを有し、入力端子ＩＮから入力信号ｆｒｉｎおよび比較信号生成回路ＳＧ１から比較信号ｆｐを受ける。そして、位相比較器ＰＣは、入力信号ｆｒｉｎを基準信号ｆｒとして、基準信号ｆｒと比較信号ｆｐとの位相差を検出し、位相差に応じて検出信号ｄｅｔをループフィルタＬＦに出力する。検出信号ｄｅｔは、例えば、チャージポンプＣＰにより、電流の引き込みや流し込みが位相差に応じて実施され、位相差に応じた電流信号として生成される。

ループフィルタＬＦは、例えば、ローパスフィルタであり、位相比較器ＰＣから受けた検出信号ｄｅｔを電流信号から電圧信号に変換し、電圧信号（制御電圧ｖｃｎｔ）を電圧制御発信器ＶＣＯに出力する。電圧制御発信器ＶＣＯは、制御電圧ｖｃｎｔに応じた周波数の信号を生成する発信器であり、ループフィルタＬＦから受けた制御電圧ｖｃｎｔに応じた周波数の出力信号ｆｐｏｕｔを比較信号生成回路ＳＧ１に出力する。

比較信号生成回路ＳＧ１は、例えば、遅延回路１Ａ、２Ａ、３Ａ、４Ａ、５Ａ、６Ａ、７Ａ、セレクタＳＥＬを有し、電圧制御発信器ＶＣＯから出力信号ｆｐｏｕｔを受け、比較信号ｆｐとして位相比較器ＰＣにフィードバックする。遅延回路１Ａ−７Ａは、出力信号ｆｐｏｕｔから遅延量が異なる複数の内部遅延信号ｆｐ０、ｆｐ１、ｆｐ２、ｆｐ３、ｆｐ４、ｆｐ５、ｆｐ６、ｆｐ７を生成する。内部遅延信号ｆｐ０は、出力信号ｆｐｏｕｔからの遅延量が０、すなわち出力信号ｆｐｏｕｔそのものである。内部遅延信号ｆｐ１は、例えば、遅延回路１Ａ−７Ａの各遅延量が２ｎｓの場合、出力信号ｆｐｏｕｔからの遅延量が２ｎｓである。同様に、内部遅延信号ｆｐ２−７は、出力信号ｆｐｏｕｔからの遅延量がそれぞれ４、６、８、１０、１２、１４ｎｓである。

セレクタＳＥＬは、誤差検出回路ＰＤＤから受ける遅延制御信号ｄｃｎｔに応じて、内部遅延信号ｆｐ０−ｆｐ１から１つの信号を選択し、比較信号ｆｐとして位相比較器ＰＣにフィードバックする。例えば、基準信号ｆｒと比較信号ｆｐとの周波数が同期していない場合、比較信号生成回路ＳＧ１は、内部遅延信号ｆｐ０を比較信号ｆｐとして位相比較器ＰＣにフィードバックする。また、基準信号ｆｒと比較信号ｆｐとの周波数が同期している場合、比較信号生成回路ＳＧ１は、遅延制御信号ｄｃｎｔに応じて、例えば、内部遅延信号ｆｐ２を比較信号ｆｐとして位相比較器ＰＣにフィードバックする。

誤差検出回路ＰＤＤは、基準信号ｆｒと比較信号ｆｐとの周波数が同期しているときに、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量（位相差）を検出し、検出した遅延量に応じて遅延制御信号ｄｃｎｔを比較信号生成回路ＳＧ１に出力する。すなわち、誤差検出回路ＰＤＤは、入力信号ｆｒｉｎと出力信号ｆｐｏｕｔとの位相差（定常位相誤差）を検出する。

ＰＬＬ回路は、比較信号生成回路ＳＧ１および誤差検出回路ＰＤＤにより、定常位相誤差に対応する遅延量の内部信号（ｆｐ０−ｆｐ７のいずれか）を比較信号ｆｐとして位相比較器ＰＣにフィードバックできる。これにより、ＰＬＬ回路は、入力信号ｆｒｉｎと出力信号ｆｐｏｕｔとの位相差（定常位相誤差）を小さくでき、同期範囲を拡大することができる。

図２は、図１に示したＰＬＬ回路の動作の一例を示している。入力信号ｆｒｉｎの周波数が変化すると（図２（ａ）、例えば、周波数が高くなる）、ＰＬＬ回路は、出力信号ｆｐｏｕｔの位相を入力信号ｆｒｉｎの位相に同期させるための同期引き込みを実施する（図２（ｂ））。同期引き込みが終了したときに、誤差検出回路ＰＤＤは、定常位相誤差ｐｄを検出する。

比較信号生成回路ＳＧ１は、定常位相誤差ｐｄに対応する遅延量ｔｄだけ、比較信号ｆｐを出力信号ｆｐｏｕｔから遅延させる（図２（ｃ））。その後、ＰＬＬ回路は、比較信号ｆｐの位相を基準信号ｆｒの位相に同期させるための同期引き込みを実施する（図２（ｄ））。同期引き込みが終了したときの基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量は、時間ｐｄを維持する。このとき、比較信号ｆｐは、出力信号ｆｐｏｕｔから時間ｔｄ（＝ｐｄ）遅れている。この場合、出力信号ｆｐｏｕｔの位相は、入力信号ｆｒｉｎの位相と等しくなる（ｐｄ−ｔｄ＝０）。したがって、図１に示したＰＬＬ回路は、入力信号と出力信号との位相差（定常位相誤差）を小さくし、同期範囲を拡大することができる。

図３は、図１に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の一例を示している。図中の検出パルスＲＡＮＧＥ０、１、２、３、・・・、７は、遅延量を検出するためのパルスである。例えば、定常位相誤差を−１ｎｓから１ｎｓの範囲内にする場合、検出パルスＲＡＮＧＥ０−７は、２ｎｓのパルス幅（ハイレベル）をそれぞれ有し、前の信号（例えば、検出パルスＲＡＮＧＥ０）の立ち下がりに同期して次の信号（例えば、検出パルスＲＡＮＧＥ１）が立ち上がる。

この場合、検出パルスＲＡＮＧＥ０は、遅延量の検出の基準となる信号（図中の例では、基準信号ｆｒ、図５の例では、ｐｄｄｉｎ１）の立ち上がりに対して、−１ｎｓから１ｎｓの範囲のパルスになる。同様に検出パルスが順次生成され、検出パルスＲＡＮＧＥ７では、基準信号ｆｒの立ち上がりに対して、１３ｎｓから１５ｎｓの範囲にパルスが生成される。検出パルスＲＡＮＧＥ０−７は、例えば、後述する図５に示す誤差検出回路ＰＤＤの内部信号ｒ１０−１７に対応する。

また、エッジパルスｆｐｒは、遅延量が検出される信号（図中の例では、比較信号ｆｐ、図５の例では、ｐｄｄｉｎ２）の立ち上がりに同期して発生するパルスであり、例えば、後述する図５に示す誤差検出回路ＰＤＤの内部信号ｉｎ２ｒに対応する。遅延制御信号ｄｃｎｔは、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量を示す制御信号である。例えば、検出パルスＲＡＮＧＥ０−７の場合、遅延制御信号ｄｃｎｔは、３ビットのデジタル値で遅延量を示す。なお、遅延制御信号ｄｃｎｔは、デジタル値で遅延量を示さなくてもよい。例えば、遅延制御信号ｄｃｎｔを８本設け、それぞれの信号を遅延量に対応させ、検出した遅延量に対応する信号にパルスを発生させてもよい。

図１に示した誤差検出回路ＰＤＤは、基準信号ｆｒと比較信号ｆｐとの周波数が同期しているときに、例えば、エッジパルスｆｐｒと検出パルスＲＡＮＧＥ０−７との論理積演算を実施する。これにより、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量ｐｄ１（例えば、３．５ｎｓ）が検出される（図３（ａ））。遅延量の検出精度は、検出パルスＲＡＮＧＥ０−７のパルス幅に依存する。すなわち、検出パルスＲＡＮＧＥのパルス幅を短くし、検出パルスＲＡＮＧＥを多くすることにより、遅延量の検出精度を高くできる。

誤差検出回路ＰＤＤは、論理積演算の結果を３ビットのデジタル値（例えば、０１０）に変換した遅延制御信号ｄｃｎｔを、比較信号生成回路ＳＧ１に出力する（図３（ｂ））。比較信号生成回路ＳＧ１は、遅延制御信号ｄｃｎｔに基づいて、出力信号ｆｐｏｕｔから時間ｔｄ２（例えば、４ｎｓ）遅れた内部信号ｆｐ２（図中の破線）を比較信号ｆｐとして、位相比較器ＰＣにフィードバックする。

その後、比較信号ｆｐの位相は、基準信号ｆｒの位相に対して時間ｐｄ１遅れた状態に戻る（図３（ｃ））。このとき、比較信号ｆｐは、出力信号ｆｐｏｕｔから時間ｔｄ２遅れている。この結果、基準信号ｆｒの位相に対して出力信号ｆｐｏｕｔの位相の遅れは、時間ｐｄ１（例えば、３．５ｎｓ）と時間ｔｄ２（例えば、４ｎｓ）の差分ｐｄ２（例えば、０．５ｎｓ）なり、予め決められた定常位相誤差の範囲（例えば、−１ｎｓから１ｎｓ）内になる。すなわち、定常位相誤差を小さくでき、同期範囲を拡大することができる。

なお、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量ｐｄ１は、変化していないため、遅延制御信号ｄｃｎｔは、デジタル値０１０を維持する。したがって、出力信号ｆｐｏｕｔから時間ｔｄ２遅れている内部遅延信号ｆｐ２が、比較信号ｆｐとして選択され続ける（図３（ｄ））。
図４は、図１に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の別の例を示している。上述した図３と同じ動作については、詳細な説明を省略する。この例では、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量ｐｄ３（例えば、５．５ｎｓ）が図３の例と異なる。遅延量ｐｄ３に依存しない波形は、図３と同じである。

誤差検出回路ＰＤＤは、エッジパルスｆｐｒと検出パルスＲＡＮＧＥ０−７との論理積演算の結果を３ビットのデジタル値（例えば、０１１）に変換した遅延制御信号ｄｃｎｔを、比較信号生成回路ＳＧ１に出力する（図４（ｂ））。比較信号生成回路ＳＧ１は、遅延制御信号ｄｃｎｔに基づいて、出力信号ｆｐｏｕｔから時間ｔｄ３（例えば、６ｎｓ）遅れた内部信号ｆｐ３（図中の破線）を比較信号ｆｐとして、位相比較器ＰＣにフィードバックする。

その後、比較信号ｆｐの位相は、基準信号ｆｒの位相に対して時間ｐｄ３遅れた状態に戻る（図４（ｃ））。このとき、比較信号ｆｐは、出力信号ｆｐｏｕｔから時間ｔｄ３遅れている。このため、基準信号ｆｒの位相に対して出力信号ｆｐｏｕｔの位相は、時間ｐｄ３（例えば、５．５ｎｓ）と時間ｔｄ３（例えば、６ｎｓ）の差分ｐｄ４（例えば、０．５ｎｓ）だけ進む。この結果、定常位相誤差を予め決められた範囲（例えば、−１ｎｓから１ｎｓ）内まで小さくでき、同期範囲を拡大することができる。

なお、時間ｐｄ３が時間ｔｄ３より大きい場合、基準信号ｆｒの位相に対して出力信号ｆｐｏｕｔの位相は、時間ｐｄ３と時間ｔｄ３の差分だけ遅れる。また、時間ｐｄ３と時間ｔｄ３とが互いに等しい場合、定常位相誤差は無くなる。
図５は、図１に示した誤差検出回路ＰＤＤの一例を示している。誤差検出回路ＰＤＤは、遅延回路１Ｂ、２Ｂ、３Ｂ、・・・、１５Ｂ、１６Ｂ、１７Ｂ、検出パルス生成器ＰＧ１、エッジパルス生成器ＰＧ２、比較器ＣＯＭを有している。誤差検出回路ＰＤＤの入力端子ｉｎ１、ｉｎ２、出力端子ｏｕｔは、例えば、上述した図１に示した基準信号ｆｒ、比較信号ｆｐ、遅延制御信号ｄｃｎｔにそれぞれ接続される。なお、入力端子ｉｎ１、ｉｎ２、出力端子ｏｕｔの信号も同じ符号を用いて、入力信号ｉｎ１、ｉｎ２、出力信号ｏｕｔとそれぞれ称する。

遅延回路１Ｂ−１６Ｂは、入力信号ｉｎ１（内部信号ｄｉｎ１０）を、順次遅延させ、内部信号ｄｉｎ１１−１８を生成する。検出パルス生成器ＰＧ１は、例えば、内部信号ｄｉｎ１０−１８（ｄｉｎ１０および１１、ｄｉｎ１１および１２、ｄｉｎ１２および１３、ｄｉｎ１３および１４、ｄｉｎ１４および１５、ｄｉｎ１５および１６、ｄｉｎ１６および１７、ｄｉｎ１７および１８）の立ち上がりエッジを用いて、内部信号ｒ１０−１７をそれぞれ生成する。内部信号ｒ１０−１７は、遅延量を検出するための検出パルスであり、例えば、上述した図３および図４に示した検出パルスＲＡＮＧＥ０−７に対応する。

例えば、検出パルス生成器ＰＧ１は、内部信号ｄｉｎ１０の立ち上がりに同期して立ち上がり、内部信号ｄｉｎ１１の立ち上がりに同期して立ち下がるパルスを生成し、内部信号ｒ１０として比較器ＣＯＭに出力する。これにより、内部信号ｒ１０は、遅延回路１Ｂおよび２Ｂの遅延量の和で決まるパルス幅（ハイレベル）を有する。例えば、遅延回路１Ｂ−１７Ｂの各遅延量を１ｎｓにした場合、内部信号ｒ１０のパルス幅は、２ｎｓになる。内部信号ｒ１１−１７も、内部信号ｒ１０と同様の方法で、対応する内部信号ｄｉｎ１１−１８から生成される。

内部信号ｐｄｄｉｎ１および２は、入力信号ｉｎ１および２から、遅延回路１Ｂおよび１７Ｂにより、それぞれ遅延させられた信号であり、例えば、上述した図３および図４に示した基準信号ｆｒおよび比較信号ｆｐにそれぞれ対応する。なお、内部信号ｐｄｄｉｎ１および２の遅延量を内部信号ｒ１０のパルス幅の半分にすることにより、各内部信号（ｐｄｄｉｎ１、２、ｒ１０−１７、ｉｎ２ｒ）の動作タイミングは、上述した図３および図４に示した各信号（ｆｒ、ｆｐ、ＲＡＮＧＥ０−７、ｆｐｒ）の動作タイミングの関係と等しくなる。

エッジパルス生成器ＰＧ２は、内部信号ｐｄｄｉｎ２の立ち上がりに同期して立ち上がり、内部信号ｒ１０−１７のパルス幅より短い期間で立ち下がるパルスを生成し、内部信号ｉｎ２ｒとして比較器ＣＯＭに出力する。内部信号ｉｎ２ｒは、例えば、上述した図３および図４に示したエッジパルスｆｐｒに対応する。内部信号ｉｎ２ｒのパルス幅を、内部信号ｒ１０−１７のパルス幅より短くすることにより、比較器ＣＯＭの論理を簡易に実現できる。なお、内部信号ｉｎ２ｒのパルス幅は、内部信号ｒ１０−１７のパルス幅より長くてもよい。

比較器ＣＯＭは、内部信号ｉｎ２ｒと内部信号ｒ１０−１７との論理積演算を実施し、論理積演算の結果を３ビットのデジタル値に変換し、誤差検出回路ＰＤＤの出力信号ｏｕｔを生成する。なお、内部信号ｉｎ２ｒのパルス（ハイレベル）が複数の内部信号ｒ１０−１７のパルス（ハイレベル）と重なる場合、比較器ＣＯＭは、論理積演算の結果が真（＝１、ハイレベル）となる遅延量が最少の内部信号ｒ１０−１７の結果を適用する。これにより、誤差検出回路ＰＤＤは、入力信号ｉｎ１（例えば、基準信号ｆｒ）の位相に対する入力信号ｉｎ２（例えば、比較信号ｆｐ）の位相の遅延量を正しく検出できる。

以上、第１の実施形態では、入力信号ｆｒｉｎ（基準信号ｆｒ）の位相に対する比較信号ｆｐの位相の遅延量が大きい場合、その遅延量に応じて、出力信号ｆｐｏｕｔから遅延させた比較信号ｆｐを生成できる。これにより、入力信号ｆｒｉｎの位相に対する出力信号ｆｐｏｕｔの位相の遅延量（定常位相誤差）を小さくすることができ、同期範囲を拡大することができる。

図６は、本発明の第２の実施形態のＰＬＬ回路を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第１の実施形態の比較信号生成回路ＳＧ１が省かれ、基準信号生成回路ＳＧ２が入力端子ＩＮと位相比較器ＰＣとの間に配置されている。これにより、誤差検出回路ＰＤＤの入力および出力の接続先が、第１の実施形態と異なる。その他の構成は、第１の実施形態と同じである。

基準信号生成回路ＳＧ２は、第１の実施形態の比較信号生成回路ＳＧ１と同じ回路構成であり、入力端子ＩＮから入力信号ｆｒｉｎを受け、基準信号ｆｒを位相比較器ＰＣに出力する。基準信号生成回路ＳＧ２は、入力信号ｆｒｉｎから遅延量が異なる複数の内部遅延信号ｆｒ０、ｆｒ１、ｆｒ２、ｆｒ３、ｆｒ４、ｆｒ５、ｆｒ６、ｆｒ７を有し、遅延制御信号ｄｃｎｔに基づいて内部遅延信号ｆｒ０−７から基準信号ｆｒを選択する。内部遅延信号ｆｒ０は、入力信号ｆｒｉｎからの遅延量が０、すなわち入力信号ｆｒｉｎそのものである。内部遅延信号ｆｒ１−７は、例えば、遅延回路１Ａ−７Ａの各遅延量が２ｎｓの場合、入力信号ｆｒｉｎからの遅延量がそれぞれ２、４、６、８、１０、１２、１４ｎｓである。

誤差検出回路ＰＤＤは、基準信号ｆｒと比較信号ｆｐとの周波数が同期しているときに、比較信号ｆｐの位相に対する基準信号ｆｒの位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号ｄｃｎｔを基準信号生成回路ＳＧ２に出力する。したがって、上述した図５に示した誤差検出回路ＰＤＤの入力端子ｉｎ１、ｉｎ２、出力端子ｏｕｔは、図６に示した比較信号ｆｐ、基準信号ｆｒ、遅延制御信号ｄｃｎｔにそれぞれ接続される。

ＰＬＬ回路は、基準信号生成回路ＳＧ２および誤差検出回路ＰＤＤにより、定常位相誤差に対応する遅延量の内部信号（ｆｒ０−７のいずれか）を基準信号ｆｒとして位相比較器ＰＣに出力できる。これにより、ＰＬＬ回路は、入力信号ｆｒｉｎと出力信号ｆｐｏｕｔとの位相差（定常位相誤差）を小さくでき、同期範囲を拡大することができる。
図７は、図６に示したＰＬＬ回路の動作の一例を示している。入力信号ｆｒｉｎの周波数が変化すると（図７（ａ）、例えば、周波数が低くなる）、ＰＬＬ回路は、出力信号ｆｐｏｕｔの位相を入力信号ｆｒｉｎの位相に同期させるための同期引き込みを実施する（図７（ｂ））。同期引き込みが終了したときに、誤差検出回路ＰＤＤは、定常位相誤差ｐｄを検出する。

基準信号生成回路ＳＧ２は、定常位相誤差ｐｄに対応する遅延量ｔｄだけ、基準信号ｆｒを入力信号ｆｒｉｎから遅延させる（図７（ｃ））。その後、ＰＬＬ回路は、比較信号ｆｐの位相を基準信号ｆｒの位相に同期させるための同期引き込みを実施する（図７（ｄ））。同期引き込みが終了したときの比較信号ｆｐの位相に対する基準信号ｆｒの位相の遅延量は、時間ｐｄを維持する。このとき、基準信号ｆｒは、入力信号ｆｒｉｎから時間ｔｄ（＝ｐｄ）遅れている。この場合、出力信号ｆｐｏｕｔの位相は、入力信号ｆｒｉｎの位相と等しくなる（ｐｄ−ｔｄ＝０）。したがって、図６に示したＰＬＬ回路は、入力信号と出力信号との位相差（定常位相誤差）を小さくし、同期範囲を拡大することができる。

図８は、図６に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の一例を示している。上述した図２と同じ動作については、詳細な説明を省略する。この実施形態は、出力信号ｆｐｏｕｔの位相が基準信号ｆｒの位相に対して進んでいる点および遅延させる信号が第１の実施形態と異なる。その他の波形は、第１の実施形態（図２）と同じである。この例では、出力信号ｆｐｏｕｔの位相に対する基準信号ｆｒの位相の遅延量は、時間ｐｄ５（例えば、４ｎｓ）である。

検出パルスＲＡＮＧＥ０−７は、比較信号ｆｐの立ち上がりを中心にして、パルスが順次生成され、上述した図５に示す誤差検出回路ＰＤＤの内部信号ｒ１０−１７に対応する。例えば、定常位相誤差を−１ｎｓから１ｎｓの範囲内にする場合、検出パルスＲＡＮＧＥ０は、比較信号ｆｐの立ち上がりに対して、−１ｎｓから１ｎｓの範囲にパルスが生成され、検出パルスＲＡＮＧＥ７は、基準信号ｆｒの立ち上がりに対して、１３ｎｓから１５ｎｓの範囲にパルスが生成される。

また、エッジパルスｆｒｒは、基準信号ｆｒの立ち上がりに同期して発生するパルスであり、上述した図５に示す誤差検出回路ＰＤＤの内部信号ｉｎ２ｒに対応する。遅延制御信号ｄｃｎｔは、比較信号ｆｐの位相に対する基準信号ｆｒの位相の遅延量を示す制御信号である。
上述した図６に示した誤差検出回路ＰＤＤは、エッジパルスｆｒｒと検出パルスＲＡＮＧＥ０−７との論理積演算の結果を３ビットのデジタル値（例えば、０１０）に変換した遅延制御信号ｄｃｎｔを、基準信号生成回路ＳＧ２に出力する（図８（ｂ））。基準信号生成回路ＳＧ２は、遅延制御信号ｄｃｎｔに基づいて、入力信号ｆｒｉｎから時間ｔｄ２（例えば、４ｎｓ）遅れた内部信号ｆｒ３（図中の破線）を基準信号ｆｒとして、位相比較器ＰＣに出力する。

その後、基準信号ｆｒの位相は、比較信号ｆｐの位相に対して時間ｐｄ５遅れた状態に戻る（図８（ｃ））。このとき、基準信号ｆｒは、入力信号ｆｒｉｎから時間ｔｄ２遅れている。このため、入力信号ｆｒｉｎと出力信号ｆｐｏｕｔとの位相差は、時間ｐｄ５（例えば、４ｎｓ）と時間ｔｄ２（例えば、４ｎｓ）との差（例えば、０ｎｓ）になる。この結果、定常位相誤差を予め決められた範囲（−１ｎｓから１ｎｓ）内まで小さくでき、同期範囲を拡大することができる。

以上、第２の実施形態では、出力信号ｆｐｏｕｔ（比較信号ｆｐ）の位相に対する基準信号ｆｒの位相の遅延量が大きい場合、その遅延量に応じて、入力信号ｆｒｉｎから遅延させた基準信号ｆｒを生成できる。これにより、出力信号ｆｐｏｕｔの位相に対する入力信号ｆｒｉｎの位相の遅延量（定常位相誤差）を小さくすることができ、同期範囲を拡大することができる。

図９は、本発明の第３の実施形態のＰＬＬ回路を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第１の実施形態の誤差検出回路ＰＤＤの代わりに誤差検出回路ＰＤＤ２が配置され、基準信号生成回路ＳＧ２が入力端子ＩＮと位相比較器ＰＣとの間に配置されている。その他の構成は、第１の実施形態と同じである。

すなわち、この実施形態のＰＬＬ回路の構成は、第１の実施形態と第２の実施形態とを合わせた回路構成である。したがって、この実施形態のＰＬＬ回路は、基準信号ｆｒの位相に対して比較信号ｆｐの位相が遅れている場合、第１の実施形態のＰＬＬ回路と同じ動作をし、基準信号ｆｒの位相に対して比較信号ｆｐの位相が進んでいる場合、第２の実施形態のＰＬＬ回路と同じ動作をする。

誤差検出回路ＰＤＤ２は、基準信号ｆｒと比較信号ｆｐとの周波数が同期しているときに、基準信号ｆｒの位相に対する比較信号ｆｐの位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号ｄｃｎｔ１を比較信号生成回路ＳＧ１に出力する。また、誤差検出回路ＰＤＤ２は、基準信号ｆｒと比較信号ｆｐとの周波数が同期しているときに、比較信号ｆｐの位相に対する基準信号ｆｒの位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号ｄｃｎｔ２を基準信号生成回路ＳＧ２に出力する。

比較信号生成回路ＳＧ１および基準信号生成回路ＳＧ２は、遅延制御信号ｄｃｎｔ１および２に基づいて、出力信号ｆｐｏｕｔおよび入力信号ｆｒｉｎからそれぞれ遅らせた比較信号ｆｐおよび基準信号ｆｒを位相比較器ＰＣに出力する。これにより、ＰＬＬ回路は、入力信号ｆｒｉｎと出力信号ｆｐｏｕｔとの位相差（定常位相誤差）を小さくでき、同期範囲を拡大することができる。

図１０は、図９に示した誤差検出回路ＰＤＤ２の一例を示している。上述した図５に示した誤差検出回路ＰＤＤで説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。誤差検出回路ＰＤＤ２は、図５に示した誤差検出回路ＰＤＤに、遅延回路１８Ｂ、１９Ｂ、２０Ｂ、・・・、３０Ｂ、３１Ｂ、３２Ｂ、検出パルス生成器ＰＧ３、エッジパルス生成器ＰＧ４、比較器ＣＯＭ２を追加して構成されている。その他の構成は、誤差検出回路ＰＤＤと同じである。なお、比較器ＣＯＭ１は、図５に示した誤差検出回路ＰＤＤの比較器ＣＯＭと同じである。

入力信号ｉｎ１の位相に対する入力信号ｉｎ２の位相の遅延量は、出力信号ｏｕｔ１に示される。また、入力信号ｉｎ２の位相に対する入力信号ｉｎ１の位相の遅延量は、出力信号ｏｕｔ２に示される。例えば、誤差検出回路ＰＤＤ２は、図５に示した誤差検出回路ＰＤＤを２つ構成している。すなわち、遅延回路１７Ｂ−３２Ｂ、１Ｂ、検出パルス生成器ＰＧ３、エッジパルス生成器ＰＧ４、比較器ＣＯＭ２は、図５に示した誤差検出回路ＰＤＤの遅延回路１−１６Ｂ、１７Ｂ、検出パルス生成器ＰＧ１、エッジパルス生成器ＰＧ２、比較器ＣＯＭにそれぞれ対応する。

この実施形態では、誤差検出回路ＰＤＤ２の入力端子ｉｎ１、ｉｎ２、出力端子ｏｕｔ１、ｏｕｔ２は、例えば、上述した図９に示した基準信号ｆｒ、比較信号ｆｐ、遅延制御信号ｄｃｎｔ１、ｄｃｎｔ２にそれぞれ接続される。
遅延回路１７Ｂ−３２Ｂは、入力信号ｉｎ２（内部信号ｄｉｎ２０）を、順次遅延させ、内部信号ｄｉｎ２１−２８を生成する。検出パルス生成器ＰＧ３は、例えば、内部信号ｄｉｎ２０−２８の立ち上がりエッジを用いて、内部信号ｒ２０−２７をそれぞれ生成する。内部信号ｒ２０−２７は、遅延量を検出するための検出パルスであり、例えば、上述した図８に示した検出パルスＲＡＮＧＥ０−７に対応する。

内部信号ｐｄｄｉｎ１および２は、入力信号ｉｎ１および２から、遅延回路１Ｂおよび１７Ｂにより、それぞれ遅延させられた信号であり、例えば、上述した図３、図４および図８に示した基準信号ｆｒおよび比較信号ｆｐにそれぞれ対応する。なお、内部信号ｐｄｄｉｎ１および２の遅延量を内部信号ｒ１０およびｒ２０のパルス幅の半分にすることにより、各内部信号の動作タイミングは、上述した図３、図４および図８に示した各信号の動作タイミングの関係と等しくなる。

エッジパルス生成器ＰＧ４は、内部信号ｐｄｄｉｎ１の立ち上がりに同期して立ち上がり、内部信号ｒ２０−２７のパルス幅より短い期間で立ち下がるパルスを生成し、内部信号ｉｎ１ｒとして比較器ＣＯＭ２に出力する。内部信号ｉｎ１ｒは、例えば、上述した図８に示したエッジパルスｆｒｒに対応する。
比較器ＣＯＭ２は、内部信号ｉｎ１ｒと内部信号ｒ２０−２７との論理積演算を実施し、論理積演算の結果を３ビットのデジタル値に変換し、誤差検出回路ＰＤＤ２の出力信号ｏｕｔ２を生成する。

以上、第３の実施形態では、入力信号ｆｒｉｎ（基準信号ｆｒ）の位相に対する比較信号ｆｐの位相の遅延量が大きい場合、その遅延量に応じて、出力信号ｆｐｏｕｔから遅延させた比較信号ｆｐを生成できる。さらに、出力信号ｆｐｏｕｔ（比較信号ｆｐ）の位相に対する基準信号ｆｒの位相の遅延量が大きい場合、その遅延量に応じて、入力信号ｆｒｉｎから遅延させた基準信号ｆｒを生成できる。これらにより、入力信号ｆｒｉｎの位相に対して出力信号ｆｐｏｕｔの位相が遅れている場合および進んでいる場合の両方の場合で、出力信号ｆｐｏｕｔと入力信号ｆｒｉｎの位相差（定常位相誤差）を小さくすることができる。この結果、さらに同期範囲を拡大することができる。

図１１は、本発明の第４の実施形態のＰＬＬ回路を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第１の実施形態の電圧制御発信器ＶＣＯの代わりに電圧制御発信器ＶＣＯ２が配置され、プリスケーラＰＳが電圧制御発信器ＶＣＯ２と比較信号生成回路ＳＧ１との間に配置されている。その他の構成は、第１の実施形態と同じである。この実施形態での定常位相誤差を小さくするための動作は、プリスケーラＰＳの出力である分周信号ｆｐｄｉｖから比較信号ｆｐを生成する以外、第１の実施形態と同じである。

電圧制御発信器ＶＣＯ２は、制御電圧ｖｃｎｔに応じた周波数の信号を生成する発信器であり、ループフィルタＬＦから受けた制御電圧ｖｃｎｔに応じた周波数（例えば、基準信号ｆｒの周波数のＮ倍（Ｎは、正の整数））の信号（出力信号ｆｐｏｕｔ）をプリスケーラＰＳに出力する。
プリスケーラＰＳは、例えば、信号の周波数をＮ分の１にする分周器であり、比較信号ｆｐの周波数を基準信号ｆｒの周波数に一致させるために、電圧制御発信器ＶＣＯ２から受けた信号（出力信号ｆｐｏｕｔ）の周波数をＮ分の１に分周し、分周した分周信号ｆｐｄｉｖを比較信号生成回路ＳＧ１に出力する。なお、プリスケーラＰＳの分周率（Ｎ）は、可変でもよいし固定でもよい。

これにより、ＰＬＬ回路は、出力信号ｆｐｏｕｔの周波数を入力信号ｆｒｉｎの周波数のＮ倍にして、出力信号ｆｐｏｕｔの位相を入力信号ｆｒｉｎの位相に同期させることができる。
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ＰＬＬ回路は、出力信号ｆｐｏｕｔの周波数を入力信号ｆｒｉｎの周波数の整数倍にできる。

図１２は、本発明の第５の実施形態のＰＬＬ回路を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第２の実施形態の電圧制御発信器ＶＣＯの代わりに電圧制御発信器ＶＣＯ２が配置され、位相比較器ＰＣおよび誤差検出回路ＰＤＤの入力端と電圧制御発信器ＶＣＯ２との間にプリスケーラＰＳが配置されている。その他の構成は、第２の実施形態と同じである。この実施形態の定常位相誤差を小さくするための動作は、プリスケーラＰＳの出力である分周信号ｆｐｄｉｖを比較信号ｆｐにする以外、第２の実施形態と同じである。

電圧制御発信器ＶＣＯ２およびプリスケーラＰＳは、第４の実施形態の電圧制御発信器ＶＣＯ２およびプリスケーラＰＳと同じであるため、詳細な説明を省略する。
以上、第５の実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。さらに、ＰＬＬ回路は、出力信号ｆｐｏｕｔの周波数を入力信号ｆｒｉｎの周波数の整数倍にできる。

図１３は、本発明の第６の実施形態のＰＬＬ回路を示している。第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第３の実施形態の電圧制御発信器ＶＣＯの代わりに電圧制御発信器ＶＣＯ２が配置され、プリスケーラＰＳが電圧制御発信器ＶＣＯ２と比較信号生成回路ＳＧ１との間に配置されている。その他の構成は、第３の実施形態と同じである。この実施形態での定常位相誤差を小さくするための動作は、プリスケーラＰＳの出力である分周信号ｆｐｄｉｖから比較信号ｆｐを生成する以外、第３の実施形態と同じである。

電圧制御発信器ＶＣＯ２およびプリスケーラＰＳは、第４の実施形態の電圧制御発信器ＶＣＯ２およびプリスケーラＰＳと同じであるため、詳細な説明を省略する。
以上、第６の実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。さらに、ＰＬＬ回路は、出力信号ｆｐｏｕｔの周波数を入力信号ｆｒｉｎの周波数の整数倍にできる。

図１４は、本発明の第７の実施形態のＰＬＬ回路を示している。第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＰＬＬ回路は、第５の実施形態の誤差検出回路ＰＤＤの代わりに誤差検出回路ＰＤＤ３が配置されている。また、この実施形態のＰＬＬ回路は、プリスケーラＰＳの出力を出力信号ｆｐｏｕｔとしている。その他の構成は、第５の実施形態と同じである。この実施形態での定常位相誤差を小さくするための動作は、プリスケーラＰＳのカウンタデータｃｄａｔａを利用して遅延量を検出する以外、第５の実施形態と同じである。

誤差検出回路ＰＤＤ３は、プリスケーラＰＳのカウンタデータｃｄａｔａが示すカウンタ値を利用して、比較信号ｆｐの位相に対する基準信号ｆｒの位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号ｄｃｎｔを基準信号生成回路ＳＧ２に出力する。例えば、カウンタ値は、電圧制御発信器ＶＣＯ２の出力である信号ｆｖｃｏにより更新される。

図１５は、図１４に示した誤差検出回路ＰＤＤ３の一例を示している。上述した図５に示した誤差検出回路ＰＤＤで説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図中の太い線は、カウンタデータｃｄａｔａのデータバスを示し、括弧内の数字は、プリスケーラＰＳのカウンタ値を示している。誤差検出回路ＰＤＤ３は、図５に示した内部信号ｒ１０−１７に対応する内部信号ｒ３０−３７の生成方法が、誤差検出回路ＰＤＤ（図５）と異なる。誤差検出回路ＰＤＤ３は、図５に示した誤差検出回路ＰＤＤの遅延回路１Ｂ−１７Ｂが省かれ、検出パルス生成器ＰＧ１の代わりに検出パルス生成器ＰＧ５が配置されている。その他の構成は、図５に示した誤差検出回路ＰＤＤと同じである。誤差検出回路ＰＤＤ３の入力端子ｉｎ２、ｃｄａｔａ、出力端子ｏｕｔは、上述した図１４に示した基準信号ｆｒ、カウンタデータｃｄａｔａ、遅延制御信号ｄｃｎｔにそれぞれ接続される。

図中の例では、検出パルス生成器ＰＧ５は、パルス生成部ＰＧ５０−５７を有し、信号の周波数を１５７８分の１に分周するプリスケーラ（図１４に示したプリスケーラＰＳ）からカウンタ値を取得し、取得したカウンタ値を用いて内部信号ｒ３０−３７をそれぞれ生成する。例えば、図１４に示したＰＬＬ回路は、入力信号ｆｒｉｎの位相に対する出力信号ｆｐｏｕｔの位相の遅れあるいは進みを、−１．６ｕｓから１．６ｕｓの範囲内に収めることが要求されている。また、図１４に示したＰＬＬ回路は、入力信号ｆｒｉｎおよび出力信号ｆｐｏｕｔの周波数が８ｋＨｚであり、電圧制御発信器ＶＣＯ２は、１２．６２４ＭＨｚの信号を生成する。そして、図１４に示したプリスケーラＰＳは、例えば、０から１５７７までカウントする図示していないカウンタを用いて、１２．６２４ＭＨｚの信号を１５７８分の１の周波数に分周し、８ｋＨｚの出力信号ｆｐｏｕｔを生成する。この場合、検出パルス生成器ＰＧ５のパルス生成部ＰＧ５０−５７は、下記の動作を実施する。

パルス生成部ＰＧ５０は、例えば、図示していないＲＳ型フリップフロップを有し、カウンタデータｃｄａｔａ（カウンタ値１５５８および２０）に基づいて生成される信号をＲＳ型フリップフロップに入力し、ＲＳ型フリップフロップの出力を内部信号ｒ３０として比較器ＣＯＭに出力する。例えば、ＲＳ型フリップフロップは、カウンタデータｃｄａｔａの示すカウンタ値が１５５８のときに、セット入力にハイレベルの信号を受け、出力をハイレベルにし（セット状態）、カウンタ値が２０のときに、リセット入力にハイレベルの信号を受け、出力をローレベルにする（リセット状態）。

カウンタ値は、電圧制御発信器ＶＣＯ２の出力信号（図１４に示した信号ｆｖｃｏ）により約７９．２ｎｓ毎に更新され、１５７７の次は０に戻る。このため、内部信号ｒ３０は、比較信号ｆｐの立ち上がり（カウンタ値が０）に対して、約−１．６ｕｓ（２０×約７９．２ｎｓ）から１．６ｕｓの範囲にパルスが生成される。同様に、パルス生成部ＰＧ５１−５７は、カウンタデータｃｄａｔａの示すカウンタ値が２０から６０、６０から１００、１００から１４０、１４０から１８０、１８０から２２０、２２０から２６０、２６０から３００の間（約３．２ｕｓ）、内部信号ｒ３１−３７をそれぞれハイレベルにする。

エッジパルス生成器ＰＧ２は、図５に示したエッジパルス生成器ＰＧ２と同じであり、内部信号ｉｎ２ｒのパルスを、入力信号ｉｎ２の立ち上がりに同期して立ち上げ、内部信号ｒ３０−３７のパルス幅より短い期間で立ち下げる。例えば、エッジパルス生成器ＰＧ２は、内部信号ｉｎ２ｒのパルスを、入力信号ｉｎ２の立ち上がりに同期して立ち上げ、その後、電圧制御発信器ＶＣＯ２の出力信号の立ち上がりに同期して立ち下げる。

以上、第７の実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。また、プリスケーラＰＳのカウンタ値を用いて、出力信号ｆｐｏｕｔ（比較信号ｆｐ）の位相に対する基準信号ｆｒの位相の遅延量を検出できるため、誤差検出回路ＰＤＤ３の論理を簡易に構成できる。
図１６は、図１３に示したＰＬＬ回路の入力周波数の変化に対する定常位相誤差の変動の一例を示している。なお、図１６は、図１３に示したＰＬＬ回路において、内部遅延信号ｆｒ０−７、ｆｐ０−７の遅延量の刻みおよび定常位相誤差の検出精度を約３．２ｕｓにした場合のシミュレーション結果を示している。図中の破線は、図１３に示した比較信号生成回路ＳＧ１、基準信号生成回路ＳＧ２および誤差検出回路ＰＤＤ２を有していないＰＬＬ回路の結果を比較例として示している。図中の例では、ＰＬＬ回路は、入力信号ｆｒｉｎの位相に対する出力信号ｆｐｏｕｔの位相の遅れあるいは進み（定常位相誤差）は、−１．６ｕｓから１．６ｕｓの範囲内に収めることが要求されている。

図の縦軸は、定常位相誤差を示し、横軸は、同期範囲の中心周波数からの入力信号の周波数の変化を示している。この実施形態では、入力信号の周波数が−１９０ｐｐｍから１９０ｐｐｍまで変化しても、定常位相誤差を−１．６ｕｓから１．６ｕｓの範囲に収めることができる。なお、比較例（図中の破線）では、定常位相誤差を−１．６ｕｓから１．６ｕｓの範囲に収めることができる入力周波数の変化は、−１００ｐｐｍから１００ｐｐｍである。すなわち、図１３に示したＰＬＬ回路は、入力周波数の変化が大きいときの定常位相誤差を小さくすることができ、同期範囲を拡大することができる。

なお、上述した実施形態では、定常位相誤差を小さくするために、基準信号ｆｒあるいは比較信号ｆｐを８通りの内部遅延信号から選択する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１３に示した各遅延回路１Ａ−７Ａの２０分の１の遅延量を有する１５０個の遅延回路を用いて１５１通りの内部信号から基準信号ｆｒあるいは比較信号ｆｐを選択してもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。さらに、図１７に示すように、入力周波数の変化に対する定常位相誤差の変動を滑らかにすることができる。図１７は、図１３に示したＰＬＬ回路において、内部遅延信号ｆｒ０−７、ｆｐ０−７の遅延量の刻みおよび定常位相誤差の検出精度を約０．１６ｕｓにした場合のシミュレーション結果を示している。図中の破線の意味は、上述した図１６と同じである。

上述した第４−６の実施形態では、ＰＬＬ回路の出力信号ｆｐｏｕｔを電圧制御発信器ＶＣＯ２の出力信号から取り出す構成にする例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１４に示したように、ＰＬＬ回路の出力信号ｆｐｏｕｔをプリスケーラＰＳの出力信号から取り出す構成にしてもよい。この場合にも、上述した第４−６の実施形態と同様の効果を得ることができる。

上述した第４−６の実施形態では、誤差検出回路ＰＤＤ、ＰＤＤ２を遅延回路を用いて構成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１５に示した誤差検出回路ＰＤＤ３のように、カウンタ値を用いて遅延量を検出する構成にしてもよい。この場合にも、上述した第４−６の実施形態と同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、入力信号の位相に同期させた出力信号を発生させる位相同期回路に利用できる。

本発明の第１の実施形態を示すブロック図である。 図１に示したＰＬＬ回路の動作の一例を示す波形図である。 図１に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の一例を示すタイミング図である。 図１に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の別の例を示すタイミング図である。 図１に示した誤差検出回路の一例を示すブロック図である。 本発明の第２の実施形態を示すブロック図である。 図５に示したＰＬＬ回路の動作の一例を示す波形図である。 図５に示したＰＬＬ回路において、定常位相誤差を小さくするための動作の一例を示すタイミング図である。 本発明の第３の実施形態を示すブロック図である。 図９に示した誤差検出回路の一例を示すブロック図である。 本発明の第４の実施形態を示すブロック図である。 本発明の第５の実施形態を示すブロック図である。 本発明の第６の実施形態を示すブロック図である。 本発明の第７の実施形態を示すブロック図である。 図１４に示した誤差検出回路の一例を示すブロック図である。 図１３に示したＰＬＬ回路の入力周波数の変化に対する定常位相誤差の変動の一例を示す説明図である。 図１３に示したＰＬＬ回路の入力周波数の変化に対する定常位相誤差の変動の別の例を示す説明図である。

符号の説明

１Ａ−７Ａ、１Ｂ−３２Ｂ‥遅延回路；ＣＯＭ、ＣＯＭ１−２‥比較器；ＣＰ‥チャージポンプ；ｄｃｎｔ‥遅延制御信号；ｄｅｔ‥検出信号；ｄｉｎ１０−１８、ｄｉｎ２０−２８、ｉｎ１−２、ｉｎ１ｒ、ｉｎ２ｒ、ｏｕｔ、ｏｕｔ１−２、ｐｄｄｉｎ１−２、ｒ１０−１７、ｒ２０−２７、ｒ３０−３７‥内部信号；ｆｐ‥比較信号；ｆｐ０−７、ｆｒ０−７‥内部遅延信号；ｆｐｏｕｔ‥出力信号；ｆｐｒ、ｆｒｒ‥エッジパルス；ｆｒ‥基準信号；ｆｒｉｎ‥入力信号；ｆｖｃｏ‥電圧制御発信器の出力信号；ＩＮ‥入力端子；ＬＦ‥ループフィルタ；ＰＣ‥位相比較器；ＰＤＤ、ＰＤＤ２、ＰＤＤ３‥誤差検出回路；ＰＧ１、ＰＧ３、ＰＧ５‥検出パルス生成器；ＰＧ２、ＰＧ４‥エッジパルス生成器；ＰＧ５０−５７‥パルス生成部；ＰＳ‥プリスケーラ；ＲＡＮＧＥ０−７‥検出パルス；ＳＧ１‥比較信号生成回路；ＳＧ２‥基準信号生成回路；ＳＥＬ‥セレクタ；ＶＣＯ‥電圧制御発信器；ｖｃｎｔ‥制御電圧

Claims (9)

1. 入力端子で受ける基準信号と比較信号との位相差を検出し、前記位相差に応じて検出信号を出力する位相比較器と、前記検出信号に応じて制御電圧を出力するループフィルタと、前記制御電圧に応じた周波数の出力信号を生成するとともに、前記出力信号を前記比較信号として前記位相比較器にフィードバックする電圧制御発振器とを備えた位相同期回路において、
   前記基準信号と前記比較信号との周波数が同期しているときに、前記基準信号の位相に対する前記比較信号の位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号を出力する誤差検出回路と、
   前記電圧制御発振器と前記位相比較器との間に設けられ、前記出力信号を前記遅延制御信号に応じて遅延させ、前記出力信号から遅延させた信号を前記比較信号として前記位相比較器に出力する比較信号生成回路とを備え、
   前記誤差検出回路は、
   前記基準信号に対する遅延量が互いに異なる複数の検出パルスを生成する検出パルス生成器と、
   前記比較信号に同期するエッジパルスを生成するエッジパルス生成器と、
   前記エッジパルスに重なる期間を有する前記検出パルスに基づいて、前記遅延制御信号を生成する制御信号生成部とを備えていることを特徴とする位相同期回路。
2. 請求項２記載の位相同期回路において、
   前記電圧制御発振器と前記比較信号生成回路との間に設けられ、前記比較信号の周波数を前記基準信号の周波数に一致させるために、前記出力信号を分周し、分周した分周信号を前記比較信号生成回路に出力する分周器を備え、
   前記比較信号生成回路は、前記分周信号を前記遅延制御信号に応じて遅延させ、前記分周信号から遅延させた信号を前記比較信号として前記位相比較器に出力することを特徴とする位相同期回路。
3. 請求項１または請求項２記載の位相同期回路において、
   前記誤差検出回路は、前記遅延量に応じたデジタル値を示す前記遅延制御信号を前記比較信号生成回路に出力し、
   前記比較信号生成回路は、前記比較信号生成回路が受ける内部入力信号から遅延量が異なる複数の内部遅延信号を生成し、前記デジタル値に応じて、前記内部入力信号および前記内部遅延信号から１つの信号を選択し、選択した信号を前記比較信号として前記位相比較器に出力することを特徴とする位相同期回路。
4. 入力端子で受ける入力信号を基準信号とし、前記基準信号と比較信号との位相差を検出し、前記位相差に応じて検出信号を出力する位相比較器と、前記検出信号に応じて制御電圧を出力するループフィルタと、前記制御電圧に応じた周波数の出力信号を生成するとともに、前記出力信号を前記比較信号として前記位相比較器にフィードバックする電圧制御発振器とを備えた位相同期回路において、
   前記基準信号と前記比較信号との周波数が同期しているときに、前記比較信号の位相に対する前記基準信号の位相の遅延量を検出し、検出した遅延量に応じて遅延制御信号を出力する誤差検出回路と、
   前記入力端子と前記位相比較器との間に設けられ、前記入力信号を前記遅延制御信号に応じて遅延させ、前記入力信号から遅延させた信号を前記基準信号として前記位相比較器に出力する基準信号生成回路とを備え、
   前記誤差検出回路は、
   前記比較信号に対する遅延量が互いに異なる複数の検出パルスを生成する検出パルス生成器と、
   前記基準信号に同期するエッジパルスを生成するエッジパルス生成器と、
   前記エッジパルスに重なる期間を有する前記検出パルスに基づいて、前記遅延制御信号を生成する制御信号生成部とを備えていることを特徴とする位相同期回路。
5. 請求項４記載の位相同期回路において、
   前記電圧制御発振器と前記位相比較器との間に設けられ、前記比較信号の周波数を前記基準信号の周波数に一致させるために、前記出力信号を分周するとともに、分周した分周信号を前記比較信号として前記位相比較器にフィードバックする分周器を備えていることを特徴とする位相同期回路。
6. 請求項４または請求項５記載の位相同期回路において、
   前記誤差検出回路は、前記遅延量に応じたデジタル値を示す前記遅延制御信号を前記基準信号生成回路に出力し、
   前記基準信号生成回路は、前記入力信号から遅延量が異なる複数の内部遅延信号を生成し、前記デジタル値に応じて、前記入力信号および前記内部遅延信号から１つの信号を選択し、選択した信号を前記基準信号として前記位相比較器に出力することを特徴とする位相同期回路。
7. 入力端子で受ける入力信号を基準信号とし、前記基準信号と比較信号との位相差を検出し、前記位相差に応じて検出信号を出力する位相比較器と、前記検出信号に応じて制御電圧を出力するループフィルタと、前記制御電圧に応じた周波数の出力信号を生成するとともに、前記出力信号を前記比較信号として前記位相比較器にフィードバックする電圧制御発振器とを備えた位相同期回路において、
   前記基準信号と前記比較信号との周波数が同期しているときに、前記基準信号の位相に対する前記比較信号の位相の遅延量および前記比較信号の位相に対する前記基準信号の位相の遅延量を検出し、検出した遅延量に応じて第１および第２遅延制御信号をそれぞれ出力する誤差検出回路と、
   前記電圧制御発振器と前記位相比較器との間に設けられ、前記出力信号を前記第１遅延制御信号に応じて遅延させ、前記出力信号から遅延させた信号を前記比較信号として前記位相比較器に出力する比較信号生成回路と、
   前記入力端子と前記位相比較器との間に設けられ、前記入力信号を前記第２遅延制御信号に応じて遅延させ、前記入力信号から遅延させた信号を前記基準信号として前記位相比較器に出力する基準信号生成回路とを備え、
   前記誤差検出回路は、
   前記基準信号に対する遅延量が互いに異なる複数の第１検出パルスを生成する第１検出パルス生成器と、
   前記比較信号に同期する第１エッジパルスを生成する第１エッジパルス生成器と、
   前記第１エッジパルスに重なる期間を有する前記第１検出パルスに基づいて、前記第１遅延制御信号を生成する第１制御信号生成部と、
   前記比較信号に対する遅延量が互いに異なる複数の第２検出パルスを生成する第２検出パルス生成器と、
   前記基準信号に同期する第２エッジパルスを生成する第２エッジパルス生成器と、
   前記第２エッジパルスに重なる期間を有する前記第２検出パルスに基づいて、前記第２遅延制御信号を生成する第２制御信号生成部とを備えていることを特徴とする位相同期回路。
8. 請求項７記載の位相同期回路において、
   前記電圧制御発振器と前記比較信号生成回路との間に設けられ、前記比較信号の周波数を前記基準信号の周波数に一致させるために、前記出力信号を分周し、分周した分周信号を前記比較信号生成回路に出力する分周器を備え、
   前記比較信号生成回路は、前記分周信号を前記第１遅延制御信号に応じて遅延させ、前記分周信号から遅延させた信号を前記比較信号として前記位相比較器に出力することを特徴とする位相同期回路。
9. 請求項７または請求項８記載の位相同期回路において、
   前記誤差検出回路は、前記遅延量に応じたデジタル値を示す前記第１および第２遅延制御信号を前記比較信号生成回路および前記基準信号生成回路にそれぞれ出力し、
   前記比較信号生成回路は、前記比較信号生成回路が受ける内部入力信号から遅延量が異なる複数の内部遅延信号を生成し、前記第１遅延制御信号が示す前記デジタル値に応じて、前記内部入力信号および前記内部遅延信号から１つの信号を選択し、選択した信号を前記比較信号として前記位相比較器に出力し、
   前記基準信号生成回路は、前記入力信号から遅延量が異なる複数の内部遅延信号を生成し、前記第２遅延制御信号が示す前記デジタル値に応じて、前記入力信号および前記内部遅延信号から１つの信号を選択し、選択した信号を前記基準信号として前記位相比較器に出力することを特徴とする位相同期回路。

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