JP2007295636A - クロック生成回路 - Google Patents

Abstract

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】入力された入力クロックの所定逓倍数の出力クロックを供給する逓倍回路４０内で、外部からリセット信号が入力されるか、あるいは入力クロックの１周期内にクロック生成回路２０の出力クロックのパルス数が所定逓倍数未満の時、カウンタ５２を初期化してデジタルディレイライン５６の遅延動作を初期化し、初期化直後の遅延時間を最小値に設定し、徐々に遅延時間を増加して所望の逓倍数の出力クロックを生成するものである。
【選択図】 図２

Description

この発明は、低電圧下においても制御可能な、ノイズに対する影響の少ない、正確で確実に動作可能なクロック生成回路に関するものである。

位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、従来から広範囲の分野で利用されている、入力クロックに同期した周期または逓倍クロックを出力する回路である。最近のマイクロプロセッサの動作周波数は高く、例えば、数百ＭＨｚの高速クロックで動作するのでＰＬＬをマイクロプロセッサに内蔵することは不可欠になっている。

従来のＰＬＬは、電圧制御発信器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）の制御電圧を保持するキャパシタの電圧をチャージポンプにより制御して発信周波数を制御するアナログ型ＰＬＬであった。しかし、従来のアナログ型ＰＬＬは、低電圧下での制御が困難であり、ノイズに弱く、また動作が安定するまでのロック時間が長く、入力クロックの供給が停止するとＰＬＬの発信が停止し、再度動作を開始するまでに長い時間を要するという課題があった。

従来では、上記した課題を解決するために、様々な提案がなされている。例えば、以下に記載する非特許文献１の従来技術では、デジタルディレイラインを用いた周波数逓倍回路を開示している。

図８は、従来の周波数逓倍回路１０の構成を示すブロック図であり、図において、１はフリップフロップ回路（Ｆｌｉｐ−Ｆｌｏｐ）、２は分周器（Ｄｉｖｉｄｅｒ）、３はコンパレータ、４は制御回路、６および７はそれぞれ遅延回路である。また、図９は、図８に示した従来の周波数逓倍回路１０の動作を示すタイミングチャートである。

次に動作について説明する。図８に示した従来の周波数逓倍回路１０の動作において、デジタルディレイラインである遅延回路６，７の遅延時間の初期状態によっては、図９のタイミングチャート内のタイミングＴ１からタイミングＴ２の間に示すように、フリップフロップ回路１からパルスが出力されない状態に落ちる可能性がある。

この場合、入力クロックの立ち上がりエッジ（タイミングＴ１）から、分周器２の出力信号Ｍをネゲートするまでの遅延時間と、フリップフロップ回路１の出力信号Ａとしての逓倍クロック出力信号の４パルス目の立ち下がり時刻（タイミングＴ１）から出力信号Ｍをアサートするまでの遅延時間の差によっては、図９に示すタイミングＴ１からタイミングＴ２までのように、入力クロックの１周期の間、出力信号Ｍがアサートされ続けて正確な逓倍出力信号を出力できない状態が発生するという課題があった。

また、上記した従来技術である文献１に開示された周波数逓倍回路１０では、入力クロックと分周器２の出力信号Ｍとの間の位相同期に関しては何も言及されておらず、このためＰＬＬの機能としては不十分なものとなっていた。

一方、従来のデジタルディレイラインを用いた位相同期回路とデジタルディレイラインを用いた図８に示した周波数逓倍回路１０を組み合わせたものがある。

図１０は、デジタルディレイラインを用いた位相同期回路とデジタルディレイラインを用いた図８に示した周波数逓倍回路１０とを組み合わせた従来のクロック生成回路１５を示すブロック図であり、図において、１０は図８に示した周波数逓倍回路、１１は位相同期回路、１２は位相同期回路１１を構成するデジタルディレイライン、１３はデジタルカウンタ、そして１４はコンパレータである。

次に動作について説明する。周波数逓倍回路１０から出力される逓倍クロック出力信号（出力クロック）は、位相同期回路１１内のデジタルディレイライン１２へ入力され、デジタルディレイライン１２から外部へＰＬＬ出力信号が出力される。また、コンパレータ１４は、このＰＬＬ出力信号の位相と入力クロックとの位相を比較し、比較結果をデジタルディレイライン１２へフィードバックして入力クロックとＰＬＬ出力信号との間の遅延を調整し両者の位相を一致させている。

しかしながら、図１０に示す従来のクロック生成回路１５の構成では、例えば、デジタルディレイライン１２の遅延時間が入力クロックの周期より長くなると、周波数逓倍回路１０内のコンパレータ３、または位相同期回路１１内のコンパレータ１４での比較結果により実施される周期または位相の補正がＰＬＬ出力信号に反映されるまで多くの時間がかかり、このため、電圧値、温度値等によるＰＬＬ出力信号のずれに対する補正能力が悪くなるという課題があった。

図１１は、図１０に示すクロック生成回路１５の動作を示すタイミングチャートである。図１１のタイミングチャートに示すように、位相同期回路１１内のデジタルディレイライン１２での遅延時間が、入力クロックの２倍の遅延時間でロックしてしまった場合、タイミングＴ４で周波数逓倍回路１０内のコンパレータ３から出力された比較結果が、ＰＬＬ出力信号として位相同期回路１１から出力されるのはタイミングＴ４からカウントして入力クロックの２周期後となる。この場合、補正能力は低下するのみならず、タイミングＴ５での不正確なＰＬＬ出力信号により、不正確な遅延補正演算処理が行われて正しくロックできないといった事態が発生する危険性がある。

図１２は、従来のデジタルディレイライン１２を示すブロック図であり、図において、１７はデジタルディレイライン１２を構成する複数の遅延素子、１８は複数の遅延素子の中から１つを選択するセレクタである。例えば、上記非特許文献１や非特許文献２に開示の従来のデジタルディレイライン１２では、セレクタ１８が遅延素子１７内の１つを選択して遅延時間を調整していた。

しかしながら、このような従来のデジタルディレイラインの構成では、デジタルディレイラインの遅延が短い場合においても、全ての遅延素子１７をスイッチする必要があり、不必要に電力を消費するといった課題があった。

図１３は、従来の他のデジタルディレイラインを示す構成図である。図に示すように、従来の他のデジタルディレイラインの構成では、消費電力を抑えるため、入力取り込み位置を制御信号ａ，ｂを用いて制御することで、各遅延素子を選択的に活性化させ所望の遅延時間を得るものである。しかしながら、図１３に示す従来の他のデジタルディレイラインの構成では、クロック生成回路の動作中にカウンタ値が変化した場合、例えば、図１３内のノードａからノードｂへ入力位置がシフトした場合、図１４に示すデジタルディレイラインの動作を示すタイミングチャート内に示すタイミングＴ８での出力ａに不定な電位が乗ってしまうという課題があった。

A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells,Michel Comber他2名,IEEE Journal of Solid-State circuits,Vol.31,No.7,Jul.1996 Multifrequency Zero-Jitter Delay-Locked Loop(Avener Efendovich他3名:IEEE Journal of Solid-State Circuits,Vol.29,No.1,JAN.1994

上記したように、従来のクロック生成回路においては、デジタルディレイラインを用いたデジタルＰＬＬにおいて、デジタルディレイラインの初期状態では、周波数逓倍回路１０の出力信号である逓倍クロック出力信号が正確に出力されない場合が発生し、また位相同期回路１１内のデジタルディレイライン１２の初期状態によっては、周波数逓倍回路１０もしくは位相同期回路１１内のコンパレータ３および１４での比較結果に基づいて計算されたデジタルディレイラインの遅延時間の変化がＰＬＬ出力信号に反映される以前に、次の位相比較を実行し、温度や電圧の変動に対する補正能力が低下し、位相ロックが困難になるという課題があった。

さらに、デジタルディレイライン内の全ての素子をスイッチングすると、無駄な電力を消費し、あるいはこの無駄な電力消費を防止するため、デジタルディレイラインの入力取り込み位置を制御して遅延時間を調整する方式にすると、動作中にカウンタ値が変化する場合に、デジタルディレイラインの出力にハザードが乗って正確に位相ロックができないといった課題があった。

この発明は上記のような課題を解決するためになされたもので、クロック生成回路において、低電圧でも容易に制御可能な、ノイズに対する影響が少なく、ロック時間も短く入力クロックの供給が停止した場合であっても必要とされるクロックを生成可能なデジタルＰＬＬを正確に動作させ、またジッタや精度等の性能を向上できるクロック生成回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、この発明にかかるクロック生成回路は、入力されたクロック信号（以下、入力クロックという）の所定逓倍数のクロック信号を出力し（以下、出力された所定逓倍数のクロック信号を出力クロックという）、前記出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、前記入力クロックの１周期の間に前記出力クロックのパルス数が前記所定逓倍数未満の場合に前記逓倍回路の動作を初期化する初期化手段を備えることを特徴とする。

この発明にかかるクロック生成回路は、前記逓倍回路は、前記出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを備え、クロック生成回路の動作開始時あるいは外部からリセット信号が入力された時に、前記第１の遅延回路の遅延時間が最小値となるように前記第１のカウンタ内のカウンタ値を設定することを特徴とする。

この発明にかかるクロック生成回路は、前記逓倍回路は、第１のカウンタのカウンタ値の更新は、第１の遅延回路の遅延時間の変化が最小値となるような値にのみ更新されることを特徴とする。

この発明によれば、逓倍回路は、入力されたクロック信号（入力クロック）の所定逓倍数のクロック信号を出力し（出力クロック）、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有し、位相同期回路は、逓倍回路内の第１の遅延回路から出力された出力クロックを入力し、出力クロックを所定時間遅延させる第２の遅延回路および第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する構成とし、逓倍回路は、入力クロックの１周期の間に出力クロックのパルス数が所定逓倍数未満の場合に逓倍回路の動作を初期化するようにしたため、低電圧下でも確実に所望の逓倍数の出力クロックをロックし、またカウンタの初期状態がいかなる値であっても所望の逓倍数の出力クロックを高精度にかつ確実に得ることができるクロック生成回路を得ることができるという効果を奏する。

この発明によれば、逓倍回路が、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および第１の遅延回路の遅延時間を設定し制御する第１のカウンタを備え、クロック生成回路の動作開始時あるいはリセット信号が入力された時に、第１の遅延回路の遅延時間が最小値となるように第１のカウンタ内のカウンタ値を設定するように構成したので、所望の逓倍数の出力クロックを高精度でかつ確実に得ることができるクロック生成回路を得ることができるという効果を奏する。

この発明によれば、第１のカウンタのカウンタ値の更新が、第１の遅延回路の遅延時間の変化が最小値となるような値にのみ更新されるように構成したので、出力クロックのパルス幅を徐々に広げて所望の逓倍数の出力クロックを高精度でかつ正確に得ることができるクロック生成回路を得ることができるという効果を奏する。

以下に、本発明にかかるクロック生成回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、この発明の実施の形態１によるクロック生成回路２０を示すブロック図であり、図において、２１は位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下、ＰＬＬという）、２２は２相クロック生成回路、２３，２４および３７はインバータ、２７はゲート制御のインバータからなるクロックドライバ、３４，３５，３６はこの実施の形態１のクロック生成回路２０で生成されたクロック信号を供給される外部回路である。クロック生成回路２０は、ＰＬＬ２１、２相クロック生成回路２２、インバータ２３，２４およびクロックドライバ２７から構成されている。

次に動作について説明する。この発明の実施の形態１のクロック生成回路２０内のＰＬＬ２１は、入力されたクロック信号（以下、入力クロックという）の４逓倍のクロック信号としてのＰＬＬ出力信号（以下、ＰＬＬ出力という）を出力する。このＰＬＬ出力信号は、２相クロック生成回路２２で２相ノンオーバラップ信号Ｐ１Ｇ，Ｐ２Ｇとなる。この２相ノンオーバラップ信号Ｐ１Ｇ，Ｐ２Ｇは、各ブロックのクロックドライバ２７を介して外部回路３４，３５，３６へ供給される。クロックドライバ２７の出力信号Ｐ１Ｃ，Ｐ２Ｃは外部回路３４へ出力され、クロックドライバ２７の出力信号Ｐ１Ｂ，Ｐ２Ｂは外部回路３５へ出力され、そしてクロックドライバ２７の出力信号Ｐ１Ａ，Ｐ２Ａは外部回路３６へ出力される。

例えば、外部回路３４の出力状態が変化しない場合（即ち、外部回路３４が動作していない場合）、クロックドライバの出力信号Ｐ１Ｃ，Ｐ２Ｃは常にロウレベル（Ｌレベル）に固定され、外部回路３４へ出力される。また、外部回路３５の出力状態が変化しない場合（即ち、外部回路３５が動作していない場合）、クロックドライバの出力信号Ｐ１Ｂ，Ｐ２Ｂは常にロウレベル（Ｌレベル）に固定され、外部回路３５へ出力される。同様に、外部回路３６の出力状態が変化しない場合（即ち、外部回路３６が動作していない場合）、クロックドライバの出力信号Ｐ１Ａ，Ｐ２Ａは常にロウレベル（Ｌレベル）に固定され外部回路３６へ出力される。ＰＬＬ２１は、クロック入力とインバータ３７の出力である制御信号Ｐ１Ｐとの位相が一致するように、その出力（以下、ＰＬＬ出力という）を制御する機能を備えている。

図２は、図１に示したクロック生成回路２０内のＰＬＬ２１の構成を示すブロック図であり、ＰＬＬ２１は逓倍回路４０（以下、逓倍部４０という）および位相同期回路４１（以下、位相同期部４１という）の２つの部分から構成されている。

以下、ＰＬＬ２１を構成する逓倍部４０および位相同期部４１に関して詳細に説明する。逓倍部４０は、入力クロックの４逓倍クロックを生成する機能を備えている。この実施の形態１では、逓倍部４０は４逓倍クロックを生成するが、この発明はこれに限定されることなく、例えば、２逓倍クロック、６逓倍クロック、８逓倍クロック等、所定の逓倍クロックを生成するＰＬＬでもよい。

次に逓倍部４０の動作について説明する。図３は、ＰＬＬ２１の動作を示すタイミングチャートである。図２に示す逓倍部４０において、太線で示したループはリングオシレータ１００を示している。逓倍部４０は、この太線で示されたリングオシレータ１００で生成された４逓倍クロックを位相同期部４１へ出力する。但し、このリングオシレータ１００は、制御信号ＤＬ−ＡＣＴがネゲートされている間は、強制的にＬレベルに設定され、制御信号ＤＬ−ＳＴＡＴがアサートされている間は、強制的にＨレベルに設定される。

図３のタイミングチャートに示されるように、制御信号ＤＬ−ＡＣＴは、入力クロックの立ち上がりエッジでアサートされ（例えば、タイミングＴ１０）、４逓倍出力の４パルス目の立ち下がりエッジでネゲートされる（例えば、タイミングＴ１１）。

デジタルディレイライン（第１の遅延回路）５６は、９６個の遅延素子（例えば、セレクタ）が直列に接続されて構成されており、遅延時間を９６段階に調整可能である。例えば、１０ビットのカウンタ（第１のカウンタ）５２の上位７ビットで、デジタルディレイライン５６の遅延時間を制御する。制御信号ＰＬＬ−ｒｅｓｅｔがアサートされた時のカウンタ５２の初期値は１であり、これはデジタルディレイライン５６の遅延時間を最小値に制御する。カウンタ５２は、入力クロックの２周期毎に１つカウントアップされる。

入力クロックの立ち上がりエッジとＤＬ−ＯＵＴの立ち下がりエッジの位相が一致した時点（即ち、タイミングＴ１２の次の入力クロック立ち上がりタイミングＴ１３）で、カウンタ５２のカウントアップが停止する。このように、カウンタ５２は、デジタルディレイライン５６の遅延時間を最小値から除々に大きく設定できるので、誤って３逓倍や２逓倍でロックすることなく、従来例で説明したように、分周器からの出力信号がアサートされ続けて、正確な逓倍出力信号が出力できないといった状態を避けることができる。

例えば、入力クロックの立ち上がり時に、制御信号ＤＬ−ＡＣＴがアサートされ続けた場合、入力クロックの１周期の間に４逓倍出力が４パルス出ていないと逓倍回路４０は判断し、制御信号ＰＬＬ−ｒｓｅｔをアサートし、カウンタ５２をリセットさせる。これにより、電源投入直後等の初期状態においてＰＬＬ２１の動作が不安定な場合においても、確実にＰＬＬ２１の動作をリセットできる。また、制御信号ＰＬＬ−ｒｅｓｅｔは、外部から供給される外部リセット信号によっても、アサート可能である。この外部リセット信号は、チップ外部の装置から供給されるリセット入力や、電源投入時にアサートされるパワーオンリセット信号等から生成される。

図４は、ディレイ微調整回路の構成を示す回路図であり、図において、５９はディレイ微調整回路（第１の遅延回路）、７５および７６は遅延素子である。

次に、ディレイ微調整回路５９の動作について説明する。ディレイ微調整回路５９は、ＤＬ−ＣＮＴ生成回路５７から出力される制御信号ＤＬ−ＣＮＴがＨレベルの時、遅延素子７５の１段分の遅延を追加する。これにより、デジタルディレイライン５６での遅延時間の微調整を行う。ＤＬ−ＣＮＴ生成回路５７から出力される制御信号ＤＬ−ＣＮＴを、入力クロックのサイクルの途中で切り替えることで、同一入力クロックサイクル内で４逓倍出力の一部のパルス幅を遅延素子１段分広げることができる。

ＤＬ−ＣＮＴ生成回路５７は、１０ビットのカウンタ５２の下位３ビット値とパルスカウンタ４００の出力Ｃ１〜Ｃ７の値に基づいて制御信号ＤＬ−ＣＮＴを生成する。

図５は、逓倍部４０内のカウンタ５２の下位３ビット値、各種の制御信号ＤＬ−ＣＮＴ、Ｃ１〜Ｃ８、ＤＬ−ＡＣＴ、およびディレイ微調整回路５９から出力される４逓倍出力の関係を示したタイミングチャートである。図５のタイミングチャートに示すように、１０ビットのカウンタ５２の下位３ビット値が０の時は、ディレイ微調整回路５９から出力される４逓倍出力の全てのパルスが同一パルス幅を有している。そして、カウンタ５２の下位３ビット値が、例えば１から７へと増加してゆくにつれて、ディレイ微調整回路５９内の遅延素子１段の遅延時間幅を持つパルスが、ディレイ微調整回路５９から４逓倍出力として出力される。

カウンタ５２のカウンタ値が、入力クロック数でカウントして２０サイクル以上停止した場合、ロック検出回路（第３のカウンタ）６０はロック検出信号を出力する。このロック検出信号がアサートされた場合でも、周囲の温度、電圧、その他の要因により、入力クロックの立ち上がりエッジと制御信号ＤＬ−ＯＵＴの立ち下がりエッジの位相がずれた場合は、そのずれに応じてカウンタ５２のカウンタ値を１つ毎増加／減少させ位相のずれを解消する。但し、一旦、ロック検出信号がアサートされたら、制御信号ＰＬＬ−ｒｅｓｅｔがカウンタ５２へ入力されない限りこのロック検出信号はネゲートされない。

次に、ＰＬＬ２１内の位相同期部４１の動作について説明する。図６は、位相同期部４１の動作を示すタイミングチャートである。位相同期部４１内では、逓倍部４０から出力された４逓倍出力を、位相同期部４１内に組み込まれた２つのデジタルディレイライン（第２の遅延回路）６９および７１で所定時間遅延させ、入力クロックの位相と制御信号Ｐ１Ｐの位相を一致させる動作を行う。位相同期部４１はリセット直後は動作せず、逓倍部４０内のロック検出回路６０からロック検出信号がアサートされるとその動作を開始する。

位相同期部４１内のカウンタ（第２のカウンタ）６５は、上位５ビット値でデジタルディレイライン６９を、下位３ビット値でデジタルディレイライン７１の動作を制御する。デジタルディレイライン７１は、逓倍部４０内のデジタルディレイライン５６内で用いられている遅延素子を８個直列に接続した構成を有する。デジタルディレイライン６９は、デジタルディレイライン７１内の各遅延素子の約６〜８倍（この範囲は、温度、電圧、プロセス変動等に基づいて変動する）の遅延時間を有する遅延素子が３２個直列に接続された構成を有する。

位相同期部４１では、デジタルディレイライン６９が入力クロックの位相と制御信号Ｐ１Ｐの位相を大まかに合わせ、次に、デジタルディレイライン７１が両者の位相を詳細に調整する。

カウンタ６５の初期値として、ロック検出回路６０から出力されたロック検出信号がアサートされた時の、逓倍部４０内のカウンタ５２のカウンタ値がセットされる。入力クロックの立ち上がりエッジと制御信号Ｐ１Ｐの立ち上がりエッジの位相差により、カウンタ６５のカウンタ値を１つ増加減少させ、両者の位相が一致したところで、カウンタ６５のカウント動作は停止する。但し、一旦、カウント動作が停止した場合でも、温度、電圧、その他の影響で入力クロックの位相と制御信号Ｐ１Ｐの位相がずれた場合は、ずれの大きさに応じてカウンタ６５のカウンタ値を１つ毎増加減少させ、両者の位相を一致させる。

逓倍部４０内のカウンタ５２のカウンタ値を初期値として設定する意味は、位相同期部４１の動作が開始された時、位相を早くする（カウンタ値を減算する）場合と、位相を遅くする（カウンタ値を加算する）場合の、いずれの方向に動作させても確実に同期するエッジを得るため、あらかじめ半周期分の遅延時間を持たせたことや、位相同期部４１がロックした場合のデジタルディレイライン６９の遅延時間を入力クロックの１周期以内に設定させ、確実にロックを行い高いロック性能を得るためである。仮に、位相同期部４１のデジタルディレイライン６９の遅延時間が２周期以上でロックしようとすると、逓倍部４０内のカウンタ５２又は位相同期部４１内のカウンタ６５の値の変化が制御信号Ｐ１Ｐに乗せられる以前に次の位相比較を実行することになるので、ロック動作が困難になりロック性能が低下することになる。

次に、逓倍部４０内や位相同期部４１内に組み込まれているデジタルディレイライン５６，６９，７１について説明する。図７は、デジタルディレイライン５６，６９，７１のそれぞれの構成を示す回路図であり、図において、各遅延素子ｎ（ｎ＝０，．．．ｙ，ｙ−１，．．．，ｎ−１，ｎ）は、直列に接続された２つのＰＭＯＳＴｒおよび直列に接続された２つのＮＭＯＳＴｒがさらに直列に接続されて得られる回路を２組並列に並べた構成を有する。ＰＭＯＳＴｒの組とＮＭＯＳＴｒの組とを直列に接続する直列接続点は、各遅延素子の出力ノードと次段の遅延素子との間に設けられた出力インバータに接続されている。各遅延素子には入力として入力パルスを入力する入力ノードがある。逓倍部４０内のデジタルディレイライン５６は、この遅延素子を９６個（即ち、ｎ＝９５）直接に接続した構成を有し、位相同期部４１内のデジタルディレイライン７１は、遅延素子を８個（ｎ＝７）直列に接続した構成を、またデジタルディレイライン６９は遅延素子を３２個（ｎ＝３１）直列に接続した構成を有している。

次に、デジタルディレイラインの動作について説明する。カウンタ５２，６５から出力されるカウンタ値により、各デジタルディレイライン５６，６９，７１内の所定の遅延素子が制御信号￣ＷＬ（ｎ）により選択され、選択された遅延素子の入力ノードｎ（ｎ＝０，．．．ｙ，ｙ＋１，．．．，ｎ−１，ｎ）から制御信号としての入力パルスが入力される。

このように、入力パルスの入力位置を変えることにより、デジタルディレイライン５６，６９，７１の遅延時間を調整する。入力位置を変える方式は、出力位置を変えてデジタルディレイラインの遅延時間を変化させる従来の方式と比較すると、特に高周波を用いる場合にスイッチングするトランジスタ数を減少できるからである。

カウンタ５２，６５の各カウンタ値がｙの場合、制御信号￣ＷＬ（ｙ）が入力される遅延素子ｙの入力ノードｙを介して入力パルスが遅延素子ｙ内に入力されるが、この場合、２つの制御信号、即ち制御信号￣ＷＬ（ｙ）および制御信号￣ＷＬ（ｙ＋１）がアサートされるので、遅延素子ｙと遅延素子ｙ＋１との２ヶ所から入力パルスが取り込まれるため、従来例で説明した図１４のタイミングチャート内のタイミングＴ７からタイミングＴ８間に示すような出力ａに不定な電位が乗る状態を確実に回避できる。

以上のように、この実施の形態１によれば、デジタルディレイラインの遅延時間をカウンタで設定し、外部から供給されるリセット信号あるいは入力クロックの１周期の間に逓倍回路から出力される逓倍出力のパルス数が所望の逓倍数未満の場合、デジタルディレイラインの遅延時間を設定するカウンタのカウンタ値をリセットし、リセット直後のデジタルディレイラインの遅延時間が最小値となるようなカウンタ値に設定し、その後、徐々にデジタルディレイラインの遅延時間を増加するので、低電圧下でも制御が容易で、確実に所望の逓倍数で出力クロックをロックでき、またカウンタの初期状態がいかなる場合においても確実に正確な逓倍クロックを供給できる。さらに、デジタルディレイラインはカウンタで指定された遅延素子と隣接する遅延素子の２箇所から入力パルスを供給するので誤動作を防止でき、また消費電力を低減するとともに温度や電圧等の変動に対する補正能力を向上できる。

以上のように、本発明にかかるクロック生成回路は、入力クロックを逓倍したクロックの生成に有用であり、特に、低電圧下においても制御可能な、ノイズに対する影響の少ない、正確で確実なクロックの生成に適している。

この発明の実施の形態１によるクロック生成回路を示すブロック図である。 図１に示したクロック生成回路内のＰＬＬの構成を示すブロック図である。 ＰＬＬの動作を示すタイミングチャートである。 ディレイ微調整回路の構成を示す回路図である。 逓倍部内のカウンタの下位３ビット値、各制御信号およびディレイ微調整回路から出力される４逓倍出力の関係を示したタイミングチャートである。 位相同期部の動作を示すタイミングチャートである。 デジタルディレイラインの構成を示す回路図である。 従来の周波数逓倍回路の構成を示すブロック図である。 図８に示した従来の周波数逓倍回路の動作を示すタイミングチャートである。 デジタルディレイラインを用いた位相同期回路とデジタルディレイラインを用いた図８に示した従来の周波数逓倍回路を組み合わせた従来のクロック生成回路を示すブロック図である。 図１０に示す従来のクロック生成回路の動作を示すタイミングチャートである。 従来のデジタルディレイラインを示すブロック図である。 従来の他のデジタルディレイラインを示す構成図である。 図１３に示す従来のデジタルディレイラインの動作を示すタイミングチャートである。

符号の説明

２０ クロック生成回路
４０ 逓倍部（逓倍回路）
４１ 位相同期部（位相同期回路）
５２ カウンタ（第１のカウンタ）
５６ デジタルディレイライン（第１の遅延回路）
５９ ディレイ微調整回路（第１の遅延回路）
６０ ロック検出回路（第３のカウンタ）
６５ カウンタ（第２のカウンタ）
６９，７１ デジタルディレイライン（第２の遅延回路）

Claims (3)

1. 入力されたクロック信号（以下、入力クロックという）の所定逓倍数のクロック信号を出力し（以下、出力された所定逓倍数のクロック信号を出力クロックという）、前記出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、
   前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、
   前記逓倍回路は、
   前記入力クロックの１周期の間に前記出力クロックのパルス数が前記所定逓倍数未満の場合に前記逓倍回路の動作を初期化する初期化手段を備えることを特徴とするクロック生成回路。
2. 前記逓倍回路は、
   前記出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを備え、
   クロック生成回路の動作開始時あるいは外部からリセット信号が入力された時に、前記第１の遅延回路の遅延時間が最小値となるように前記第１のカウンタ内のカウンタ値を設定することを特徴とする請求項１記載のクロック生成回路。
3. 前記逓倍回路は、
   第１のカウンタのカウンタ値の更新は、第１の遅延回路の遅延時間の変化が最小値となるような値にのみ更新されることを特徴とする請求項２記載のクロック生成回路。

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