JP2013143695A - 信号処理回路、画像処理装置及び信号処理方法 - Google Patents
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Abstract
【解決手段】外部に接続されるデバイスと内部の回路との間で信号をやり取りする信号処理回路であって、異なる複数の系統から入力されたクロックのいずれかを選択して出力するクロックセレクタ221と、入力されたデータ信号を複数の系統から入力された夫々のクロックに従ってラッチする複数のデータラッチ部223〜226と、複数のデータラッチ部によって夫々ラッチされたデータのうち、選択されたクロックに従ってラッチされたデータを選択して出力するデータセレクタ222と、データラッチ部と内部の回路との間でデータを一次的に保持する入力画像ラインメモリモジュール215とを含み、内部の回路との間でデータを処理する場合は内部の回路の動作クロックに従って動作し、データラッチ部との間でデータを処理する場合は選択されたクロックに従って動作することを特徴とする。
【選択図】図4
Description
に考えることができる。
例えば、Lが15データ、C2が100MHz、C1が40MHzの場合、式(1)の結果は、9となる。即ち、有効データの“9”番目のデータの書込みの後にリードスタート信号を発生させると、図15のメモリリードタイミングAのように、“15”番目のデータ書込みと同時に“15”番目のメモリリードタイミングとなる。
このようなリードスタートタイミング制御部249によるタイミング制御は、CPU201の制御に従って実現される。即ち、CPU201が、1ラインの有効データ長、各クロックの周波数、スタート遅延量を内部レジスタ等で設定し、リードスタートタイミング制御部249が、夫々の設定値に従って上記タイミングを生成する。尚、αの値は、読み出しが1ラインの長さで収まる範囲で設定することが好ましい。
上記式(2)および式(3)によるリードスタート制御部を動作させることで、メモリを1本の構成として動作することが可能である。プロッタ20側に関しても同様に構成することで、1本のラインメモリでの構成が可能である。
本実施形態においては、図20に示すように、IPUボード200においてCPU201を搭載するためのCPU I/F204と、画像処理ASIC210との間でデータ授受を行うための授受回路205を設け、CPUI/F108のクロックと画像処理ASIC210内部のクロック系統を異なる系統とする例について説明する。
10 スキャナ
20 プロッタ
100 コントローラボード
101 CPU
102 ROM
103 RAM
104 コントローラASIC
200 IPUボード
201 CPU
202 ROM
203 PCIe I/F
204 CPU I/F
205 授受回路
210 画像処理ASIC
211、214 SSCG
212、213 PLL
215 入力画像ラインメモリモジュール
216 入力画像処理部
217 出力画像ラインメモリモジュール
218 出力画像処理部
220 入力画像インタフェース回路
221 クロックセレクタ
222 データセレクタ
223、224、225、226 データラッチ
230 出力画像インタフェース回路
231 データセレクタ
232、233、234 データラッチ
235 クロックセレクタ
241、251 ライト制御部
242、252 リード制御部
243、244、253、254 セレクト部
245、255 トグル制御部
246、247、256、257 ラインメモリ
248、258 リードデータ選択部
249 リードスタート制御部
260 分周回路
261 分周器
262 セレクタ
263 1/2分周器
270 分周回路
271 分周器
272、273 セレクタ
Claims (7)
- 外部に接続されるデバイスと内部の回路との間で信号をやり取りする信号処理回路であって、
異なる複数の系統から入力されたクロックのいずれかを選択して出力するクロック選択部と、
入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従ってラッチする複数のデータラッチ部と、
前記複数のデータラッチ部によって夫々ラッチされたデータのうち、前記選択されたクロックに従ってラッチされたデータを選択して出力するデータ選択部と、
前記データラッチ部と前記内部の回路との間でデータを一次的に保持するデータ保持部とを含み、
前記データ保持部は、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従って動作し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従って動作することを特徴とする信号処理回路。 - 前記内部の回路の動作クロックは、前記複数の系統から入力されるクロックのうち最も周波数の高いクロックであることを特徴とする請求項1に記載の信号処理回路。
- 供給されたクロックを逓倍して前記内部の回路の動作クロックとして出力する逓倍回路を含み、
前記逓倍回路が出力したクロックが遅延されることにより前記最も周波数の高いクロックとして供給されることを特徴とする請求項2に記載の信号処理回路。 - 供給されたクロックを分周して前記内部の回路の動作クロックとして出力する分周回路を含み、
前記分周回路は、分周比の異なる複数のクロックを出力可能であることを特徴とする請求項1乃至3いずれか1項に記載の信号処理回路。 - 前記分周回路は、前記外部に接続されるデバイスに供給するための情報を処理する第1の内部回路と、前記外部に接続されるデバイスから供給される情報を処理する第2の内部回路との夫々に異なる分周比のクロックを出力可能であることを特徴とする請求項4に記載の信号処理回路。
- 請求項1乃至5いずれか1項に記載の信号処理回路を、画像処理エンジンと画像処理回路との間で信号をやり取りするための信号処理回路として含むことを特徴とする画像処理装置。
- 外部に接続されるデバイスと内部の回路との間で信号をやり取りする信号処理方法であって、
異なる複数の系統から入力されたクロックのいずれかを選択して出力し、
入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従って夫々ラッチし、
夫々ラッチされた前記データ信号のうち、前記選択されたクロックに従ってラッチされたデータを選択して出力し、
前記データ信号をラッチするデータラッチ部と前記内部の回路との間で記憶媒体にデータを一次的に保持させ、
前記記憶媒体にデータを一次的に保持させる際に、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従ってデータを処理し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従ってデータを処理することを特徴とする信号処理方法。
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