JP2010208032A - 画像処理回路および画像形成装置 - Google Patents

Abstract

【課題】 入力されたラスターデータを２ビームエンジンへ出力する画像処理回路における半導体回路のゲート規模を削減する。
【解決手段】バッファーＡには上流側を走査するレーザー発振器を駆動するための奇数ラインのラスターデータを記憶させ、バッファーＢには下流側を走査するレーザー発振器を駆動するための偶数ラインのラスターデータを記憶させる。そして、ライン順に入力されるラスターデータについて、第１ラインのラスターデータ全てをバッファーＡへ記憶した後、第２ライン以降のラスターデータの入力が開始されると、ラインの偶奇に応じて入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを出力する。
【選択図】図５

Description

本発明は、画像処理回路および画像形成装置に関し、特に、入力されたラスターデータを２ビームエンジンへ出力する画像処理回路および画像形成装置に関する。

レーザー方式で印刷を行うレーザープリンター等において、プリンターコントローラー等の制御部は印刷データからラスターデータを生成して印刷エンジンに出力し、印刷エンジンは入力されたラスターデータに従って感光ドラムをレーザービームで走査する。このプリンターコントローラーで生成されるラスターデータは、各ラスター内ではレーザーの走査方向と対応する順に並んだデータとして生成され、このラスターデータを印刷データの先頭ラスターから順に一列に並ぶように生成される。すなわち１ラスター毎に前ラスターの各画素データが走査方向順に順次出力完了してから、次ラスターのデータが順次出力されるように構成されている。

しかしながら、各色データを印刷する際に２本のレーザービームを同時に並行走査して印刷を行う２ビーム方式のレーザープリンターでは、隣り合う１組のラスターデータ（例えば第ｎラスターと第（ｎ＋１）ラスターのデータ（ｎ＝１，２，３・・・））を同時に印刷エンジンに出力する必要がある。そこで２ビーム方式のレーザープリンターでは、ラスターデータを出力する際に一旦バッファリングしてデータの出力タイミングを調整し、隣り合う１組のラスターデータが並行して印刷エンジンに入力されるようにしている。

図６は従来の変換回路の一例、図７は従来の変換回路に入出力されるデータのタイミングチャートである。図６に示す変換回路では、ビーム毎に２つバッファーを備えており、例えばバッファーＡ１，Ｂ１にラスターデータを書込んでいる間はバッファーＡ２，Ｂ２に記憶されているラスターデータを読み出して印刷エンジンに出力し、バッファーＡ１，Ｂ１からラスターデータを読み出している間はバッファーＡ２，Ｂ２にラスターデータを書込んでいる。すなわちラインデータを書込むバッファーと読出すバッファーとを交互に切替えて使用しているので、色データ毎に２つのバッファーメモリーが必要になっていた。

このような状況に鑑みて、特許文献１にはバッファーメモリー数を減少するための技術が開示されている。特許文献１には、Ｎビーム方式のレーザープリンターにおいて、例えばｋビットパラレルのラインバッファーを用いることにより、主走査の１周期の間に書込みが必要になるラインバッファー数をＮ／ｋ本、読出しに必要になるラインバッファー数をＮ／ｋ本とし、総ラインバッファー数を２Ｎ／ｋ本とする技術について記載されている。

特開２００２−６７３８３号公報

しかしながら特許文献１の技術はバッファーメモリーの個数を減らしているものの、ラインバッファーに必要なメモリー容量そのものは図６に示す従来例となんら変わるものではない。従って、メモリー本数の減少によって実装上の手間等は軽減されるものの、ゲート規模やメモリーのコスト面ではメリットが少ないし、各メモリーの半導体面積が大きくなるのでコスト的にはデメリットとなる可能性がある。また、パラレル数分だけ印刷エンジンの初動が遅れたり、ラインバッファーのいずれのパラレルラインへ各ラスターデータを入力するかを司る制御回路が別途必要になったりする。

本発明は、上記課題に鑑みてなされたもので、入力されたラスターデータを２ビームエンジンへ出力する半導体回路のゲート規模を削減することにより、消費電力やコストを改善した画像処理回路および画像形成装置を提供するものである。

上記課題を解決するために、本発明の画像処理回路は、入力されたラスターデータを２ビームエンジンへ出力する画像処理回路であって、前記ラスターデータの１ライン分のデータを記憶可能な第１バッファーと、前記ラスターデータの半ライン分のデータを記憶可能な第２バッファーとを備え、前記第１バッファーと前記第２バッファーは書込み速度が出力速度の倍以上としてある。
前記構成において、前記第１バッファーには前記２ビームエンジンの第１ビーム走査制御部を駆動するための第（２ｎ−１）番目ラインのラスターデータを記憶させ、前記第２バッファーには前記２ビームエンジンの第２ビーム走査制御部を駆動するための第（２ｎ）番目ラインのラスターデータを記憶させる。なお、ｎは自然数（ｎ＝１，２，３，４・・・）である。
そして、ライン順に入力される前記ラスターデータについて、第１番目ラインのラスターデータ全てを前記第１バッファーへ記憶した後、第２番目ライン以降のラスターデータの入力が開始すると、入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを前記２ビームエンジンに出力する。すなわち、第（２ｎ）番目ラインのラスターデータは前記第２バッファーへ入力し、第（２ｎ−１）番目ラインのラスターデータは前記第１バッファーへ入力し、データを各バッファーへ入力しつつバッファーに記憶されたデータを読み出して前記２ビームエンジンへ出力する。
前記２ビームエンジンの各ビームエンジンは、前記ラスターデータの各画素データの階調値に応じたビーム強度で、前記ラスターデータの各ラインに対応した方向を主走査方向として、ビーム照射先である印刷媒体や表示装置の発光面を、ビーム走査するものである。また前記２ビームエンジンの前記第１ビーム走査制御部と前記第２ビーム走査制御部の制御するビームは、前記ラスターデータの隣接するラインの各画素データの階調値に応じたビーム強度で、ビーム照射先である印刷媒体や表示装置の発光面を並行して走査可能である。このとき第１ビーム走査制御部と第２ビーム走査制御部は、副走査方向に並んだ位置を走査してもよいし主走査方向に所定数の単位量データ分（例えば数画素分）だけずれた位置を走査してもよい。
以上の構成によれば、２ビームエンジンへ出力する前のラスターデータをビーム走査制御部毎に振分ける画像処理回路に利用されるバッファーを、ラスターデータの１．５ライン分で実現できる。よって画像処理回路における半導体回路のゲート規模が削減され、消費電力やコストが改善される。

上述した画像処理回路におけるアドレスポインタの管理を容易にするための本発明の選択的な態様として、各バッファーへのデータ入出力タイミングを下記の３態様のように調整にすることが考えられる。下記の態様は、前記第１バッファーと前記第２バッファーは書込み速度を出力速度の２倍とすると容易に実現できるが、書込み開始タイミングや出力開始タイミングを所定量遅延させればこの限りではない。

例えば、第（２ｎ）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了し、第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了するように構成する。

また例えば、第（２ｎ）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了し、第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了するように構成する。

また例えば、第（２ｎ）番目ラインと第（２ｎ−１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの入力を完了したタイミングで出力を開始され、第（２ｎ＋３）番目ラインのラスターデータの入力を開始したタイミングで出力を完了するように構成する。

また前記第１バッファーと第２バッファーにデータ書込み先のアドレスを指定する際のアドレスポインタの管理を容易にする本発明の選択的な一態様として、前記第１バッファーのデータ書込み先は、単位量データが入力される度に順次シフトされ且つ前記ラスターデータの各ラインの先頭でリセットされるアドレスにて指定され、前記第２バッファーのデータ書込み先は、前記アドレスの最上位ビットを欠落させたアドレスで指定するように構成してもよい。
この構成によれば、第１バッファーと第２バッファーとにデータ書込み先を指定するアドレスに同じアドレスを利用することができる。すなわち、第１バッファーの先頭から末尾までアドレスが一巡する間に、第２バッファーに対しては先頭から末尾までアドレスが二巡することになる。

また前記第１バッファーと第２バッファーにデータ出力元のアドレスを指定する際のアドレスポインタの管理を容易にする本発明の選択的な一態様として、前記第１バッファーのデータ出力元は、単位量データが入力される度に順次シフトされ且つ前記ラスターデータの各ラインの先頭でリセットされるアドレスにて指定され、前記第２バッファーのデータ出力元は、前記アドレスの最上位ビットを欠落させたアドレスで指定するように構成してもよい。
この構成によれば、第１バッファーと第２バッファーとにデータ出力元を指定するアドレスに同じアドレスを利用することができる。すなわち、第１バッファーの先頭から末尾までアドレスが一巡する間に、第２バッファーに対しては先頭から末尾までアドレスが二巡することになる。

上述した画像処理回路は、画像形成装置等の他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本発明は上記画像処理回路を備える画像処理システム、上述した回路の構成に対応した工程を有する制御方法、上述した回路の構成に対応した機能をコンピューターに実現させるプログラム、該プログラムを記録したコンピューター読み取り可能な記録媒体、等としても実現可能である。これら画像処理システム、画像処理方法、画像処理プログラム、該プログラムを記録した媒体、の発明も、上述した作用、効果を奏する。むろん、請求項２〜６に記載した構成も、前記システムや前記方法や前記プログラムや前記記録媒体に適用可能である。

本発明の一実施形態のハードウェア構成を示すブロック構成図である。 画像処理回路にて生成されるラスターデータを説明する図である。 データ変換回路の構成を示すブロック図である。 データ変換回路に入出力される信号のタイミングチャートである。 各バッファーにバッファーされているデータの変化を模式的に示した図である。 従来の変換回路の一例である。 従来の変換回路に入出力されるデータのタイミングチャートである。

以下、下記の順序に従って本発明の実施形態を説明する。
（１）本発明の構成：
（２）データ変換回路の構成と作用：
（３）データ入出力の流れ：
（４）まとめ：

（１）本発明の構成：
図１は、本発明の一実施形態のハードウェア構成を示すブロック図である。同図に示す実施形態では、プリンター１００が画像形成装置を構成し、データ変換回路１１ｇもしくはＡＳＩＣ１１もしくはプリンターコントローラー１０が画像処理回路を構成する。
図１に示すように、プリンター１００は、プリンターコントローラー１０と印刷エンジン２０を備える。プリンターコントローラー１０は入力された印刷データを印刷エンジン２０が解釈可能して印字可能なデータに変換して印刷エンジン２０に出力する。すると印刷エンジン２０は印刷データに従って不図示のトナーカートリッジ、感光体ドラム、レーザー光照射機構、紙送り機構、給排紙機構等を制御してレーザー方式の印字処理を行う。

プリンターコントローラー１０は、ＡＳＩＣ（Application Specific Integrated Circuit）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、外部Ｉ／Ｆ（Interface）１４、を備えており、ＡＳＩＣ１１はＣＰＵ（Central Processing Unit）１１ａ、ＣＰＵ制御回路１１ｂ、ＲＡＭ制御回路１１ｃ、ＲＯＭ制御回路１１ｄ、画像処理回路１１ｅ、Ｉ／Ｆ制御回路１１ｆ、データ変換回路１１ｇ等を備えている。ＡＳＩＣ１１の各制御回路１１ｂ〜１１ｆは内部バスで相互通信可能に接続されている。

ＣＰＵ制御回路１１ｂにはＣＰＵ１１ａが接続されており、ＣＰＵ１１ａとＡＳＩＣ１１との間で信号変換を行うためのインターフェースとして機能する。
ＲＡＭ制御回路１１ｃにはＲＡＭ１２が接続されており、内部バスを経由して入力される制御信号に基づいてＲＡＭ１２に対するデータ入出力を制御する。
ＲＯＭ制御回路１１ｄにはＲＯＭ１３が接続されており、内部バスを経由して入力される制御信号に基づいてＲＯＭ１３からのデータ出力を制御する。
ＣＰＵ１１ａは、各制御回路を介してＲＯＭ１３に記録されたプログラムデータを適宜ＲＡＭ１２に展開しつつ、該プログラムデータに基づいた演算処理をＣＰＵ１１ａが実行することにより、プリンター１００としての機能を実現する。

Ｉ／Ｆ制御回路１１ｆは、外部Ｉ／Ｆ１４に接続されている。外部Ｉ／Ｆ１４はコンピューター２００等の外部装置から入力される印刷データを受信するための通信インターフェースであり、例えばＵＳＢ（Universal Serial Bus）規格に準じたインターフェースやＬＡＮ（Local Area Network）に接続するためのインターフェース等である。Ｉ／Ｆ制御回路１１ｆは、ＣＰＵ１１ａの制御に従って外部Ｉ／Ｆ１４によって受信された印刷データを取得してＲＡＭ１２に記憶する。

画像処理回路１１ｅは、印刷エンジン２０が印刷可能なラスターデータを生成する。画像処理回路１１ｅは、例えば、コンピューター２００が生成してプリンター１００に入力した印刷データに基づき、必要に応じて言語解釈部に印刷データを解釈させながら各画素がＲＧＢ各色の階調値で表現されたラスターデータを生成し、必要に応じて解像度変換処理を行いつつ、色変換処理（例えば、ＲＧＢ色空間からＣＭＹＫ色空間への色変換等）とハーフトーン処理とラスタライズ処理を行ってＣＭＹＫ各プレーンの画像データをラスターデータとして生成し、生成したラスターデータを色毎にデータ変換回路１１ｇに入力する。言語解釈部はＰＤＬ等のプリントジョブ言語を解釈して、レイアウトやフォーマット等を解釈結果に応じて変更した画像データの生成を画像処理回路に指示する。

なお、画像処理回路１１ｅに入力される印刷データはＲＧＢで表現されたものに限らず、ＣＭＹＫで表現されていたり、ＣＭＹＫｌｃｌｍのように濃色と淡色の色データを含む形で表現されていたり、バイオレット等の色データを含む形で表現されていたり、Ｌａｂ色空間で表現されていたりする等、様々なデータ形式が採用可能である。また、色変換後のラスターデータはプリンター１００に搭載されたトナーの色に応じて適宜選択されるものであり、ＣＭＹＫｌｃｌｍであったりＲＧＢであったり様々なバリエーションが有り得る。

図２は、画像処理回路１１ｅにて生成されるラスターデータを説明する図である。本実施形態の印刷エンジンは２本のレーザーを同時に並行走査することにより、紙送り方向に隣接した２本のラスターを同時に印刷できるようになっている。しかしながら、画像処理回路１１ｅから出力されるラスターデータは、各ラインにおいてレーザーの走査方向における先頭画素（例えば図２の左端の画素）から最終画素（例えば図２の右端の画素）まで順に画素データを並べたラインデータを、先頭ライン（例えば、図２のラスターデータの上端ライン）から最終ライン（例えば、図２のラスターデータの下端ライン）まで順に並べるように生成される。すなわち画像処理回路１１ｅにおいて生成されるラスターデータは、１本のレーザービームで主走査と副走査を繰り返して印刷できるように１本のデータ流として生成される。従って、２本のレーザービームを同時に並行走査して２ラスターを同時に印刷するためには、隣接する２ラインのラスターデータを並行して出力できるようにラスターデータを２本のデータ流に振分ける必要がある。

そこでラスターデータの各色について印刷エンジンへの入力順序を変換するデータ変換回路１１ｇを設けている。本実施形態のデータ変換回路１１ｇは、ＣＭＹＫ各色毎に設けられている。Ｋデータ変換回路にはＫデータが入力され、Ｃデータ変換回路にはＣデータが入力され、Ｍデータ変換回路にはＭデータが入力され、Ｙデータ変換回路にはＹデータが入力される。各変換回路には、各色のラスターデータが、１本の連続したデータ流（以下、「ラインデータ」と記載する。）として入力される。

データ変換回路１１ｇは各色のラインデータを、奇数ラインのラスターデータだけで構成されるラインデータと、偶数ラインのラスターデータだけで構成されるラインデータの２本のラインデータに変換して出力する。奇数ラスターのラインデータは第１のレーザービーム用のラスターデータ（出力データ１）として出力され、偶数ラスターのラインデータは第２のレーザービーム用のラスターデータ（出力データ２）として印刷エンジン２０に出力される。

印刷エンジン２０は、Ｋトナーを付着する感光ドラム上を走査する２つのレーザー発振器を制御するための制御回路２１ａ，２１ｂと、Ｃトナーを付着する感光ドラム上を走査する２つのレーザー発振器を制御するための制御回路２２ａ，２２ｂと、Ｍトナーを付着する感光ドラム上を走査する２つのレーザー発振器を制御するための制御回路２３ａ，２３ｂと、Ｙトナーを付着する感光ドラム上を走査する２つのレーザー発振器を制御する制御回路２４ａ，２４ｂと、を備えている。なお、制御回路２１ａ，２２ａ，２３ａ，２４ａは図２の紙送り方向の先頭側（ラスターデータの上流側）で走査するレーザー発振器を制御するものであり第１ビーム走査制御部を構成し、制御回路２１ｂ，２２ｂ，２３ｂ，２４ｂは図２の紙送り方向の後尾側（ラスターデータの下流側）で走査するレーザー発振器を制御するものであり第２ビーム走査制御部を構成する。

データ変換回路１１ｇから出力された各色の出力データ１はそれぞれ対応する色の制御回路２１ａ，２２ａ，２３ａ，２４ａに入力され、出力データ２はそれぞれ対応する色の制御回路２１ｂ，２２ｂ，２３ｂ，２４ｂに入力される。なお、各色のデータ変換回路は、入力される色データが異なることを除けば同一の構成と作用であるので、以下の説明では各色のデータ変換回路をまとめてデータ変換回路１１ｇとして説明を行う。

なお、本実施形態においてはＣＭＹＫ各色毎にレーザーが用意されるタンデム方式のカラーレーザープリンターを例にとって説明を行ったが、無論、モノクロレーザープリンターや４サイクル方式のカラーレーザープリンターであっても本発明を適用可能である。モノクロレーザープリンターや４サイクル方式のカラーレーザープリンターであれば前記データ変換回路を１色にすればよい。

（２）データ変換回路の構成と作用：
図３はデータ変換回路１１ｇの構成を示すブロック図、図４はデータ変換回路１１ｇに入出力される信号のタイミングチャートである。図３に示すように、データ変換回路１１ｇは、入力選択回路１１ｇ１、出力選択回路１１ｇ２、バッファーＡ、バッファーＢ、を備えている。データ変換回路１１ｇに入力されたラインデータＤａｔａ＿ｉｎは、まず入力選択回路に供給される。

バッファーＡおよびバッファーＢは、データの入出力の為の信号の出入り口（ポート）が２つ設けられた、いわゆるデュアルポートＲＡＭ（Random Access Memory）である。このデュアルポートＲＡＭでは、片方のポートからデータを読み出しつつ、同時にもう一方のポートからデータを書込むことができる。また、バッファーＡおよびバッファーＢは、データ書込み速度がデータ出力速度の倍の速度で可能である。従って、入力データを書込みながら同時にこの書込まれたデータを読み出して出力したり、書込み済みのデータのうち未読のデータがバッファーの半分になった時点で次のデータの書込みを開始してこの未読データを読み出し終わった時点でバッファー全体に新しいデータが用意された状態にしたりすることができる。

入力選択回路１１ｇ１は、ライトアドレス生成カウンター（以下、「ＷＡカウンター」と記載する。）１１ｇ１１と書込み選択回路１１ｇ１２を備えており、データクロック信号ＣＬＫ、内部動作用の水平同期信号（ｉ−Ｓｙｎｃ）、ラインデータＤａｔａ＿ｉｎ、が入力されている。

ＷＡカウンター１１ｇ１１は各バッファーにおいてデータを書込むべきアドレスを指定するライトアドレス信号（以下、「ＷＡ信号」と記載する。）を生成する回路である。ＷＡカウンター１１ｇ１１はラインデータＤａｔａ＿ｉｎのうち画像データが含まれる領域（以下、「印字データ領域」と記載する。）の間はデータクロック信号ＣＬＫと同じ周期でＷＡ信号のアドレス値を単位データ量ずつシフトする。すなわちＷＡカウンター１１ｇ１１は各画素データが入力される毎にアドレス値をシフトしたＷＡ信号を生成し、これをバッファーＡとバッファーＢに入力する。なお、ＷＡカウンター１１ｇ１１はラスターデータの各ラインの入力開始時に０にリセットされ、ラスターデータの各ラインの入力終了時にカウンター出力を停止する。すなわちＷＡ信号に基づいてデータを書込むバッファーＡ，Ｂは、データの入力順にアドレスが順次増えて行くようデータを記憶する。

ところで、本実施形態のバッファーはバッファーＡがラスターデータの１ライン分のデータ容量を持つのに対し、バッファーＢは０．５ライン分のデータ容量としてある。この容量の差を考慮して、本実施形態ではバッファーＡへ入力されるＷＡ信号の最上位ビットを欠損したＷＡ信号をバッファーＢに入力している。この構成は、例えばＷＡカウンター１１ｇ１１のＷＡ信号を出力する端子のうち最上位ビットの端子を、バッファーＡには接続しつつバッファーＢには接続しないことで実現できる。したがって、ＷＡ信号が指定するバッファーＢのアドレスは、各ラインの前半では先頭アドレスから最終アドレスまで順にシフトして行き、各ラインの後半に入ると再度先頭アドレスから最終アドレスまで順にシフトして行く。この構成を採用することにより、同一のＷＡ信号を利用してサイズの異なる各バッファーのデータ書込みを制御可能となりアドレスポインタの管理が容易になる。

書込み選択回路１１ｇ１２はラスターデータの各ラインを何れのバッファーに書込むかを選択する回路である。書込み選択回路１１ｇ１２はライトイネーブル信号をバッファーＡとバッファーＢに交互に入力することにより、ラスターデータの奇数（１，３，５，７・・・）ラインをバッファーＡへ書込ませ、ラスターデータの偶数（２，４，６，８・・・）ラインをバッファーＢへ書込ませる。ライトイネーブル信号の出力先切替えは、ｉ−ｓｙｎｃに基づいて行うことができる。例えば、ｉ−ｓｙｎｃが入力される毎にインクリメントする書込み選択カウンターを用意し、書込み選択カウンターの値が奇数値の場合はバッファーＡへライトイネーブル信号を出力し、書込み選択カウンターの値が偶数値の場合はバッファーＢへライトイネーブル信号を出力する。この場合、新たなラスターデータの入力が開始されたタイミングで書込み選択カウンターを０にリセットすることになる。

出力選択回路１１ｇ２はリードアドレス生成カウンター（以下、「ＲＡカウンター」と記載する。）１１ｇ２１を備えており、バッファーＡ，Ｂに対してデータを読み出して出力すべきアドレスを指定するリードアドレス信号（以下、「ＲＡ信号」と記載する。）を入力する。ＲＡ信号を入力されたバッファーＡ，Ｂは指定されたアドレスに格納されたデータを読出してそれぞれ出力データ１と出力データ２として出力する。出力データ１はラスターデータの奇数ラインのラインデータであり、出力データ２はラスターデータの偶数ラインのラインデータである。すなわち、出力選択回路１１ｇ２はラスターデータにおいて隣り合うラインのラインデータを並行出力する。

ＲＡカウンターはＷＡ信号の半分の頻度でＲＡ信号を出力する。バッファーＡ，Ｂは読込み速度が書込み速度の半分だからである。例えば、ＲＡカウンター１１ｇ２１は、水平同期信号（Ｈｓｙｎｃ）とデータクロック信号ＣＬＫを利用して、印字データ領域の間はデータクロック信号ＣＬＫの半分の頻度でライトアドレスを単位データ量分だけシフトして出力する。Ｈｓｙｎｃはｉｎ＿ｓｙｎｃの２倍の間隔で発生する同期信号である。このようにして生成されたＲＡ信号で指定されたアドレスのデータが、バッファーＡ，Ｂから順次出力されると、上述した２本のラインデータが出力される。なお、ＲＡカウンター１１ｇ２１はラスターデータの各ラインの出力開始時に０にリセットされ、ラスターデータの各ラインの出力終了時にカウンター出力を停止する。

ＲＡ信号もＷＡ信号と同様に、バッファーＡへ入力されるＲＡ信号の最上位ビットを欠損したＲＡ信号をバッファーＢに入力している。この構成は、例えばＲＡカウンター１１ｇ１１のＲＡ信号を出力する端子のうち最上位ビットの端子を、バッファーＡには接続しつつバッファーＢには接続しないことで実現できる。したがって、ＲＡ信号が指定するバッファーＢのアドレスは、各ラインの前半では先頭アドレスから最終アドレスまで順にシフトして行き、各ラインの後半に入ると再度先頭アドレスから最終アドレスまで順にシフトして行く。この構成を採用することにより、同一のＲＡ信号を利用してサイズの異なる各バッファーのデータ書込みを制御可能となりアドレスポインタの管理が容易になる。

（３）データ入出力の流れ：
以上のように構成されたデータ変換回路１１ｇにおいて、各バッファーにラスターデータの各ラインがどのように読書きされるかについて図５を参照して説明する。図５は、各バッファーにバッファーされているデータの変化を模式的に示した図である。

タイミングＴ１において、ラスターデータの１ライン目がデータ変換回路１１ｇに全て入力されている。この状態では、バッファーＡはラスターデータの１ライン目を全て記憶し、バッファーＢは空である。なお、ラスターデータの入力が開始されてからタイミングＴ１までは、バッファーＡにライトイネーブル信号が入力されており、タイミングＴ１においてライトイネーブル信号の入力先がバッファーＢに切り換わる。

タイミングＴ２において、ラスターデータの２ライン目の前半がデータ変換回路１１ｇに入力されており、ラスターデータの１ライン目と２ライン目のそれぞれ１／４が出力済みである。この状態では、バッファーＡに記憶されていた１ライン目の先頭から１／４までが出力済みであり、１ライン目の後ろ３／４が記憶されている。またバッファーＢは２ライン目の半分が入力済みであるが、入力と並行して入力速度の半分の速度で出力も行っているので２ライン目の１／４のデータ（先頭から１／４〜１／２までのデータ）が保持された状態である。

タイミングＴ３において、ラスターデータの２ライン目がデータ変換回路１１ｇに全て入力済みであり、ラスターデータの１ライン目と２ライン目の前半分が出力済みである。この状態では、バッファーＡはラスターデータの１ライン目の前半分を出力済みであり、１ライン目の後半分を記憶している。また、バッファーＢは２ライン目を全て入力済みであるが、前半は既に出力済みであり、後半を記憶した状態である。なおタイミングＴ１〜タイミングＴ３までの間はバッファーＢにライトイネーブル信号が入力され、タイミングＴ３においてライトイネーブル信号の入力先がバッファーＡに切り換わる。

タイミングＴ４において、ラスターデータの３ライン目の前半がデータ変換回路１１ｇに入力済みであり、ラスターデータの１ライン目と２ライン目の３／４が出力済みである。この状態では、バッファーＡは１ライン目の先頭から３／４を出力済みであり、１ライン目の後ろ１／４と３ライン目の前半を記憶している。またバッファーＢは２ライン目を全て入力済みであるが、その３／４を既に出力済みであり、後ろ１／４を記憶している。

タイミングＴ５において、ラスターデータの３ライン目がデータ変換回路１１ｇに全て入力済みであり、ラスターデータの１ライン目と２ライン目が全て出力済みしている。この状態では、バッファーＡは３ライン目の全てを記憶している。またバッファーＢは２ライン目を全て出力済みであり、空である。
すなわち、タイミングＴ１の状態とタイミングＴ３の状態は同じであると言えるので、ラスターデータの以降のラインのデータ入出力や各バッファーのデータ記憶状態は、タイミングＴ２〜Ｔ５の状態が繰り返されることになる。

以上のデータ入出力のタイミング関係をまとめると、下記Ａ〜Ｅが言える。なお、ｎは自然数（ｎ＝１，２，３，４・・・）とする。
Ａ．第（２ｎ）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了する。
Ｂ．第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了する。
Ｃ．第（２ｎ）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了する。
Ｄ．第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了する。
Ｅ．第（２ｎ）番目ラインと第（２ｎ−１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの入力を完了したタイミングで出力を開始され、第（２ｎ＋３）番目ラインのラスターデータの入力を開始したタイミングで出力を完了する。

（４）まとめ：
以上説明した実施形態において、バッファーＡには上流側を走査するレーザー発振器を駆動するための奇数ラインのラスターデータを記憶させ、バッファーＢには下流側を走査するレーザー発振器を駆動するための偶数ラインのラスターデータを記憶させる。そして、ライン順に入力されるラスターデータについて、第１ラインのラスターデータ全てをバッファーＡへ記憶した後、第２ライン以降のラスターデータの入力が開始されると、ラインの偶奇に応じて入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを出力する。よって、入力されたラスターデータを２ビームエンジンへ出力する画像処理回路における半導体回路のゲート規模を削減できる。

なお、上述した実施形態においてはレーザープリンターを例にとって説明を行ったが、本発明の画像処理回路や画像形成装置は、ブラウン管テレビ等のようにビームを発光面に照射しながら発光面の光点を走査する表示装置にも利用可能であることは言うまでもない。

なお、本発明は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。

１０…プリンターコントローラー、１１…ＡＳＩＣ、１１ａ…ＣＰＵ、１１ｂ…ＣＰＵ制御回路、１１ｃ…ＲＡＭ制御回路、１１ｄ…ＲＯＭ制御回路、１１ｅ…画像処理回路、１１ｆ…Ｉ／Ｆ制御回路、１１ｇ…データ変換回路、１１ｇ１…入力選択回路、１１ｇ２…出力選択回路、１１ｇ１１…ライトアドレス生成カウンター、１１ｇ１２…書込み選択回路、１１ｇ２１…リードアドレス生成カウンター、１２…ＲＡＭ、１３…ＲＯＭ、１４…外部Ｉ／Ｆ、２０…印刷エンジン、２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ，２４ｂ…制御回路、１００…プリンター、２００…コンピューター、Ａ，Ｂ…バッファー

Claims (7)

1. 入力されたラスターデータを２ビームエンジンへ出力する画像処理回路であって、
   第１ビーム走査制御部を駆動するための第（２ｎ−１）番目ラインのラスターデータを記憶する第１バッファーと、第２ビーム走査制御部を駆動するための第（２ｎ）番目ラインのラスターデータを記憶する第２バッファーを備え、前記第１バッファーはラスターデータの１ライン分を記憶可能であり、前記第２バッファーはラスターデータの半ライン分を記憶可能であり、前記第１バッファーと前記第２バッファーは書込み速度が出力速度の倍以上であり、
   ライン順に入力される前記ラスターデータについて、第１番目ラインのラスターデータの全てを前記第１バッファーへ記憶した後、第２番目ライン以降のラスターデータの入力が開始すると、入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを前記２ビームエンジンに出力することを特徴とする画像処理回路。（ｎは自然数である。）
2. 第（２ｎ）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了し、
   第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ−１）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了する請求項１記載の画像処理回路。
3. 第（２ｎ）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの出力を開始したタイミングで前記第２バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第２バッファーへの入力を完了し、
   第（２ｎ＋１）番目ラインのラスターデータは、第（２ｎ）番目ラインのラスターデータの半分を出力したタイミングで前記第１バッファーへの入力を開始され、第（２ｎ）番目ラインのラスターデータの出力を完了したタイミングで前記第１バッファーへの入力を完了する請求項１または請求項２に記載の画像処理回路。
4. 第（２ｎ）番目ラインと第（２ｎ−１）番目ラインのラスターデータは、第（２ｎ−１）番目ラインのラスターデータの入力を完了したタイミングで出力を開始され、第（２ｎ＋３）番目ラインのラスターデータの入力を開始したタイミングで出力を完了する請求項１〜請求項３の何れか１項に記載の画像処理回路。
5. 前記第１バッファーのデータ書込み先は、単位量データが入力される度に順次シフトされ且つ前記ラスターデータの各ラインの先頭でリセットされるアドレスにて指定され、
   前記第２バッファーのデータ書込み先は、前記アドレスの最上位ビットを欠落させたアドレスで指定される請求項１〜請求項４の何れか１項に記載の画像処理回路。
6. 前記第１バッファーのデータ出力元は、単位量データが入力される度に順次シフトされ且つ前記ラスターデータの各ラインの先頭でリセットされるアドレスにて指定され、
   前記第２バッファーのデータ出力元は、前記アドレスの最上位ビットを欠落させたアドレスで指定される請求項１〜請求項５の何れか一項に記載の画像処理回路。
7. 入力されたラスターデータを２ビームエンジンへ出力する画像形成装置であって、
   第１ビーム走査制御部を駆動するための第（２ｎ−１）番目ラインのラスターデータを記憶する第１バッファーと、第２ビーム走査制御部を駆動するための第（２ｎ）番目ラインのラスターデータを記憶する第２バッファーを備え、前記第１バッファーはラスターデータの１ライン分を記憶可能であり、前記第２バッファーはラスターデータの半ライン分を記憶可能であり、前記第１バッファーと前記第２バッファーは書込み速度が出力速度の倍以上であり、
   ライン順に入力される前記ラスターデータについて、第１番目ラインのラスターデータの全てを前記第１バッファーへ記憶した後、第２番目ライン以降のラスターデータの入力が開始すると、入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを前記２ビームエンジンに出力することを特徴とする画像形成装置。（ｎは自然数である。）

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