JP2993618B2 - 画像処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はドット展開された画像デ
ータを主走査方向と副走査方向に変倍処理（同倍も含
む）を行いながらプリントエンジン側にシリアル出力を
行う画像処理方法に係り、ビデオメモリを用いる事なく
プリントエンジン側に出力可能にした画像処理方法に関
する。

【０００２】

【従来の技術】従来よりファクシミリやイメージスキャ
ナにおいては、画像読取部として機能する例えばＣＣＤ
で読取られたアナログ信号をデジタル化し、主走査方向
と副走査方向にドット展開されたイメージデータを受信
機側に送信可能に構成しているが、かかる装置に置いて
は読取られた画像サイズと、受信側のプリント出力サイ
ズの整合性を図る為に、前記原画像に対応するイメージ
データを主走査と副走査に拡大／縮小処理を施した後、
プリントエンジン側に出力するようにしている。

【０００３】又受信側のプリントエンジンにレーザプリ
ンタその他のページプリンタを用いる装置にあっては例
えば送信側では読取速度の向上と読取コストの低減を図
る為に、一般に8dot(line)／mm程度の粗い画素密度（ノ
ーマルモード）で読取りを行い、これを受信機側でプリ
ント出力する際にプリンタの解像度に合致させるために
画素密度の変更（例えば16dot/mm）を行いながら該変倍
処理後のイメージデータをプリントエンジン側に出力す
るように構成している。

【０００４】

【発明が解決しようとする課題】さてかかる装置におい
て例えば出力装置としてエンジンにレーザプリンタを用
いた場合、例えばエンジン側の動作クロック（V クロッ
ク）に基づいて、前記送信画像データの取込み（シリア
ル入力）と吐き出し（シリアル出力）を行うように構成
しているが、この様に構成すると前記画像処理装置内で
行う変倍処理により、前記送信画像データを構成する画
素の間引き若しくは補間が行われるために、例え前記Ｖ
クロックの分周、時分割等を行っても、該処理装置より
前記変倍処理が行われた画像データを整合性よくプリン
ト出力を行う事が不可能になる。

【０００５】そこで従来装置においては前記変倍処理の
為のバッファとともに、プリントエンジン側にデータ出
力を行う場合のメモリ、より具体的には変倍処理後の２
値画データが収納可能なビデオメモリを設け、変倍処理
後の２値画データを該ビデオメモリに一旦格納した後、
前記Ｖクロックによりプリントエンジン側にシリアル出
力する様に構成しているが、かかる構成を取る事はメモ
リ容量の増大と共に、チップ数の増加その他の回路構成
が煩雑化し易い。又変倍処理したデータを一旦ビデオメ
モリに格納する事はその分データ出力の遅延化につなが
り易い。

【０００６】本発明はかかる従来技術の欠点に鑑み、変
倍処理後の画像データを一旦ビデオメモリ等に格納する
事なくそのままプリントエンジン側にデータ出力可能に
構成し、これによりプリントエンジン側にデータ出力を
行う為のメモリを省略し得る画像処理方法を提供する事
を目的とする。又本発明の他の目的は、前記画像データ
の間引き若しくは補間その他の変倍処理を行っても、プ
リントエンジン側へのプリント出力を整合性よく行う事
が出来る画像処理方法を提供する事にある。又本発明の
他の目的とする所は、前記画像データの変倍処理を行っ
ても無駄なメモリ領域を残す事なく、効率よく変倍処理
用バッファのメモリ領域を利用可能に構成し、これによ
り省メモリチップ化を図り得る画像処理方法を提供する
事にある。

【０００７】

【課題を解決する為の手段】本発明はかかる技術的課題
を達成する為に、前記送信画像その他の原画像を構成す
るイメージデータの変倍処理を行う際に各走査方向毎の
変倍処理を同時に行う事なく、前記原画像データの主走
査方向の変倍処理と副走査方向の変倍処理をバッファを
介して順次行う点を第１の特徴とする。即ちより具体的
には前記原画像データを主走査方向に変倍処理した画像
データを複数走査ラインの画像データが格納可能なメモ
リ領域を有するバッファに格納した後、該バッファより
の読み出し時において、任意の設定倍率に対応して出力
制御しながら副走査方向の変倍処理を行う点を第一の特
徴とする。

【０００８】そして第二の特徴とする所は、前記バッフ
ァよりの読み出しをプリントエンジン側の動作タイミン
グに基づいて行う点にある。尚、前記動作タイミングに
基づいて行うとは、プリントエンジン側の動作クロック
と同期させて読み出しを行う場合も含むがこれのみを指
すのではなく、１走査ライン単位の読み出しサイクルが
プリントエンジン側の出力と同期していればよく、画素
単位で非同期でも特に問題が生じない。このような構成
として本発明においては特に、前記バッファの出力側に
該バッファよりの読み出しデータの平滑処理を行う為の
シフトレジスタを接続し、該シフトレジスタよりのシフ
ト動作をプリントエンジン側の動作クロックと同一タイ
ミングで行うとともに、該レジスタに所定ビットの空き
領域が生じた都度、例えばビットレジスタを介して前記
バッファより非同期で前記シフトレジスタの空き領域に
データ書込みを行ってもよく、逆にこの様に構成した方
が処理自由度が増して好ましい。この場合、前記バッフ
ァは、前記バッファ読み出し後に平滑処理を行う必要性
から主走査方向に変倍処理後の処理データを少なくとも
三走査ライン分以上格納可能なメモリ領域を有し、リー
ドバッファ２に収納されるバッファメモリ２（不図示）
の次のリードバッファ３に収納される最後のバッファメ
モリ３（不図示）をリードバッファ１に収納される先頭
のバッファメモリ１（不図示）に接続してリング状に形
成し、前記先頭のバッファメモリ１を読みだした場合
は、その先頭のバッファメモリ１が前記バッファメモリ
３の次に接続し、次の書き込み位置として用いられるよ
うに機能するサイクリックラインバッファである事が好
ましいが、これのみに限定されない。

【０００９】尚、前記主走査方向の変倍を行う場合は一
般に画像データの間引き等を行う縮小回路と、該データ
のビット数の補間（増加）を図る拡大回路を設け、これ
らを選択的に切換可能に構成しているが、この様に構成
すると回路構成が煩雑化するのみならず、精度よい主走
査方向の変倍を行うのが困難である。

【００１０】そこで本発明は、先ず前記原画像に対応す
る画像データを一義的に最大拡大倍率に対応するｍ倍に
拡大した後、該拡大されたイメージデータを所定の縮小
倍率に対応して縮小を行う様に構成する。これにより基
準となるべきデータのビット数がｍ倍に拡大され、該拡
大されたビットデータを基準として縮小処理を行うため
に、精度よい変倍（縮小）が可能であると共に、ｍ倍の
範囲内で拡大処理も縮小処理も同一処理で行う事が可能
である為に、回路構成が簡単化する。又副走査方向の変
倍処理は前記サイクリックバッファに格納した読み出し
画素に対応する画像データを、任意の設定倍率に対応し
て間引き若しくは重複出力する事により容易に副走査方
向の変倍処理が可能である。

【００１１】

【作用】かかる技術手段によれば、前記バッファに格納
されるデータは、主走査方向に変倍処理後のデータ、言
換えれば前記バッファ読み出し時において副走査方向の
変倍処理はなされるが、主走査（シリアル）方向におけ
る間引きや補間等は行われずそのまま出力されるもので
あるために、１走査ライン単位のバッファの読み出しサ
イクルがプリントエンジン側の出力サイクルと容易に同
期させる事が出来、そのまま前記動作クロックに同期さ
せて直接プリントエンジン側にシリアル出力する事が可
能となる。

【００１２】又、前記バッファの読み出しは１走査ライ
ン単位で考慮すれば良いために、言い換えればプリント
エンジン側の動作クロックと必ずしも同期させる必要が
ない為に、例えばバッファの出力側に平滑化処理回路等
を介在させても何等問題がない。

【００１３】従って本発明は、前記したビデオメモリ等
を用いずに画像データの取込みから変倍処理及び必要に
応じて平滑化処理を行いながらそのプリント出力を整合
性よく行う事が出来、これによりビデオメモリその他の
省チップ化が達成される。

【００１４】又本発明は主走査方向と副走査方向の変倍
処理を順次個別に行うために、例えばトップマージンや
レフトマージンを設定する場合にも、回路構成を煩雑化
する事なく一方の倍率を変えて容易に偏倍（主走査方向
と副走査方向の倍率が異なる事）する事が出来る。又、
副走査方向の変倍処理についても、単に前記バッファよ
りのデータ読み出しを出力制御する事により容易に変倍
が可能である。

【００１５】さて前記のようなバッファはラインデータ
を格納するものであるために、シフトレジスタで構成す
る場合が多いが、シフトレジスタは各画素ライン毎にＩ
Ｃチップ化されている為に、前記のように読み出し側で
平滑化処理を行う場合は参照画素ライン数に対応したＩ
Ｃチップを必要とする。又前記シフトレジスタは拡大処
理した最大画素数に対応するメモリ容量を必要とする為
に、通常の使用状態では常に未使用のメモリ領域が存在
し、メモリの効率的利用につながらないのみならず、例
えば三つのシフトレジスタを用いた場合でも格納し得る
画素データが注目画素ラインとその前位と次位の画素ラ
インに限定されるために、例えば出力側のなんらかの事
情により、注目画素の出力を一時待機させる必要がある
場合において、次々位の画素ラインの読み込みが出来
ず、結果として該次々位の画素ラインの読み込みを待機
させるか該画素ラインを格納するための第４のレジスタ
等が必要になり、ＩＣチップの増大と回路構成の煩雑化
につながる。

【００１６】これに対し本発明はサイクリックラインバ
ッファを用る場合は、対応する各ライン毎のメモリ領域
のアドレス指定により任意の画像データを容易に呼出す
事が出来、これにより後記するように副走査方向の変倍
処理の為の間引き、重複処理のみならず、平滑処理の為
に読み出し画素とその前位及び次位の画素に対応する画
像信号を動作クロックを時分割されたリードサイクルに
基づいて精度よく且つ確実に出力する事が出来る。

【００１７】又、アドレス設定により各ライン毎のメモ
リ領域を任意に設定できるために、無駄な空き領域が存
在する余地がなく、而も空き領域が在れば次々位の画素
データも待機させる事なく順次格納する事が可能であ
り、結果として省ＩＣチップ化と回路構成の煩雑化を避
ける事が出来るとともに、吐き出し側との整合性を図る
事が容易であり、ビデオメモリを用いずにプリントエン
ジン側への直接出力を一層確実に行う事が出来る。

【００１８】

【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。

【００１９】図１は本発明の実施例に係る画像処理装置
を示す全体ブロック図で、その構成を画像データの流れ
に従って簡単に説明するに、インタフェース部１は、パ
ラレル入力I/F11とシリアル入力I/F12とを有し、これら
は例えばＭＰＵI／F10よりの信号に基づいて選択的に切
換え可能なセレクタ１３を介して主走査拡大レジスタ15
に書込み可能に接続させている。

【００２０】そしてその構成を図２に基づいて簡単に説
明するに、１８はＤＭＡ制御回路１４よりの制御信号に
基づいて、例えば後記するシステムメモリ８（図１）に
格納されたイメージデータをデータバスを介して16ビッ
トづつパラレルに入力されるパラレルin/outレジスタ、
１２は例えば不図示の画像読取部で読取られたアナログ
信号をデジタル化された画像データを主走査ライン方向
に沿ってシリアル入力するシリアル入力in／パラレルou
tレジスタで、該夫々のレジスタ１２,１８に入力された
16ビットデータはセレクタ機能を含む論理回路１３によ
り、自動的に主走査方向に２倍に拡大（パラレル複写）
され、３２ビットデータとしてシフトレジスタ１５に入
力される。

【００２１】そして前記主走査方向に拡大されたビット
データは前記シフトレジスタ１５よりシリアルに主走査
縮小部２０（図１）に入力する。尚、１６は前記パラレ
ル複写を制御するためのデータ制御部である。

【００２２】主走査縮小部２０は、前記インタフェース
部１で無条件に２倍に拡大された32ビットデータを所定
の指定モードにより間引き、0.25〜1.0倍の変倍処理を
行なう。この結果前記縮小部２０より出力されるビット
データは原画像に対し２Ｘ（0.25〜1.0）即ち0.5〜2.0
の変倍処理が可能となる。

【００２３】サイクリックラインバッファ回路３は図３
に示すように、８ビットデータが三主走査ライン分に相
当する画素数格納可能なメモリ領域を有するＲＡＭメモ
リ３１と、該メモリに前記処理データの書込みを行うメ
モリライト部と、前記メモリより処理データの読み出し
を行いながら、副走査方向の変倍処理用レジスタにデー
タ格納を行うメモリリード部からなり、これらは任意の
クロックを四分割したT0〜T3の各クロックに基づいてリ
ード／ライト可能に構成されている。

【００２４】より具体的には、サイクリックラインバッ
ファ回路３は前記ＲＡＭメモリ３１と、前記主走査縮小
部２０よりの画像データを受けるシフトレジスタ３２
と、該シフトレジスタ３２に画像データが８ビット格納
される都度、一旦格納されるライトバッファ３３と、前
記ＲＡＭメモリ３１の画素データを一旦格納されるリー
ドバッファ４１ａ、４２ａ，４３ａと、ＲＡＭメモリ３
１へのライトアドレス指定レジスタ３５、読み出し用リ
ードアドレス指定レジスタ３６、リード／ライトアドレ
ス切換回路３７、該アドレス切替回路３７を制御して前
記指定レジスタ３５及び３６、リードバッファ４１ａ，
４２ａ，４３ａを制御するサイクリックラインバッファ
制御回路３４とにより構成されている。

【００２５】尚、各ラインに対応するメモリアドレスは
ｎラインに対応するリードアドレスレジスタ３６から
（n-1)及び(n+1) ラインに対するアドレスを作り、アド
レス切替回路３７を介してＲＡＭメモリ３１側にアドレ
ス指定を行う。そして、前記ＲＡＭメモリ３１のリート゛/ラ
イトは８ビット（１バイト）単位に行い、先ず主走査方向
に変倍処理された入力データをT0のタイミングでライト
し、一方出力データは、シフトレジスタ制御回路４７よ
りの信号に基づいて直前画素に対応する画像データ(n-
1)をT1のタイミングで、又対応画素(n)に対応する画像
データをT2のタイミングで、更に次位の画素(n+1)に対
応する画像データはT3のタイミングで夫々リードされる
ように構成している。すなわち、リードバッファ２に収
納されるバッファメモリ２（不図示）の次のリードバッ
ファ３に収納される最後のバッファメモリ３（不図示）
をリードバッ ファ１に収納される先頭のバッファメモリ
１（不図示）に接続してリング状に形成し、前記先頭の
バッファメモリ１を読みだした場合は、その先頭のバッ
ファメモリ１が前記バッファメモリ３の次に接続し、次
の書き込み位置として用いられるように機能する。

【００２６】次に前記メモリライト及びリード部の構成
について詳細に説明するに、メモリライト部は図４に示
すように、前記主走査縮小部２０よりの画像データをシ
フトレジスタ３２で受け、該データが８ビット格納され
る都度、ライトバッファ３３に一旦データを移すと共
に、JーKF/F（フリップフロップ）38をセットする。そし
てJーKF/F38がセットされた次のT0のタイミングでＲＡＭ
メモリ31の指定アドレス領域に前記画素データを書込む
とともに、前記JーKF/F38がリセットされ、ライトアドレ
スレジスタ３５のアドレスを+1する。

【００２７】そしてＲＡＭメモリ３１では前記画素デー
タが入力毎にカウンタ３９によりカウントし、１ライン
の画像データがライン画素数指定レジスタＲ（Ｒ：一主
走査ラインの画素数）で指定されたビット数になるまで
白画素に対応するビットデータの追加若しくは切捨て処
理を行う。

【００２８】従って前記ＲＡＭメモリ３１には常に指定
レジスタ３０で指定された画素数と対応するビット数の
画像データが格納される事になる。一方メモリリード部
は、図５に示す様に前記ＲＡＭメモリ３１のリードバッ
ファ４１ａ内の画素データ吐き出しをJーKF/F47ｂより出
力されるエンプティ信号で把握し、T1〜T3のタイミング
で(n-1)〜(n+1)の３ライン分の画素データを順次読み出
すとともにリードアドレスレジスタ３６のアドレスを+1
する。尚、各ラインに対応するメモリアドレスはｎライ
ンに対応するリードアドレスレジスタ36から（n-1）及
び（n+1）ラインに対するアドレスを作り、アドレス切
替回路３７を介してＲＡＭメモリ３１側にアドレス指定
を行う。

【００２９】システム制御回路４７（図３）は、１９ビ
ットシフトレジスタ４１〜４３のシフト動作の都度カウ
ントされる８ビット（２^３）カウンタ４７ａと前記JーKF
/F47bからなり、プリントエンジン側の動作クロックに
基づいて行われるシフトレジスタ４１〜４３のシフト動
作により１バイト（８ビット）の空き領域が生じた都度
リードバッファ４１ａを介してＲＡＭメモリ31の内の画
素データが出力される事になる。

【００３０】そして前記アドレス指定によりリードバッ
ファより読み出されたデータは夫々対応する１９ビット
シフトレジスタ４１〜４３に転送される。シフトレジス
タ４１〜４３は、リードバッファ４１a〜４３aを介して
現ラインデータとともにその前後の３ライン分のライン
データを８ビットづつ格納するもので、該シフトレジス
タ４１〜４３は後工程における平滑処理を容易にするた
めに、（8+11）ビットの画像データが格納され、そし
て、該レジスタ４１〜４３に格納されたデータは制御回
路４７よりの指示に基づいて８＋αビットづつスムージ
ングロジック４５にパラレル入力され、該ロジック４５
内で所定の平滑処理を行った後、その平滑化データをMP
UI/F10（図１）よりの選択信号に基づいて出力切替回路
44側に出力させる。一方前記リードアドレスレジスタ３
６のアドレス書込みは、副走査拡大縮小回路５より出力
される各出力制御信号をサイクリックラインバッファ制
御回路３４に出力する事により行われる。

【００３１】例えば副走査拡大縮小回路５には、不図示
の動作モードレジスタと４進及び３進カウンタが格納さ
れ、例えば４進カウンタと繰返し出力を組合せ、該カウ
ント値が0、1の場合に現ラインデータをそのまま出力
し、該カウント値が2、3の場合に現ラインデータを繰返
し出力する4/3モード、更に３進カウンタと間引きモー
ドを組合せ、該カウント値が０、２の場合に現ラインデ
ータをそのまま出力し、該カウント値が１の場合に現ラ
インデータは出力せずにスキップする２／３モードを設
け、これらのモードに副走査方向の所定倍率に対応する
間引き若しくは繰返し信号をサイクリックラインバッフ
ァ制御回路３４に出力する事により、該制御回路３４で
ｎラインに対応するアドレスが格納されるリードアドレ
スレジスタに、１ラインづつ更新されるアドレス、１ラ
インスキップしたアドレス、若しくは直前に出力した現
アドレスをキープさせたアドレス信号等を適宜生成し、
これにより副走査方向の縮小拡大を0.5〜4.0倍の範囲で
任意に設定出来る。

【００３２】又副走査拡大縮小回路５内の不図示の動作
モードレジスタには、前記ｎラインにおける１９ビット
シフトレジスタ４１〜４３から出力される変倍処理後の
画像データをそのまま出力するノーマルモード、又論理
ゲートにより論理和を取った画像データを出力するＯＲ
モード、スムージングロジック４５よりの信号を選択す
るスムージングモードが格納され、該レジスタよりのモ
ード選択信号を出力切替回路４４に出力する事により、
ノーマル出力、ＯＲ出力、スムージングロジック４５よ
りの単位分割された出力Χu、ＸLを、ビデオＩ／Ｆ６Ａ
（図１）を介してプリントエンジン側に適宜選択出力さ
せる事が出来る。

【００３３】スムージングロジック４５は副走査拡大／
縮小回路５にて拡大処理を行う場合にその斜線部分の段
差を平滑化するために使用される回路で、シフトレジス
タ４１〜４３に格納されたデータに基づいて所定の平滑
処理が行われ、単位分割された出力Χu,ＸLを出力す
る。

【００３４】尚前記拡大若しくは縮小処理後のデータを
そのままプリント出力を行う事なく、例えば拡大／縮小
若しくはスムージング処理のみを行い、紙切れ、親展通
話その他の理由によりプリント出力は後日行いたい場合
は前記出力切替回路４４よりのシリアル信号変換回路7A
を介して１６ビットパラレル変換を行い、該パラレルデ
ータをパラレル出力I/F7Bを介してシステムメモリ８に
入力する。

【００３５】又6BはＬＢＰのエンジン側よりの水平同期
信号と垂直同期信号に基づいてトップマージンとレフト
マージンを設定する回路でその偏倍制御信号を副走査拡
大／縮小回路５とスムージングロジック回路４５に送信
する。９はシリアル入力I／Fより取り込まれる原画像デ
ータの１ラインを示すラインネーブル信号発生回路、１
０はMPUI/F生成回路である。

【００３６】

【効果】以上記載した如く本発明は、変倍処理後の画像
データをプリントエンジン側に直接データ出力させる事
が出来、これによりプリントエンジン側にデータ出力を
行う為のビデオメモリを省略し得る。又本発明は、前記
画像データの間引き若しくは補間その他の変倍処理を行
っても前記画像データの取込みから変倍処理及びプリン
ト出力を整合性よく行う事が出来る。

【００３７】又本発明によれば、前記画像データの変倍
処理を行っても無駄なメモリ領域を残す事なく、効率よ
く変倍処理用バッファのメモリ領域を利用可能に構成
し、これにより省メモリチップ化を図り得る。又本発明
によれば主走査方向と副走査方向の拡大倍率を夫々独立
して設定する事が出来、これによりトップマージンやレ
フトマージンを設定する場合の偏倍処理を可能にする。
等の種々の著効を有す。

【図面の簡単な説明】

【図１】 本発明の実施例に係る画像処理装置の全体ブ
ロック図である。

【図２】 インタフェース部の詳細ブロック図である。

【図３】 サイクリックラインバッファ回路とスムージ
ングロジック回路の詳細ブロック図である。

【図４】 サイクリックラインバッファ回路に組込まれ
たメモリライト部の詳細ブロック図である。

【図５】 サイクリックラインバッファ回路の出力側の
詳細ブロック図である。

【符号の説明】

３ サイクリックラインバッファ回路 １５ー２０ 主走査拡大ー縮小回路 ５ 副走査拡大縮小回路 ３０ＲＡＭメモリ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ドット状に展開された原画像データを主
   走査方向と副走査方向に変倍処理（同倍も含む）を行い
   ながらプリントエンジン側にシリアル出力を行う画像処
   理方法において少なくとも主走査方向に変倍処理した画
   像データを、複数走査ラインの画像データが格納可能な
   メモリ領域を有するバッファに格納した後、該バッファ
   よりの読み出しをプリントエンジン側の動作タイミング
   に基づいて行うとともに、前記 バッファよりの読み出し時において、任意の設定倍
   率に対応して出力制御しながら副走査方向の変倍処理を
   行う事を特徴とする画像処理方法。
2. 【請求項２】 前記バッファの出力側に前記バッファよ
   りの読み出しデータの平滑処理を行う為のシフトレジス
   タを接続し、該シフトレジスタよりのシフト動作をプリ
   ントエンジン側の動作クロックと同一タイミングで行う
   事を特徴とする請求項１記載の画像変倍処理方法。
3. 【請求項３】 前記主走査方向の変倍処理が、前記原画
   像データを一義的にｍ倍に拡大した後、該拡大された前
   記原画像データを所定の縮小倍率に対応して縮小を行う
   請求項１記載の画像変倍処理方法。