JP2955300B2 - 画像処理方法及びその装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、画像縮小機能を有するファクシミリ、プリ
ンタ、イメージスキャナ等に用いられる画像処理方法及
び装置に係り、特に主走査方向における画像ラインを適
宜間隔で間引くことにより副走査方向に画像縮小を図る
画像処理方法とその装置に関する。

「従来の技術」 従来より、ビデオメモリにドット状に展開した画像デ
ータを、水平同期信号に基づいて一走査ライン（若しく
はｎビット）づつラインバッファメモリ側に一旦ロード
した後、該ロードされたラインデータをビデオクロック
に基づいてプリントエンジン側にシリアル出力し、以下
水平同期信号が入力される毎に前記動作を繰返しながら
一頁若しくは所定バンド幅の画像データをプリントエン
ジン側に出力するように構成した、例えばレーザプリン
タその他のページプリンタに用いられる画像処理方法は
公知である。

この種の処理装置において、主走査方向と組合せて若
しくは単独で、副走査方向に画素密度の縮小処理を必要
とする場合があり、かかる画素密度縮小方法として、１
頁分の画像データをビデオメモリに展開格納しておき、
その後縮小率（ｓ−1/s）に対応する所定間隔ｓ毎に走
査線単位で画素データを自動的に間引きながら副走査方
向の画素密度の縮小を図る方法、又循環して書込と読み
出しが行なわれる３本以上のラインメモリを用意し、該
ラインメモリの書込と読み出しを選択して行ないながら
副走査方向の画素密度の縮小を図る方法が存在するが、
いずれも画素データを走査線単位で間引くいわゆる単純
間引き方法である為に、間引き位置に孤立した画素ライ
ンがあった場合に該画素ラインがそのまま消去されてし
まい、画像の再現性や判読性に大きな問題が生じる。

かかる欠点を解消する為に、間引き位置に存在する画
素ラインに隣接する次位（前位）の画素ラインとの間で
対応する主走査アドレス位置にあるドット毎に論理和を
採りながら間引き制御を行う必要があるが、主走査方向
における間引き制御と異なり、論理和を取る２つのドッ
ト間のアドレス位置が連続していない為に、その間引き
制御が困難であり、又例え間引き制御が可能である場合
においても回路構成の煩雑化と高速処理に制約を受けや
すい。

例えば少なくとも１主走査ライン分の画像データを格
納し得るシフトレジスタを用い、プリントエンジン側よ
りの水平同期信号に基づいて１主走査ライン分の画像デ
ータをビデオメモリよりシフトレジスタに吐き出した
後、ビデオクロックに同期させてシリアル変換させなが
らプリント出力させるようにした画像処理装置におい
て、前記シフトレジスタと別個に、１主走査ライン分の
画像データを格納し得るラインバッファを用意し、間引
き処理を行なう際に前記間引き位置に存在する画素ライ
ンと該画素ラインに隣接する次位の画素ラインを、デー
タ出力する前にあらかじめ前記シフトレジスタとライン
バッファ（以下両バッファという）に格納しておき、ビ
デオクロックに基づいてシリアル出力を行なう際に前記
両バッファの先頭位置よりドット毎に順次論理和を採り
ながらプリントエンジン側にデータ出力する事により間
引き制御を行なうように構成する事も可能であるが（か
かる方法は新規である）、 かかる方法では前記両バッファのドット位置が主走査
アドレスと対応関係にある為に、その先頭位置より順次
読み出す事により自動的に副走査方向の間引き制御が可
能になると言う長所を有するが、本方法は１走査ライン
分のメモリ容量（Ｌ）を有するシフトレジスタを用いた
装置にのみ適用されるもので例えば前記Ｌを分割（L:n
×ｍ）したｎビッドシフトレジスタを用いた装置には適
用し得ず、その適用範囲が限定される。

而も前記装置においてはシフトレジスタの他に一走査
ライン分のラインバッファを用意せねばならず、而も前
位のデータ出力後、対応する水平同期信号が出力される
までの間に前記両バッファにメモリ読み込みを行なわな
ければならず、その制御が煩雑化し且つ高速化に対応し
得ない。

本発明は係る従来技術の欠点に鑑み、回路構成が煩雑
化する事なく高速処理にて、論理和を取ることにより副
走査方向の間引き処理を容易に行なう事の出来る画像処
理方法とその装置を提供する事を目的とする。

又本発明の他の目的はビデオメモリより一走査ライン
づつ読み出す装置のみに限定される事なく、ｎビットず
つ読み出す装置にも容易に適用可能な画像処理方法とそ
の装置を提供する事である。

「課題を解決する為の手段」 本発明は主走査画素ラインの所定アドレス位置にある
画像データと、該主走査画素ラインに隣接する次位（前
位）の画素ラインの所定アドレス位置にある画像データ
とはアドレス位置が連続していないが、アドレス位置が
単に１走査ライン分（Ｌ）ずれているのみで、従って下
記第１式に基づいて前記アドレス位置は容易に演算出来
る点に着目したものである。

Bn＝An±Ｌ（Bo＝Ao±Ｌ） ……１） Bn:次位（前位）の走査ラインにおけるｎビットアド
レスデータ（Bo:先頭アドレスデータ） An:現位の走査ラインにおけるｎビットアドレスデー
タ（Ao:先頭アドレスデータ）即ち本発明は第１図に示
す基本構成図から明らかなように、任意の主走査ライン
間隔毎に生成される間引き要求信号に対応する主走査ラ
イン位置におけるアドレス信号と、 該アドレス信号を演算処理して隣接する主走査ライン
における対応アドレス信号とを画像メモリ側にアドレス
転送するアドレス転送部Ａと、 該アドレス転送により少なくとも複数ビット以上の一
対の画素データを読み出し、該両画素データの論理和を
取ることにより前記間引き要求信号に対応する主走査ラ
インの間引き制御を行い、該間引き制御後の画素データ
をシフトレジスタ140に格納し、該シフトレジスタに格
納された画素データをビデオクロックに基づいてシリア
ル出力する間引き制御部Ｂからなるものである。

そして前記アドレス転送部Ａは、例えば主走査ライン
位置におけるアドレス信号を繰り返し格納する記憶手段
131と、該アドレス信号を演算処理して隣接する主走査
ラインにおける対応アドレス信号を生成するアドレス変
換手段134と、任意の主走査ライン間隔毎に生成される
間引き要求信号に基づいて前記両アドレス信号を連続的
に画像メモリ側に転送する手段、例えば、マルチプレク
サMPXから構成される。

又間引き制御部Ｂも前記一対の画素データを一時記憶
させる一対のレジスタ141,142、該レジスタ141,142に格
納されている画素データを論理和を取って間引き制御を
行う論理和回路143及び間引き制御後の画素データをビ
デオクロックに同期させて例えばプリントエンジン側に
転送するシフトレジスタ140から構成される。

よって、前記間引き要求信号に対応する主走査ライン
位置におけるアドレス信号を演算処理して隣接する主走
査ラインにおける対応アドレス信号を生成した後、 前記間引き要求信号に基づいて、前記隣接する主走査
ライン位置における両アドレス信号を画像メモリ側に転
送して少なくとも複数ビット以上の一対の画素データを
読み出し、該両画素データの論理和を取ることにより前
記間引き要求信号に対応する主走査ラインの間引き制御
を行い、ビデオクロックに基づいてシリアル変換を行う
シフトレジスタ側に転送する事ができる。

この場合前記記憶手段131を、データ読み出し毎に格
納されたアドレス信号がｎビットづつアドレス更新され
るカウンタ機能付記憶手段で構成する事により、容易に
一走査ライン分のアドレス信号を自動的に生成出来、言
い換えれば前記記憶手段をｎビットレジスタで構成した
場合でも容易に１走査ライン分の画像データの間引き処
理が可能となる。

「効果」 本発明は演算処理にて、隣接する主走査ラインにおけ
る対応アドレス信号を生成可能である為に、特に一走査
ライン分のラインバッファを用いる事なく、ドット若し
くは所定ビット単位で主走査アドレス位置にある画像デ
ータとアドレス位置が連続していない次位（前位）の主
走査画素ラインにおける対応アドレス位置にある画像デ
ータの読み出しが可能であり、この結果一走査ライン分
のシフトレジスタを用いる装置のみに限定される事な
く、前記主走査ラインを分割したｎビットシフトレジス
タを用いた装置にも容易に適用可能であり、汎用性を有
す。

又本発明によれば画像メモリ（ビデオメモリ）側に前
記両アドレス信号を連続的に転送するのみで自動的に間
引き制御を行う一対の画像データの読み出しが可能であ
り、而も該画像データはドット単位ではなくｎビット単
位で間引き制御が可能である為に、極めて高速化が実現
できる。

又主走査ラインを分割したｎビット単位で前記両画像
データの読み出しが可能である事はその分メモリ容量の
低減につながり、又前記画像データの読み出しと間引き
制御は間引き要求信号に基づいて一連の流れとして行う
事が出来るために制御回路が煩雑化する事もない。

等の種々の著効を有す。

「実施例」 以下、図面を参照して本発明の好適な実施例を例示的
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。

第２図は本発明が組込まれる画像処理装置の全体ブロ
ック図で、その回路構成を簡単に説明するに、１は例え
ば不図示のROM内に格納された所定の命令プログラムに
基づいて本システムの全体制御を司るMPU、２は所定バ
ンド幅の画像データが格納可能なメモリ容量を有するビ
デオメモリ（画像メモリ）、３は前記ビデオメモリ２に
格納された画像データの副走査方向の拡大縮小処理を行
ないながらプリントエンジン側に出力する制御部であ
る。

そして前記MPU1とビデオメモリ２は他の不図示のRO
M、I/Oその他のデバイスとともにアドレスバスSBa、デ
ータバスSBb、コントロールバスSBcからなるシステムバ
スラインSBを介して接続されており、公知の様にMPU1の
制御下若しくは他のデバイスから出力されるDMA要求信
号に基づいて不図示のフォントROMを介して読み出され
た文字パターンを前記システムバスラインを介してビデ
オメモリ２の所定アドレス位置にドット展開可能に構成
されている。

一方前記制御部３はシステムバスラインSBから分岐さ
れたローカルアドレスバスLBa、ローカルデータバスLB
b、ローカルコントロールバスLBcからなるローカルバス
ラインLBを介して前記MPU1若しくはビデオメモリ２とア
クセス可能に構成されており、例えば、前記制御部３が
MPU1側より縮小率（ｓ−1/s）を読み込む場合、MPU1の
制御下でMPU1より出力されるアドレス信号を例えばアド
レスデコーダを介して制御部３側で収受する事により、
システムデータバスを介してデータの送受が可能であ
り、一方前記制御部３がビデオメモリ２とアクセスする
場合には、先ず制御部３よりDMA要求信号をMPU1側に出
力する事により、該MPU1とシステムバスラインSBを切り
離すとともに、制御部３がバスマスターとなり、これに
より制御部３はローカルアドレスバスLBaを介してビデ
オメモリ２にアドレス信号を出力する事により指定され
たアドレスの画像データを制御部３側に転送する事が可
能である。

次に画像データの拡大若しくは縮小処理を行なう前記
制御部３の詳細構成について第３図に基づいて説明す
る。

尚、本実施例は制御部３内のシフトレジスタ等のメモ
リ容量の削減を図るビデオメモリ２内の主走査画素ライ
ンＬを分割してｎビットづつ（L:n×ｍ）転送されるよ
う構成しているが本発明はこれのみに限定される事なく
１走査ラインづつ転送される装置にも適用可能である事
は言うまでもない。

そしてかかる制御部３の構成は、例えば前記したDMA
要求信号の出力若しくはMPU1側等よりの各種制御信号を
受けて後記する各種制御動作を司る、LSIからなる主制
御部11、水平同期信号をカウントしながら所望の縮小率
（ｓ−1/s）若しくは拡大率（ｔ＋1/t）に対応するライ
ン間隔s,t毎に主走査画素ラインの間引き若しくは重複
要求信号を主制御部11側に出力する信号生成部12、前記
主制御部11よりの制御信号に基づいてビデオメモリ２よ
り読み出すべき画像データのアドレス信号を生成するア
ドレス生成部13、該アドレス信号に基づいて読み出され
た画像データをシリアル変換しながらプリントエンジン
側にビデオ出力を行なうシリアル変換部14からなり、こ
れらの各ブロックについて詳細に説明する。

信号生成部12は、MPU1側より出力された画像縮小率若
しくは拡大率に対応するライン間隔値s,tを一時記憶す
るレジスタ121と、該レジスタ121より読み出された間隔
値s,tを水平同期信号が入力される都度、カウントダウ
ンさせるカウンタ122からなり、該カウント値が０にな
った時に、画像ライン重複要求信号を主制御部11側に出
力するとともに、該信号出力の都度前記レジスタ121に
記憶している間隔値s,tをカウンタ122側にロードし、以
下繰返し前記動作を行なう。

尚間隔値s,tは同一ではなく、前記レジスタ121に複数
の間隔値s1,s2を設定し交互にカウンタ122側にロードす
るように構成してもよい。

アドレス生成部13は、カウンタ機能を有する主レジス
タ131と、現在走査中における主走査ラインの先頭アド
レスデータを退避格納する退避用レジスタ133と、該退
避レジスタ133に格納されている先頭アドレスデータ
を、上記第１式に基づいて演算処理を行なう事により次
位の主走査ラインにおける先頭アドレスデータに変換す
る第１のアドレス変換器132と、縮小処理の場合に使用
し、主レジスタ131に格納されているアドレスデータ
を、上記第１式に基づいて演算処理を行なう事により次
位の主走査ラインにおける対応アドレスデータに変換す
るる第２のアドレス変換器134と、主制御部11よりの制
御信号に基づいて、ローカルデータバスLBbを介してMPU
1より出力された先頭アドレスデータと、前記第１のア
ドレス変換器132若しくは退避用レジスタ133に格納され
ているアドレスデータとを選択するMPX1及びMPX2（マル
チプレクサ）と、前記主レジスタ131と第２のアドレス
変換器134に格納されているアドレスデータとを選択的
に画像メモリ（ビデオメモリ）側に転送するMPX3とから
なり、該MPX3から出力されたアドレスデータによりビデ
オメモリ２内の指定アドレス位置にあるｎビット画像デ
ータを、データバスLBbを介してシリアル変換部14側に
転送させる事が可能となる。

シリアル変換部14は、一対のｎビットレジスタ141,14
2と、該両レジスタの内容を論理和をとってｎビットシ
フトレジスタ140側に転送するOR回路143からなり、ビデ
オクロックに同期して生成される主制御部11よりの制御
信号に基づいて前記シフトレジスタ140にｎビットづつ
転送された拡大若しくは縮小処理後の画像データをビデ
オクロックに同期させてプリントエンジン側にシリアル
出力可能に構成されている。

次にかかる実施例の作用を拡大処理を行なう場合と縮
小処理を行なう場合に分けて説明する。

先に拡大処理方法について説明する。

先ずMPU1の制御下で、MPU1側よりデータバスLBbを介
して前記レジスタ121に画像拡大率に対応するライン間
隔値ｔを、又MPX1及びMPX2を介して主レジスタ131に頁
先頭の初期アドレスデータAoを入力させる。

前記設定が終了後、主制御部11よりDMA要求信号を出
力してMPU1とシステムバスラインSBを切り離す事によ
り、制御部３がバスマスターとなり、これにより後記す
る画像転送動作に移行される。

即ちプリントエンジン側より水平同期信号が制御部３
側に出力されると、カウンタ122内の値が（ｓ−１）に
カウントダウンするとともに、主制御部11側よりの制御
信号に基づいて、主レジスタ131に格納されている初期
アドレスを退避レジスタ133とともに、MPX3を介してビ
デオメモリ２側に転送させる。

そして前記初期アドレスデータAoの転送により対応す
るｎビット画像データをビデオメモリ２より一のｎビッ
トレジスタ141に転送して、主レジスタ131に格納されて
いる初期アドレスデータが１ビットづつカウントアップ
される。

そして前記レジスタに転送されたｎビット画像データ
はOR回路143を介してシフトレジスタ140に転送した後主
制御部11よりの制御信号に基づいてプリントエンジン側
にシリアル出力されるとともに、前記カウントアップさ
れたアドレスデータAnをビデオメモリ２側に送信して、
前記転送後のｎビットレジスタ141に該アドレスに対応
する画像データを格納する。

以下一主走査ライン分の画像データがプリントエンジ
ン側に出力されるまで前記動作を繰返すが、この間は水
平同期信号が出されていない為に退避用レジスタ133内
の先頭アドレスデータは更新される事がない。

そして一主走査ライン分のデータ出力後にプリントエ
ンジン側より水平同期信号が出力されると、MPX1が切換
わって第一のアドレス変換器132に格納されている次位
の先頭アドレスデータが主レジスタ131にロードされ、
以下前記動作を繰返す。（かかる動作は縮小処理を行な
う場合にも同様に行なわれるためにＡ処理と名付ける） そして、ｔ−１回分の走査ライン分の画像データがプ
リントエンジン側に出力後ｔ回目の水平同期信号が出力
されると、カウンタ122のカウント値がアンダーフロー
されて主制御部11側に拡大要求信号が出力され、これに
より主制御部11側よりの制御信号に基づいてMPX1を閉じ
MPX2を切換える事により、退避用レジスタ133に格納さ
れている現位の走査ラインにおける先頭アドレスデータ
soが主レジスタ131にロードされることになる。

この結果該アドレスデータがビデオメモリ２側に転送
されることによりｓ走査ライン分の画像データが再度ｎ
ビットレジスタ141,142側に転送されて、主走査画像デ
ータラインが重複してプリントエンジン側に出力される
事となり、画像の拡大処理が行われる事となる。

以下前記動作を繰返す事により、所望の拡大倍率に対
応した画像処理が可能となる。

次に縮小処理方法について説明する。

先ずMPU1の制御下で、MPU1側より前記レジスタ121に
画像縮小率に対応するライン間隔値Ｓを、又主レジスタ
131に頁先頭の初期アドレスデータAoを入力させた後、
主制御部11よりDMA要求信号を出力してMPU1とシステム
バスラインを切り離して画像転送動作に移行し、前記Ａ
の処理動作が行なわれる。

そして、前記Ａの処理動作に基づいてＳ−１回分の走
査ライン分の画像データがプリントエンジン側に出力さ
れた後Ｓ回目の水平同期信号によりカウンタ122のカウ
ント値がアンダーフローされると、主制御部11側に縮小
要求信号が出され、これにより第２のアドレス変換器13
4の演算処理が開始され、主レジスタ131に格納されて順
次ｎビットづつアドレス更新される現位の主走査ライン
におけるアドレスデータと、該アドレスデータに基づい
て第２のアドレス変換器134により演算処理された次位
の主走査ラインにおける対応アドレスデータとをMPX3を
介して選択的に画像メモリ（ビデオメモリ）側に転送さ
れる。

この結果、一のｎビットレジスタ141には現位の主走
査ラインにおけるｎビット画像データが、又他のｎビッ
トレジスタ142には対応する次位の主走査ラインにおけ
るｎビット画像データが夫々格納される事となり、そし
て該両レジスタの内容をOR回路143により論理和をとる
ことにより画像データがｎビットづつ間引き制御が行な
われ、該間引き制御後の画像データをｎビットシフトレ
ジスタ140側に転送され、ビデオクロックに同期してプ
リントエンジン側にシリアルに出力させながら、該シリ
アル出力毎に前記動作を繰返す事により、１走査ライン
分の間引き制御が円滑に行なわれ、所定の画像縮小処理
が行なわれる事となる。

以下前記動作を繰返す事により、所望の縮小倍率に対
応した画像処理が可能となる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図はレーザプリンタ
に用いられる本発明の実施例に係る画像処理装置を示す
全体ブロック図、第３図は本発明の要部構成たる間引き
制御部を示す詳細ブロック図である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】任意の主走査ライン間隔毎に生成される間
   引き要求信号に基づいて、副走査方向に画像縮小を図る
   画像処理方法において、 前記間引き要求信号に対応する主走査ライン位置におけ
   るアドレス信号を演算処理して隣接する主走査ラインに
   おける対応アドレス信号を生成した後、 前記間引き要求信号に基づいて、前記隣接する主走査ラ
   イン位置における両アドレス信号を画像メモリ側に転送
   して少なくとも複数ビット以上の一対の画素データを読
   み出し、該両画素データの論理和を取ることにより前記
   間引き要求信号に対応する主走査ラインの間引き制御を
   行い、ビデオクロックに基づいてシリアル変換を行うシ
   フトレジスタ側に転送する事を特徴とする画像処理方
   法。
2. 【請求項２】任意の主走査ライン間隔毎に生成される間
   引き要求信号に基づいて、副走査方向に画像縮小を図る
   画像処理装置において、 前記間引き要求信号に対応する主走査ライン位置におけ
   るアドレス信号と、該アドレス信号を演算処理して隣接
   する主走査ラインにおける対応アドレス信号とを画像メ
   モリ側にアドレス転送するアドレス転送部と、 該アドレス転送により少なくとも複数ビット以上の一対
   の画素データを読み出し、該両画素データの論理和を取
   ることにより前記間引き要求信号に対応する主走査ライ
   ンの間引き制御を行い、該間引き制御後の画素データを
   シフトレジスタに格納し、該シフトレジスタに格納され
   た画素データをビデオクロックに基づいてシリアル出力
   する間引き制御部とを備えた事を特徴とする画像処理装
   置。
3. 【請求項３】前記「対応する主走査ライン位置における
   アドレス信号」の生成部が、データ読み出し毎に格納さ
   れたアドレス信号を所定ビットづつアドレス更新される
   カウンタ機能付記憶手段である請求項２）記載の画像処
   理装置。