JP3170044B2 - 印刷装置 - Google Patents
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- JP3170044B2 JP3170044B2 JP15189492A JP15189492A JP3170044B2 JP 3170044 B2 JP3170044 B2 JP 3170044B2 JP 15189492 A JP15189492 A JP 15189492A JP 15189492 A JP15189492 A JP 15189492A JP 3170044 B2 JP3170044 B2 JP 3170044B2
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Description
【０００１】
【産業上での利用分野】本発明は印刷装置に関するもの
である。
である。
【０００２】
【従来の技術】従来ホストコンピュータなどから送られ
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷の必要がある場合、メモ
リ内に縮小したビットイメージを展開し直すか、又は出
力する際、ドット密度を高くして出力しなければならな
い。
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷の必要がある場合、メモ
リ内に縮小したビットイメージを展開し直すか、又は出
力する際、ドット密度を高くして出力しなければならな
い。
【０００３】
【発明が解決しようとしている課題】しかしながら、上
記従来例では、メモリ内に縮小する元のビットイメージ
のメモリと縮小したときのビットイメージのメモリが必
要となり、また縮小するための処理時間が必要となる。
また、ドット密度を高くする際、縮小率に対応した発振
器が必要となり経済的に高くなるという欠点がある。
記従来例では、メモリ内に縮小する元のビットイメージ
のメモリと縮小したときのビットイメージのメモリが必
要となり、また縮小するための処理時間が必要となる。
また、ドット密度を高くする際、縮小率に対応した発振
器が必要となり経済的に高くなるという欠点がある。
【０００４】また、ビットイメージを縮小する際、単純
に１画素間引くといった処理を行うと、印字品位が悪く
なるといった欠点が生じる。本発明は、上述した従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、パラレルの画像データをシリアルの画像データ
に変換する際、画像データを縮小し、縮小する際単純な
画素の間引を行うのでなく、隣接する２画素の論理和を
とった画素を１画素として画像データを得られる印刷装
置を提供する点にある。
に１画素間引くといった処理を行うと、印字品位が悪く
なるといった欠点が生じる。本発明は、上述した従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、パラレルの画像データをシリアルの画像データ
に変換する際、画像データを縮小し、縮小する際単純な
画素の間引を行うのでなく、隣接する２画素の論理和を
とった画素を１画素として画像データを得られる印刷装
置を提供する点にある。
【０００５】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る印刷装置は、パラレ
ル画像データを受信し、画像データを設定された縮小率
に基づいて縮小した縮小画像データをシリアル出力する
データ縮小部を有する印刷装置であって、イメージデー
タ縮小部が、縮小率を設定する設定手段と、設定された
縮小率を順次加算し、加算結果並びに加算結果に応じて
第１のレベル又は第２のレベルを有するキャリー信号を
出力する加算手段と、加算手段で加算が行われる一つ前
の加算結果を格納する格納手段と、加算手段からのキャ
リー信号をサンプリングするサンプリング手段と、サン
プリング手段により第１のレベルを有するキャリー信号
をサンプリングした場合は、ビデオクロックの周波数を
基本クロックの２倍の周波数を有する２倍基本クロック
を、第１のレベルと異なる第２のレベルを有するキャリ
ー信号をサンプリングした場合は、基本クロックと等し
い周波数を有するクロックを、ビデオクロックとして出
力する周波数設定手段と、ビデオクロックに同期して、
パラレル画像データをシリアル画像データに変換して出
力するパラレルシリアル変換手段と、パラレルシリアル
変換手段がビデオクロックに同期して出力したシリアル
画像データと、その前段のシリアル画像データとの論理
和を、演算画像データとしてビデオクロックに同期して
出力する演算手段と、サンプリング手段がサンプリング
したキャリー信号のレベルに基づいて、パラレルシリア
ル変換手段の出力するシリアル画像データと、演算手段
が出力する演算画像データの一方を選択し、縮小画像デ
ータとして出力する出力手段とを備える。
目的を達成するため、本発明に係る印刷装置は、パラレ
ル画像データを受信し、画像データを設定された縮小率
に基づいて縮小した縮小画像データをシリアル出力する
データ縮小部を有する印刷装置であって、イメージデー
タ縮小部が、縮小率を設定する設定手段と、設定された
縮小率を順次加算し、加算結果並びに加算結果に応じて
第１のレベル又は第２のレベルを有するキャリー信号を
出力する加算手段と、加算手段で加算が行われる一つ前
の加算結果を格納する格納手段と、加算手段からのキャ
リー信号をサンプリングするサンプリング手段と、サン
プリング手段により第１のレベルを有するキャリー信号
をサンプリングした場合は、ビデオクロックの周波数を
基本クロックの２倍の周波数を有する２倍基本クロック
を、第１のレベルと異なる第２のレベルを有するキャリ
ー信号をサンプリングした場合は、基本クロックと等し
い周波数を有するクロックを、ビデオクロックとして出
力する周波数設定手段と、ビデオクロックに同期して、
パラレル画像データをシリアル画像データに変換して出
力するパラレルシリアル変換手段と、パラレルシリアル
変換手段がビデオクロックに同期して出力したシリアル
画像データと、その前段のシリアル画像データとの論理
和を、演算画像データとしてビデオクロックに同期して
出力する演算手段と、サンプリング手段がサンプリング
したキャリー信号のレベルに基づいて、パラレルシリア
ル変換手段の出力するシリアル画像データと、演算手段
が出力する演算画像データの一方を選択し、縮小画像デ
ータとして出力する出力手段とを備える。
【０００６】
【０００７】
【実施例】以下に添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。図１は本発明の一実施例
である印刷装置のイメージデータ縮小部のブロック図で
ある。１は縮小率をＣＰＵ（中央演算ユニット、図示し
ない）のデータバス１２より設定するレジスタであり、
レジスタ１の出力２４は加算器２へ入力される。レジス
タ３は加算器２の出力結果２２がビデオクロック信号１
５によりラッチされる。またレジスタ３の出力２３は加
算器２の入力となり、出力２３はＣＰＵからの命令によ
りクリア信号２７により値０にクリアされる。加算器２
はレジスタ１で設定された値とビデオクロック１５でラ
ッチされたレジスタ３の値を加算し、加算結果が１以上
の場合、”Ｌ”レベル、加算結果が１未満の場合、”
Ｈ”レベルのキャリー信号２５を出力する。
適な実施例を詳細に説明する。図１は本発明の一実施例
である印刷装置のイメージデータ縮小部のブロック図で
ある。１は縮小率をＣＰＵ（中央演算ユニット、図示し
ない）のデータバス１２より設定するレジスタであり、
レジスタ１の出力２４は加算器２へ入力される。レジス
タ３は加算器２の出力結果２２がビデオクロック信号１
５によりラッチされる。またレジスタ３の出力２３は加
算器２の入力となり、出力２３はＣＰＵからの命令によ
りクリア信号２７により値０にクリアされる。加算器２
はレジスタ１で設定された値とビデオクロック１５でラ
ッチされたレジスタ３の値を加算し、加算結果が１以上
の場合、”Ｌ”レベル、加算結果が１未満の場合、”
Ｈ”レベルのキャリー信号２５を出力する。
【０００８】また１６は基本ビデオクロック１３の２倍
の周波数を有する２倍基本クロックであり、インバータ
４で反転されたクロック１６の立上がりでキャリー信号
２５はフリップフロップ５でサンプリングされる。フリ
ップフロップ５のＱ出力１７は２倍基本ビデオクロック
１６とＡＮＤ回路８にて論理積がとられ、Ｑの反転出力
１４は基本ビデオクロック１３とＡＮＤ回路７にて論理
積がとられる。ＡＮＤ回路７の出力２０と、ＡＮＤ回路
８の出力１８はＯＲ回路９にて論理和がとられ、その出
力１５はビデオクロックでレジスタ３のラッチクロッ
ク、パラレルシリアル変換器、（Ｐ／Ｓ変換器）１０の
クロックとなる。フリップフロップ５の出力１７は基本
ビデオクロック１３をインバータ３７で反転したクロッ
クの立上がりにてフリップフロップ６でサンプリングさ
れ、Ｐ／Ｓ変換器１０ではビットイメージの展開された
メモリからのイメージデータバス２１からイメージデー
タがパラレルデータとして取り込まれる。Ｐ／Ｓ変換器
１０では、ビデオクロック１５の立上がりにて取り込ま
れたイメージデータがシリアル信号２９にて出力され、
フリップフロップ３６、ＯＲ回路３２、セレクタ回路３
３の入力となる。フリップフロップ３６では、ビデオク
ロック１５の立上がりにて前記シリアル信号２９をラッ
チし、ラッチされた出力３０はＯＲ回路３２にてシリア
ル信号２９と論理和がとられ、ＯＲ回路３２の出力３１
はセレクタ３３の入力となる。
の周波数を有する２倍基本クロックであり、インバータ
４で反転されたクロック１６の立上がりでキャリー信号
２５はフリップフロップ５でサンプリングされる。フリ
ップフロップ５のＱ出力１７は２倍基本ビデオクロック
１６とＡＮＤ回路８にて論理積がとられ、Ｑの反転出力
１４は基本ビデオクロック１３とＡＮＤ回路７にて論理
積がとられる。ＡＮＤ回路７の出力２０と、ＡＮＤ回路
８の出力１８はＯＲ回路９にて論理和がとられ、その出
力１５はビデオクロックでレジスタ３のラッチクロッ
ク、パラレルシリアル変換器、（Ｐ／Ｓ変換器）１０の
クロックとなる。フリップフロップ５の出力１７は基本
ビデオクロック１３をインバータ３７で反転したクロッ
クの立上がりにてフリップフロップ６でサンプリングさ
れ、Ｐ／Ｓ変換器１０ではビットイメージの展開された
メモリからのイメージデータバス２１からイメージデー
タがパラレルデータとして取り込まれる。Ｐ／Ｓ変換器
１０では、ビデオクロック１５の立上がりにて取り込ま
れたイメージデータがシリアル信号２９にて出力され、
フリップフロップ３６、ＯＲ回路３２、セレクタ回路３
３の入力となる。フリップフロップ３６では、ビデオク
ロック１５の立上がりにて前記シリアル信号２９をラッ
チし、ラッチされた出力３０はＯＲ回路３２にてシリア
ル信号２９と論理和がとられ、ＯＲ回路３２の出力３１
はセレクタ３３の入力となる。
【０００９】フリップフロップ６の出力２８にてセレク
タ３３の入力、シリアル信号２９又はＯＲ回路３２の出
力３１が選択される。セレクタ回路３３の出力３４はフ
リップフロップ３５にて基本ビデオクロック１３の立上
がりでラッチされ、ビデオ信号１９となって印字部へ出
力される。次に動作説明を、図２〜図４を参照して説明
する。
タ３３の入力、シリアル信号２９又はＯＲ回路３２の出
力３１が選択される。セレクタ回路３３の出力３４はフ
リップフロップ３５にて基本ビデオクロック１３の立上
がりでラッチされ、ビデオ信号１９となって印字部へ出
力される。次に動作説明を、図２〜図４を参照して説明
する。
【００１０】図２及び図３は本実施例を説明するタイミ
ングチャートであり、図４は転送するデータを説明する
図である。ＣＰＵはまずレジスタ３の内容を０クリアす
るために、クリア信号２７を出力し、レジスタ３を”
０”クリアする。次にＣＰＵはレジスタ１にデータバス
１２を通して縮小率をセットする。ここで設定するデー
タの形式は固定小数点の形であり、図５に示す。ここで
縮小率０．７５とすると図５（ｂ）が設定される。加算
器２においてはレジスタ１，３の値が加算され、ここで
は０．７５＋０＝０．７５となる（時刻Ｓ０）。初期状
態においてはフリップフロップ５及び６はリセット状態
にあり、フリップフロップ５の出力１７は”Ｌ”でＡＮ
Ｄ回路８は閉じ、出力１７は”Ｌ”となり、フリップフ
ロップ６の出力２８は”Ｌ”であり、セレクタ３３にお
いてはＰ／Ｓ変換器１０の出力２９が選択される（時刻
Ｓ０）。
ングチャートであり、図４は転送するデータを説明する
図である。ＣＰＵはまずレジスタ３の内容を０クリアす
るために、クリア信号２７を出力し、レジスタ３を”
０”クリアする。次にＣＰＵはレジスタ１にデータバス
１２を通して縮小率をセットする。ここで設定するデー
タの形式は固定小数点の形であり、図５に示す。ここで
縮小率０．７５とすると図５（ｂ）が設定される。加算
器２においてはレジスタ１，３の値が加算され、ここで
は０．７５＋０＝０．７５となる（時刻Ｓ０）。初期状
態においてはフリップフロップ５及び６はリセット状態
にあり、フリップフロップ５の出力１７は”Ｌ”でＡＮ
Ｄ回路８は閉じ、出力１７は”Ｌ”となり、フリップフ
ロップ６の出力２８は”Ｌ”であり、セレクタ３３にお
いてはＰ／Ｓ変換器１０の出力２９が選択される（時刻
Ｓ０）。
【００１１】印字可能となると、基本ビデオクロック１
３及び２倍基本ビデオクロック１６が出力され、フリッ
プフロップ５の出力１４が”Ｈ”であるため、ＡＮＤ回
路７の出力２０は”Ｈ”となりＯＲ回路９の出力ビデオ
クロック１５の出力が”Ｈ”となり、Ｐ／Ｓ変換器１０
にイメージメモリからのデータバス２１から転送すべき
データが取り込まれる（時刻Ｓ１）。またこの時、加算
器２の出力２２の値がレジスタ３にラッチされ、加算器
２に於いては０．７５＋０．７５＝１＋０．５となりキ
ャリー信号２５が”Ｌ”となり出力される。２倍基本ビ
デオクロック１６はインバータ４にて反転され、フリッ
プフロップ５においては、前記キャリー信号２５の”
Ｌ”をサンプリングする（時刻Ｓ２）。この時キャリー
信号２５は”Ｌ”であるため、フリップフロップ５の状
態は変化しない。基本ビデオクロック１３はインバータ
３７で反転され、フリップフロップ５の出力１７をサン
プリングするが、フリップフロップ５の出力１７は”
Ｌ”であるため、フリップフロップ６の状態は変化しな
い（時刻Ｓ３）。時刻Ｓ４においてはＰ／Ｓ変換器１０
の出力２９がフリップフロップ３６及び、セレクタ３３
において、Ｐ／Ｓ変換器１０の出力２９を選択している
ため、フリップフロップ３５にラッチされ、フリップフ
ロップ３６の出力３０とＰ／Ｓ変換器１０の出力２９の
論理和、つまり図４（ａ）で示されるビット”０”とビ
ット”１”の位置におけるデータの論理和がとられ、ま
たフリップフロップ３５の出力１９はビデオ信号１９と
なって出力されていく。
３及び２倍基本ビデオクロック１６が出力され、フリッ
プフロップ５の出力１４が”Ｈ”であるため、ＡＮＤ回
路７の出力２０は”Ｈ”となりＯＲ回路９の出力ビデオ
クロック１５の出力が”Ｈ”となり、Ｐ／Ｓ変換器１０
にイメージメモリからのデータバス２１から転送すべき
データが取り込まれる（時刻Ｓ１）。またこの時、加算
器２の出力２２の値がレジスタ３にラッチされ、加算器
２に於いては０．７５＋０．７５＝１＋０．５となりキ
ャリー信号２５が”Ｌ”となり出力される。２倍基本ビ
デオクロック１６はインバータ４にて反転され、フリッ
プフロップ５においては、前記キャリー信号２５の”
Ｌ”をサンプリングする（時刻Ｓ２）。この時キャリー
信号２５は”Ｌ”であるため、フリップフロップ５の状
態は変化しない。基本ビデオクロック１３はインバータ
３７で反転され、フリップフロップ５の出力１７をサン
プリングするが、フリップフロップ５の出力１７は”
Ｌ”であるため、フリップフロップ６の状態は変化しな
い（時刻Ｓ３）。時刻Ｓ４においてはＰ／Ｓ変換器１０
の出力２９がフリップフロップ３６及び、セレクタ３３
において、Ｐ／Ｓ変換器１０の出力２９を選択している
ため、フリップフロップ３５にラッチされ、フリップフ
ロップ３６の出力３０とＰ／Ｓ変換器１０の出力２９の
論理和、つまり図４（ａ）で示されるビット”０”とビ
ット”１”の位置におけるデータの論理和がとられ、ま
たフリップフロップ３５の出力１９はビデオ信号１９と
なって出力されていく。
【００１２】順次、加算器２の出力２２の値がレジスタ
３にラッチされ、またキャリー信号２５がフリップフロ
ップ５においてサンプリングされていく。時刻Ｓ５にお
いて、加算結果が０＋０．７５＝０．７５となりキャリ
ー信号２５がレベル”Ｈ”となる。２倍基本ビデオクロ
ック１６をインバータ４で反転したクロックの立上がり
（時刻Ｓ６）にてフリップフロップ５において、前記キ
ャリー信号２５のレベル”Ｈ”がサンプリングされ、フ
リップフロップ５の出力１７はレベル”Ｈ”に出力１４
はレベル”Ｌ”となる。また、同時に、ＡＮＤ回路７が
閉じるため、その出力２０はレベル”Ｌ”となる。時刻
Ｓ７において、２倍基本ビデオクロック１６のレベル”
Ｈ”を受けて、ＡＮＤ回路８の出力１８は”Ｈ”となり
ＯＲ回路９の出力１５も”Ｈ”となる。また、この時基
本ビデオクロック１３の立下がりにて、前記フリップフ
ロップ５の出力１７のレベル”Ｈ”がフリップフロップ
６にてサンプリングされその出力２８は”Ｈ”となりセ
レクタ３３において、ＯＲ回路３２の出力３１が選択さ
れることになる。また、加算器２のキャリー信号２５は
レベル”Ｌ”となっている。次に時刻Ｓ８においては、
２倍基本ビデオクロック１６の立下がりにて、フリップ
フロップ５において前記キャリー信号２５のレベル”
Ｌ”がサンプリングされ、その出力１７はレベル”Ｌ”
にまた、出力１４はレベル”Ｈ”となり、ＡＮＤ回路８
の出力１８はレベル”Ｌ”となる。
３にラッチされ、またキャリー信号２５がフリップフロ
ップ５においてサンプリングされていく。時刻Ｓ５にお
いて、加算結果が０＋０．７５＝０．７５となりキャリ
ー信号２５がレベル”Ｈ”となる。２倍基本ビデオクロ
ック１６をインバータ４で反転したクロックの立上がり
（時刻Ｓ６）にてフリップフロップ５において、前記キ
ャリー信号２５のレベル”Ｈ”がサンプリングされ、フ
リップフロップ５の出力１７はレベル”Ｈ”に出力１４
はレベル”Ｌ”となる。また、同時に、ＡＮＤ回路７が
閉じるため、その出力２０はレベル”Ｌ”となる。時刻
Ｓ７において、２倍基本ビデオクロック１６のレベル”
Ｈ”を受けて、ＡＮＤ回路８の出力１８は”Ｈ”となり
ＯＲ回路９の出力１５も”Ｈ”となる。また、この時基
本ビデオクロック１３の立下がりにて、前記フリップフ
ロップ５の出力１７のレベル”Ｈ”がフリップフロップ
６にてサンプリングされその出力２８は”Ｈ”となりセ
レクタ３３において、ＯＲ回路３２の出力３１が選択さ
れることになる。また、加算器２のキャリー信号２５は
レベル”Ｌ”となっている。次に時刻Ｓ８においては、
２倍基本ビデオクロック１６の立下がりにて、フリップ
フロップ５において前記キャリー信号２５のレベル”
Ｌ”がサンプリングされ、その出力１７はレベル”Ｌ”
にまた、出力１４はレベル”Ｈ”となり、ＡＮＤ回路８
の出力１８はレベル”Ｌ”となる。
【００１３】次に、時刻Ｓ９においては、基本ビデオク
ロック１３の立上がりにてセレクタ３３にて選択された
ＯＲ回路３２の出力３１がフリップフロップ３５にてラ
ッチされる。この時ラッチされたデータは図４の（ａ）
におけるビット位置３とビット位置４との論理和をとっ
たデータ（４ｏｒ３）である。そして、基本ビデオクロ
ック１３の立下がり（時刻Ｓ１０）にて、前記フリップ
フロップ５の出力１７のレベル”Ｌ”がフリップフロッ
プ６にてサンプリングされ、その出力２８はレベル”
Ｌ”となり、セレクタ３３はＰ／Ｓ変換器１０の出力２
９を選択する。以下同様のことがキャリー信号２５をサ
ンプリングされて行われていく。このように、図１にお
いて、ＡＮＤ回路７及び８、並びにＯＲ回路９からなる
論理回路は、”Ｈ”レベルのキャリー信号２５がフリッ
プフロップ５でサンプリングされると基本ビデオクロッ
ク１３の２倍の周波数を有するクロックを、”Ｌ”レベ
ルのキャリー信号２５がフリップフロップ５でサンプリ
ングされると基本ビデオクロック１３に等しい周波数を
有するクロックを、それぞれビデオクロック１５として
設定する、ビデオクロックの周波数設定手段として機能
することがわかる。
ロック１３の立上がりにてセレクタ３３にて選択された
ＯＲ回路３２の出力３１がフリップフロップ３５にてラ
ッチされる。この時ラッチされたデータは図４の（ａ）
におけるビット位置３とビット位置４との論理和をとっ
たデータ（４ｏｒ３）である。そして、基本ビデオクロ
ック１３の立下がり（時刻Ｓ１０）にて、前記フリップ
フロップ５の出力１７のレベル”Ｌ”がフリップフロッ
プ６にてサンプリングされ、その出力２８はレベル”
Ｌ”となり、セレクタ３３はＰ／Ｓ変換器１０の出力２
９を選択する。以下同様のことがキャリー信号２５をサ
ンプリングされて行われていく。このように、図１にお
いて、ＡＮＤ回路７及び８、並びにＯＲ回路９からなる
論理回路は、”Ｈ”レベルのキャリー信号２５がフリッ
プフロップ５でサンプリングされると基本ビデオクロッ
ク１３の２倍の周波数を有するクロックを、”Ｌ”レベ
ルのキャリー信号２５がフリップフロップ５でサンプリ
ングされると基本ビデオクロック１３に等しい周波数を
有するクロックを、それぞれビデオクロック１５として
設定する、ビデオクロックの周波数設定手段として機能
することがわかる。
【００１４】さて、基本ビデオクロックと２倍基本ビデ
オクロックのデューティー比は、５０％でなくても構わ
ないことは言うまでもない。またレジスタ３は、初期化
の時ＣＰＵからのクリア信号２７にてその値を“０”に
するように説明したが、ＣＰＵから値を設定できるよう
にすることも可能である。
オクロックのデューティー比は、５０％でなくても構わ
ないことは言うまでもない。またレジスタ３は、初期化
の時ＣＰＵからのクリア信号２７にてその値を“０”に
するように説明したが、ＣＰＵから値を設定できるよう
にすることも可能である。
【００１５】またＣＰＵのデータバス１２とイメージメ
モリデータバス２１を別のバスで説明したが同一バスで
行うことは可能である。その時はＣＰＵが自分自身でデ
ータを転送しても良いし、ＤＭＡにてデータを転送して
も良い。尚、本発明は、複数の機器から構成されるシス
テムに適用しても１つの機器から成る装置に適用しても
良い。また、本発明は、システム或は装置にプログラム
を供給することによって達成される場合にも適用できる
ことはいうまでもない。
モリデータバス２１を別のバスで説明したが同一バスで
行うことは可能である。その時はＣＰＵが自分自身でデ
ータを転送しても良いし、ＤＭＡにてデータを転送して
も良い。尚、本発明は、複数の機器から構成されるシス
テムに適用しても１つの機器から成る装置に適用しても
良い。また、本発明は、システム或は装置にプログラム
を供給することによって達成される場合にも適用できる
ことはいうまでもない。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ビットマップメモリに展開されたビットイメージデータ
を縮小しながらビデオ信号として送出するため、メモリ
内に縮小後のビットイメージを格納する必要がなく、ま
た縮小処理を不要とする効果がある。
ビットマップメモリに展開されたビットイメージデータ
を縮小しながらビデオ信号として送出するため、メモリ
内に縮小後のビットイメージを格納する必要がなく、ま
た縮小処理を不要とする効果がある。
【００１７】また１個の発振器にて任意の縮小率にも対
応できるため、コスト削減に効果がある。さらに縮小時
に一画素単純に間引くといった処理ではなく、２画素の
論理和をとった結果を縮小後の画素として用いるため、
印字品位が高くなる効果がある。
応できるため、コスト削減に効果がある。さらに縮小時
に一画素単純に間引くといった処理ではなく、２画素の
論理和をとった結果を縮小後の画素として用いるため、
印字品位が高くなる効果がある。
【図１】本発明の一実施例である印刷装置のイメージ縮
小部の構成を示すブロック図である。
小部の構成を示すブロック図である。
【図２】ビデオ転送時のタイミングチャートである。
【図３】ビデオ転送時のタイミングチャートである。
【図４】ビットマップメモリからの転送されるデータ及
び縮小されたビデオ信号を示す図である。
び縮小されたビデオ信号を示す図である。
【図５】縮小率設定時の値を示す図である。
Claims (1)
- 【請求項１】 パラレル画像データを受信し、前記画像
データを設定された縮小率に基づいて縮小した縮小画像
データをシリアル出力するデータ縮小部を有する印刷装
置であって、 前記イメージデータ縮小部が、 前記縮小率を設定する設定手段と、 前記設定された縮小率を順次加算し、加算結果並びに該
加算結果に応じて第１のレベル又は第２のレベルを有す
るキャリー信号を出力する加算手段と、 前記加算手段で加算が行われる一つ前の加算結果を格納
する格納手段と、 前記加算手段からのキャリー信号をサンプリングするサ
ンプリング手段と、 前記サンプリング手段により第１のレベルを有するキャ
リー信号をサンプリングした場合は、前記ビデオクロッ
クの周波数を基本クロックの２倍の周波数を有する２倍
基本クロックを、前記第１のレベルと異なる第２のレベ
ルを有するキャリー信号をサンプリングした場合は、前
記基本クロックと等しい周波数を有するクロックを、ビ
デオクロックとして出力する周波数設定手段と、 前記ビデオクロックに同期して、前記パラレル画像デー
タをシリアル画像データに変換して出力するパラレルシ
リアル変換手段と、 前記パラレルシリアル変換手段が前記ビデオクロックに
同期して出力した前記シリアル画像データと、その前段
のシリアル画像データとの論理和を、演算画像データと
して前記ビデオクロックに同期して出力する演算手段
と、 前記サンプリング手段がサンプリングした前記キャリー
信号のレベルに基づいて、前記パラレルシリアル変換手
段の出力するシリアル画像データと、前記演算手段が出
力する演算画像データの一方を選択し、前記縮小画像デ
ータとして出力する出力手段とを有することを特徴とす
る印刷装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189492A JP3170044B2 (ja) | 1992-06-11 | 1992-06-11 | 印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189492A JP3170044B2 (ja) | 1992-06-11 | 1992-06-11 | 印刷装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05344321A JPH05344321A (ja) | 1993-12-24 |
| JP3170044B2 true JP3170044B2 (ja) | 2001-05-28 |
Family
ID=15528525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15189492A Expired - Fee Related JP3170044B2 (ja) | 1992-06-11 | 1992-06-11 | 印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170044B2 (ja) |
-
1992
- 1992-06-11 JP JP15189492A patent/JP3170044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05344321A (ja) | 1993-12-24 |
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