JP3006946B2 - 印刷装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は印刷装置に関し、特に、
ホストコンピュータなどからの画像情報に応じて画像を
印刷する印刷装置に関するものである。

【０００２】

【従来の技術】従来の印刷装置、特に、ページプリンタ
装置などで、その装置に備えられたビットマップメモリ
に展開されたビットマップデータを拡大して印刷する必
要がある場合、再び別のメモリエリアに拡大後のビット
マップデータを展開し直してから印刷部に出力するか、
或は、出力する際にドット密度を低くして出力するよう
な装置構成が採られていた。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
例では、拡大後のビットマップデータを別のメモリ領域
に再展開してから印刷部に出力する場合、拡大後ビット
マップデータ展開のため余分のメモリが必要となるとい
う問題点があった。また、ドット密度を低くして出力す
る場合、拡大率に応じた複数の周波数の発振回路が必要
（換言すると発振回路の数だけの拡大率でしか印刷でき
ない）とする等の欠点があった。

【０００４】本発明は上記従来例に鑑みてなされたもの
で、ビットマップメモリ容量を増加させることなく、ま
た、拡大率に従っていくつかの画素データを連続して出
力する拡大手段をパラレルシリアル手段によって構成
し、そのパラレルシリアル手段の出力するデータを拡大
率に従って選択するようにすることで、簡単な構成で様
々な拡大率に対応して拡大印刷が可能な印刷装置を提供
することを目的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明の印刷装置は、以下のような構成からなる。即
ち、ホストコンピュータからの画像データを受信してビ
ット展開を行い、前記ビット展開された画像データを拡
大して印刷する印刷装置であって、ビットの組み合わせ
によって得られる複数の拡大率の中から所望の拡大率を
設定する拡大率設定手段と、前記設定された拡大率に従
って、前記ビット展開された画像データを構成する複数
の画素データの内、いくつかの画素データを連続して出
力する拡大手段とを有し、前記拡大手段は、複数画素の
画素データを入力し、１画素ずつ画素データを出力する
パラレルシリアル変換手段からなり、前記パラレルシリ
アル変換手段は、前記入力した複数画素の画素データを
一時保持する記憶手段と、前記記憶手段によって保持さ
れている複数画素の画素データの内、前記拡大率設定手
段によって設定された拡大率に従って、出力するデータ
を選択する選択手段とを含むことを特徴とする印刷装置
を備える。

【０００６】

【作用】以上の構成により本発明は、ビット展開された
画像データを構成する複数の画素データを入力してパラ
レルシリアル変換手段に含まれる記憶手段に一時的に保
持し、その保持された複数画素の画素データの内、設定
された拡大率に従ってデータを選択出力するよう動作す
る。

【０００７】

【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。

【０００８】 図１は本発明の代表的な実施例であるホ
ストからデータを受信して拡大処理を行って出力する印
刷装置の概略構成を示すブロック図である。図１におい
て、１は装置全体を制御するＣＰＵ、２はクロック（Ｃ
ＬＯＣＫ）、３はＣＰＵ１で実行される制御プログラム
やホストから送信されたデータに基づいて文字マトリク
スなどを生成するフォントデータを格納するＲＯＭ、４
はＣＰＵ１の作業領域として用いられるＲＡＭ、５はホ
ストからのデータを受信して一時的に格納する入力バッ
ファ、６は１ページ分の印刷データをビットマップデー
タとして展開するためのビットマップメモリ、７はビッ
トマップデータを拡大処理しながらビデオ信号に変換す
る拡大Ｐ／Ｓ（パラレル−シリアル）変換回路、９は印
刷部、そして、１０は各装置構成要素を接続し、データ
バス、制御バス、アドレスバスから構成されるＣＰＵバ
スである。

【０００９】 図２は、拡大Ｐ／Ｓ変換回路７の詳細な
構成を示すブロック図である。図２において、１０１は
ＣＰＵ１から出力される拡大率の値をデータバス１１４
を経て受信し設定する拡大率レジスタであり、その出力
１１５は加算器１０２に入力される。なお本実施例のデ
ータバス１１４のデータ幅は４ビットで、拡大率レジス
タ１０１は４ビットレジスタであるとする。従って、最
大拡大率を１９３．７５％（即ち、約１．９４倍）とす
ると、拡大率レジスタ１０１にセットされるビットの組
み合わせによって１６段階（６．２５％間隔）の拡大率
をセットすることができる。 加算器１０２の出力デー
タ１１７は、レジスタ１０４においてキャリーＤ信号１
２１によってラッチされて、レジスタ１０３に格納され
る。さらに、このデータはクロック２より供給されるビ
デオクロック１１２によってラッチされ再び出力１１６
として加算器１０２に入力される。また、出力１１６は
ＣＰＵ１から制御バスを経て伝えられる命令であるクリ
ア信号１２６によって“０”クリアされる。

【００１０】加算器１０２は拡大率レジスタ１０１に設
定された値と、ビデオクロック１１２によってラッチさ
れたレジスタ１０３の値を加算して、その結果を出力１
１６に出力する。ここで、加算器の出力１１６のデータ
幅は４ビットであるとし、拡大率レジスタ１０１の値と
レジスタ１０３の値の加算結果が加算器１０２でオーバ
フローした場合には、キャリーＡ信号１１９を出力す
る。フリップフロップ１０５は、キャリーＡ信号１１９
を半クロック分遅延させて、キャリーＢ信号１２０とし
て出力する。また、ＡＮＤ回路１０７は、キャリーＢ信
号１２０のインバータ１０６からの出力とビデオクロッ
ク１１２の論理積をとり、これをキャリーＤ信号１２１
として出力する。

【００１１】１０８は４進カウンタであり、キャリーＤ
信号１２１を４回カウントすると、出力１２２にハイレ
ベル信号“Ｈ”を出力する。また、４進カウンタ１０８
はＣＰＵ１からの命令によるクリア信号１２６によって
“０”クリアされる。出力１２２はフリップフロップ１
０９においてビデオクロック１１２の立ち下がりでサン
プリングされ、キャリーＢ信号１２３として出力され
る。キャリーＢ信号１２３はＰ／Ｓ変換器１１０に入力
される他、次のデータの要求信号となる。Ｐ／Ｓ変換器
１１０にはビットマップ状のパラレルデータをリアルタ
イムに拡大しながらビデオ信号に変換する手段が設けら
れている。

【００１２】図３は図２に示したＰ／Ｓ（パラレル−シ
リアル）変換器１１０の詳細な構成を示すブロック図で
ある。

【００１３】図３において、セレクタ２０１は印加され
るキャリーＢ信号１２３とキャリーＣ信号１２０によっ
て、表１に示すように動作する。

【００１４】

【表１】 即ち、キャリーＢ信号１２３とキャリーＣ信号１２０の
値に従って（つまり、信号がハイレベル“Ｈ”である
か、ローレベル“Ｌ”であるか）、セレクタ２０１の３
つの入力（ａ，ｂ，ｃ）の内の１つをセレクタ出力（Ｏ
ＵＴ）として選択する。

【００１５】ここで選択された信号２０４は、フリップ
フロップ２０２において、ビデオクロック１１２によっ
てサンプリングされ出力される。図３に示されるよう
に、出力２０３は、次段のセレクタ２０１の入力ａに入
力されるのみならず、元のセレクタ２０１の入力ｃにも
フィードバック入力されるので、次のクロック時にキャ
リーＣ信号１２０がハイレベル“Ｈ”であるときは、再
びこの出力２０３が選択される。結局、同じデータが２
度続けて出力されることになり、データの拡大が行われ
たことになる。

【００１６】次に、拡大処理の１例として、１３７．５
％拡大時の処理動作について、図４に示すタイミングチ
ャートを参照して説明する。

【００１７】ＣＰＵ１はまずクリア信号１２６を出力し
てレジスタ１０３とカウンタ１０８の内容を“０”クリ
アする。また、ＣＰＵ１はフリップフロップ１０５に対
してリセット信号１２９を出力してキャリーＣ信号１２
０をローレベル“Ｌ”にし、さらにフリップフロップ１
０９に対してセット信号１２８を出力してキャリーＢ信
号１２３をハイレベル“Ｈ”にして、ビットマップメモ
リ６からのデータの転送要求を行う。次に、拡大率レジ
スタ１０１にデータバス１１４を通じて拡大率を設定す
る。尚、ここで設定するデータの形式は固定小数点の形
式であり、１３７．５％拡大の場合、このレジスタ１０
１は、図５に示すように設定される。

【００１８】図５は拡大率レジスタ１０１の構成を示す
図であり、図５の左がＭＳＢ（b3）で右側に順に、b2、b
1、ＬＳＢ（b0）となっている。従って、拡大率が１３
７．５％の場合、拡大率レジスタ１０１の値（b3、b2、b
1、b0 ）は（0、1、1、0)となる。なお、以下の説明でレジ
スタなどの値やレジスタどうしの演算などを表す場合に
２進法表現を用いるが、その場合には値の並びを（ ）
で表現して区別する。

【００１９】また、拡大回路７にビットマップメモリ６
から入力される画像データは４ビット単位でデータバス
１２４から入力され、図６に示すように最初の４ビット
のデータはＤ００、Ｄ０１、Ｄ０２、Ｄ０３、次の４ビ
ットのデータはＤ１０、Ｄ１１、Ｄ１２、Ｄ１３とす
る。

【００２０】さて、最初のビデオクロック１１２の立ち
上がり時（図４ののタイミング）は、キャリーＢ信号
１２３がハイレベル“Ｈ”なので、セレクタ２０１によ
ってビットマップメモリ６からのデータ（即ち、データ
バス１２４を経由して供給されセレクタ２０１の入力ｂ
に入力されるデータ）Ｄ０３〜Ｄ００が選択されてお
り、クロックの立ち上がりでデータＤ０３〜Ｄ００がそ
れぞれシフトし、ビデオ信号１２５にはデータＤ００が
出力される。このとき、加算器１０２において、拡大率
レジスタの値（０１１０）とレジスタ１０３の値（００
００）が加算されるが、（０１１０）＋（００００）＝
（０１１０）であるため、キャリーＡ信号１１９はロー
レベル“Ｌ”のままである。キャリーＡ信号１１９がロ
ーレベル“Ｌ”であるときは、ビデオクロック１１２が
そのまま４進カウンタ１０８に入力してカウントが行わ
れ、このカウント結果がＰ／Ｓ変換器１１０に入力され
る。さて、キャリーＢ信号１２３は半クロック分遅延し
てローレベル“Ｌ”となる。このため、キャリーＢ信号
１２３とキャリーＣ信号１２０とが共に、ローレベル
“Ｌ”となるため、セレクタ２０１は入力ａを選択する
ことになって、順次データが隣のフリップフロップ２０
２にシフトし、最終段のフリップフロップ２０２からビ
デオ信号１２５となって出力される。

【００２１】２番目のビデオクロックの立ち上がり時
（図４ののタイミング）は、データＤ０１が出力され
る。このとき、加算器１０２において、拡大率レジスタ
の値（０１１０）とレジスタ１０３の値（０１１０）が
加算されるが、（０１１０）＋（０１１０）＝（１１０
０）であるため、依然としてキャリーＡ信号１１９はロ
ーレベル“Ｌ”のままである。

【００２２】３番目のビデオクロックの立ち上がり（図
４ののタイミング）で、データＤ０２が出力される。
この時、加算器１０２の計算結果は（１１００）＋（０
１１０）＝（１００１０）となってオーバフローとな
り、キャリーＡ信号１１９がハイレベル“Ｈ”に変わ
り、ビデオクロック１１２の逆転した信号によって、半
クロック分遅延してキャリーＣ信号１２０がハイレベル
“Ｈ”となる。

【００２３】４番目のビデオクロックの立ち上がり時
（図４ののタイミング）、キャリーＣ信号１２０がハ
イレベル“Ｈ”であるので、セレクタ２０１によって再
び前のデータが選択されるので、データＤ０２が再び出
力される。この時、キャリーＤ信号１２１はローレベル
“Ｌ”のままであるので、４進カウンタ１０８はカウン
トされず、又レジスタ１０４の出力１１８も変化しな
い。さらに、このときの加算結果でキャリーＡ信号１１
９がローレベル“Ｌ”になり、半クロック遅れてキャリ
ーＣ信号１２０もローレベル“Ｌ”となり以後通常に戻
る。

【００２４】５番目のビデオクロックの立ち上がりで
（図４ののタイミング）、データＤ０３が出力され
る。この時点で、４進カウンタ１０８の値が“０”とな
り、出力１２２にハイレベル“Ｈ”が出力され、半クロ
ック遅れてキャリーＢ信号１２３がハイレベル“Ｈ”と
なって、ビットマップデータから次のデータを要求す
る。６番目のビデオクロックの立ち上がり時（図４の
のタイミング）、キャリーＢ信号１２３がハイレベル
“Ｈ”であるので、セレクタ２０１はデータバス１２４
を選択しているので、新しいデータ（Ｄ１３〜Ｄ１０）
がそれぞれシフトし、ビデオ信号１２５にはデータＤ１
０が出力される。

【００２５】 以下同様にして、図４のフローチャート
には示していないが、７番目のビデオクロックの立ち上
がり時にはデータＤ１１が、８番目のビデオクロックの
立ち上がり時にはデータＤ１１が、９番目のビデオクロ
ックの立ち上がり時にはデータＤ１２が、１０番目のビ
デオクロックの立ち上がり時には再びデータＤ１２が、
そして、１１番目のビデオクロックの立ち上がり時には
データＤ１３が出力される。このようにして、１１つの
ビデオクロックの時間間隔に、８つのデータ（Ｄ００〜
Ｄ０３、Ｄ１０〜Ｄ１３）が１１個のデータ（即ち、Ｄ
００、Ｄ０１、Ｄ０２、Ｄ０２、Ｄ０３、Ｄ１０、Ｄ１
１、Ｄ１１、Ｄ１２、Ｄ１２、Ｄ１３）として出力され
る。

【００２６】以上のような動作を繰り返していくと、８
つのデータ単位で１１個のデータに拡大出力されるの
で、１１／８、即ち、１３７．５％拡大処理が実現され
る。従って本実施例に従えば、ビットマップメモリの容
量を増加させることなく、Ｐ／Ｓ変換器１１０を４段の
セレクタとフリップフロップを用いて構成し、拡大回路
７を幾つかの４ビットレジスタ、加算器、フリップフロ
ップ、簡単な論理回路を用いて構成するだけで、１６段
階の拡大率に対応した出力画像の拡大処理を行うことが
できる。

【００２７】 なお本実施例では拡大率レジスタに４ビ
ットレジスタ（６．２５％間隔の拡大率）を用いて説明
したが、本発明はこれに限定されるものではない。例え
ば、４ビットレジスタ以外のレジスタ、例えば、８ビッ
トレジスタの場合には、約０．３９％間隔で拡大率の設
定が行うことができる。また、バス幅をＮビットとして
４進カウンタの代わりにＮ進カウンタを用いて対応する
こともできる。

【００２８】さらに、２００％以上の拡大率に対応させ
るためにビデオクロックを１／２分周したものを新たに
ビデオクロックとして使用しても良いし、１／Ｎ分周し
たもの用いることによって（１００×Ｎ）％以上の拡大
率に対応することが可能となる。

【００２９】尚、本発明は、複数の機器から構成される
システムに適用しても良いし、１つの機器から成る装置
に適用しても良い。また、本発明はシステム或は装置に
プログラムを供給することによって達成される場合にも
適用できることは言うまでもない。

【００３０】

【発明の効果】以上説明したように本発明によれば、設
定された拡大率に従っていくつかの画素データを連続し
て出力する拡大手段をパラレルシリアル手段によって構
成し、そのパラレルシリアル手段から出力するデータを
その拡大率に従って選択することで、ビットマップメモ
リ容量を増加させることなく、簡単な構成で様々な拡大
率に対応して拡大印刷を行うことができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の代表的な実施例である印刷装置の構成
を示すブロック図である。

【図２】図１に示す拡大回路７の詳細な構成を示すブロ
ック図である。

【図３】図２に示すＰ／Ｓ変換器１１０の詳細な構成を
示すブロック図である。

【図４】拡大率１３７．５％の場合の各制御信号のタイ
ミングチャートである。

【図５】拡大率レジスタの構成を表わす図である。

【図６】ビットマップメモリ６から転送されるデータを
示す図である。

【符号の説明】 １ ＣＰＵ ２ クロック ６ ビットマップメモリ ７ 拡大回路 ９ ＣＰＵバス １０１ 拡大率レジスタ １０２ 加算器 １０３ レジスタ １０４ レジスタ １０５ フリップフロップ １０８ カウンタ １０９ フリップフロップ １１０ Ｐ／Ｓ変換器 １２５ ビデオ信号 ２０１ セレクタ ２０２ フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/485 G09G 5/26

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ホストコンピュータからの画像データを
   受信してビット展開を行い、前記ビット展開された画像
   データを拡大して印刷する印刷装置であって、 ビットの組み合わせによって得られる複数の拡大率の中
   から所望の拡大率を設定する拡大率設定手段と、 前記設定された拡大率に従って、前記ビット展開された
   画像データを構成する複数の画素データの内、いくつか
   の画素データを連続して出力する拡大手段とを有し、 前記拡大手段は、複数画素の画素データを入力し、１画
   素ずつ画素データを出力するパラレルシリアル変換手段
   からなり、 前記パラレルシリアル変換手段は、 前記入力した複数画素の画素データを一時保持する記憶
   手段と、 前記記憶手段によって保持されている複数画素の画素デ
   ータの内、前記拡大率設定手段によって設定された拡大
   率に従って、出力するデータを選択する選択手段とを含
   む ことを特徴とする印刷装置。