JPS6158037B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置で文字パターンを拡大し
て表示するための装置に関する。特に漢字の表示
品位を高くするに適した装置に関する。

文字パターンを拡大して表示すると、文字を構
成する斜の線や角の部分のパターン上の欠点が目
立つようになる。第１図で文字「版」を例にして
説明すると、文字「版」のパターンは第１図ａに
示すものであり、これを拡大表示すると左下部の
乱れが目立つことになる。これを補償するため、
第１図ｂに示すように、いくつかのマス目のスミ
に二等辺三角形のパターンの補間を施す技術が知
られている。この方法によればある程度の補償を
することが可能ではあるが、拡大率が大きい場合
や高い品質を求める場合にはなお不十分である。
このために、第１図ｃに示すように二等辺三角形
に限らずに、直角三角形のパターンを補間するこ
とが考えられた。この方法は品位の高い補間を行
うことのできる優れた方法であるが、従来試みら
れたものはソフトウエアによる演算処理に頼るも
のである。このため、実用的な漢字表示速度に追
従してこのような補間を行うには、大規模かつ高
速度の演算処理を必要とすることになつて不適当
である。

本発明はこれを改良するもので、ハードウエア
を用いて高速かつ簡単に、品質の高い文字パター
ン補償を行うことのできる装置を提供することを
目的とする。

本発明は、文字パターンを発生する手段と、一
つの文字パターンの一部を記憶するとともにその
記憶内容の一部を順次取出せるように構成された
記憶手段と、この記憶手段から取出された記憶内
容の一部のうちの中央のドツトに対してそのドツ
トとその周囲のドツトとを参照して補間される部
分パターンの割当て方を判定するための複数のア
ドレス変換手段と、そのアドレス変換手段の出力
に結合された補間または補間拡大された情報を記
憶する部分パターンメモリと、その部分パターン
メモリの出力の論理和をとる手段とを備えたこと
を特徴とする。

また上記構成において、第２の発明として、ア
ドレス変換手段を１個とし、部分パターンメモリ
の出力を重ね合わせて入力することのできる蓄積
手段とを備え、前記一つの文字パターンの一部を
記憶する手段より送られたデータを前記アドレス
変換手段が、あらかじめ認定された補間あるいは
補間拡大するパターンであるか否かを順次判定す
るように制御され、該当のパターンであると判断
された場合には前記アドレス変換手段より該当の
パターンに対するアドレスを前記部分パターンメ
モリに送り、部分パターンメモリにおいて部分パ
ターンデータに変換し、該部分パターンメモリの
出力を前記蓄積手段に重ね入力を行い、さらに次
の該当パターンを求めて判定を続け、該当のもの
があれば再度前記処理を行うよう制御されること
を特徴とする。

また前記記載の発明において、アドレス変換回
路が、拡大する前のドツトパターンの少なくとも
２ドツトの領域にわたつて拡大された後に補間ド
ツトを入れたい場合にこの２ドツトの領域をそれ
ぞれのドツトの周囲のドツトを参照して互いに別
のアドレスを発生し得るように構成され、部分パ
ターンメモリが前記２ドツトの各領域に対する拡
大部分パターンを記憶できるように構成されたこ
とを特徴とする。

本発明では高品質の補間拡大を行うために、１
個の文字パターンの一部を記憶するために、ｎド
ツトライン分（ｎは５以上）のドツトパターンを
記憶することのできるシフトレジスタの形態の記
憶手段を備え、これに文字パターンを読出す。こ
のようなシフトレジスタ形態の記憶装置の一端か
ら、ｎビツトづつ計n²ビツトのデータを並列に読
出せるように構成し、この読出されたn²ビツトの
データをアドレス変換回路に導く。このアドレス
変換回路では、前記n²ビツトのデータをアドレス
と考え、これを複数個の補間図形の状態を表わす
ことのできるｎビツトのアドレスに変換する。こ
のｎビツトのアドレスを部分パターンメモリのア
ドレス入力に与えることによつて、拡大された部
分パターンに置きかえる。このような手順で１個
の文字の全てのビツトを拡大された部分パターン
で置換えれば、全体として拡大された品位の高い
文字が得られる。

本発明では文字補間用の部分パターンとして限
定された種類（例えば22種類）が用意される。実
際にはこれよりはるかに多くの種類が必要であ
る。このため、本発明の一つの方式では、アドレ
ス変換回路と部分パターンメモリとを複数個備
え、部分パターンメモリの出力の論理和をとつて
拡大された部分パターンを取出す方式とする（特
許請求の範囲１）。

また、第二の方式では、アドレス変換回路と部
分パターンメモリは１個づつとするが、部分パタ
ーンメモリの出力をオア回路とレジスタを用いて
重ね入れすることによつて、同じく部分パターン
の種類を減らすよう構成される（特許請求の範囲
２）。

さらに第三の方式として補間を高速に行うため
にアドレス変換回路と部分パターンメモリに工夫
を施し、１つの補間を２つの部分に分割して補間
の検出と補間を行うよう構成される（特許請求の
範囲３および４）。

次に本発明の実施例について図面を参照して説
明する。

第２図は文字パターンの一部から５×５個のド
ツトマトリクスを取出した場合に、各ビツトの呼
び名を定義するための図である。ドツトｍを、例
えば２倍であれば２×２＝４ドツトに拡大し、３
倍であれば３×３＝９ドツトに拡大する。ｍ以外
のａ〜ｙは参照ドツトとして、ｍに対してどのよ
うな補間をするかを決めるために用いられる。例
えばｍが黒であると、拡大したドツトマトリクス
もすべて黒であるが、ｍが白の場合でも拡大した
ドツトは周囲のドツトすなわちｍ以外のａ〜ｙを
参照することにより必ずしも白にならないことが
ある。

第３図はこのための補間図形を示す図である。
第３図は１文字のドツトマトリクスサイズが比較
的大きい32×32の場合の一例であり、これが小さ
い場合は若干の変更が必要である。第３図で黒丸
はそのドツトが黒であることを示し、白丸はその
ドツトが白であることを示す。黒丸でも白丸でも
ない部分は補間する周囲のデータとして参照しな
いドツトである。斜線の部分は希望する補間部分
を示す。第３図でＨ９〜Ｈ１６はこれまでの品質
の低い補間方式でも用いられたものであり、Ｈ１
〜Ｈ８は本発明による高品質の補間を行うために
追加された補間図形である。

第３図のＨ１に示す補間を行う場合を考える
と、Ｈ１の３１の部分と３２の部分を分割して取
出した図形がそれぞれ第４図に示すＳ２とＳ３で
ある。Ｓ２の補間を行う条件は第３図のＨ１と第
２図より、これはプール代数を用いて、 nsw と表わすことができる。ここに、積は論理積を、
一は否定を表わす。Ｓ３の補間を行う条件は、 rni と表わすことができる。以下同様にして第４図に
示すＳ２〜Ｓ１５（ただし数字は16進法）のよう
に表わすことができる。

Ｓ１２の場合の lh＋lh の＋記号は論理和を意味し、Ｈ９、Ｈ１０の場合
はいずれもＳ１２の補間を行うことを意味する。
Ｓ１については、第２図のｍが黒の場合は図のよ
うに全部黒とする。Ｓ１〜Ｓ１５の場合以外は白
を割当てる。

Ｓ２，Ｓ３を各倍数に補間あるいは補間拡大し
た場合のドツトのデザイン例を第５図に示す。他
の場合も同様にデザインすることができるが、同
様に理解することができるのでここでは省略す
る。５倍以上に拡大したい場合も同様にデザイン
することができる。

第６図は本発明の実施例装置のブロツク構成図
である。Ａ，Ｂ，Ｃ，Ｄ，Ｅはシフトレジスタで
あり各レジスタは信号線６１を通して、図外の文
字パターン発生部から信号が与えられ、５ドツト
ライン分のドツトパターンが読込まれる。拡大し
たいドツトラインのデータはレジスタＣに読込ま
れる。レジスタＡ，Ｂ，Ｄ，Ｅにはその周囲の参
照とされるデータが読込まれる。すなわち、レジ
スタＡにはレジスタＣに読込まれたデータより２
ドツトライン前のドツトパターンが読込まれ、レ
ジスタＢにはレジスタＣに読込まれたデータより
１ドツトライン前のドツトパターンが読込まれ
る。レジスタＤには１ドツトライン後のレジスタ
Ｅには、２ドツトライン後のドツトパターンがそ
れぞれ読込まれる。

一文字の先頭のドツトラインを拡大したい場合
には、そのドツトラインにより前のドツトライン
は存在しないので、これらを入れるべきレジスタ
には「０」を入れる。２番目あるいは最後から２
番目もしくは最後のドツトラインを拡大する場合
も同様である。また１ドツトラインの左端や右端
の場合も同様である。しかし、端部は必ずしも白
ではないので、文字パターンとして最初から周囲
の２ドツト分も含めて記憶するように構成してお
くことが好ましい。周囲２ドツト分の白データを
記憶できない場合には、制御回路により端の２ド
ツトが「０」であるデータを発生させるように構
成する。

第６図で各レジスタＡ〜Ｅの右の５ビツトは図
のようにワイヤド・ロジツクあるいはPROM等に
よつて構成されるアドレス変換回路ADC１，
ADC２，ADC３，ADC４に並列に接続される。
この出力はPROM等で構成される部分パターンメ
モリSP１，SP２，SP３，SP４にそれぞれ接続さ
れる。またこれらの部分パターンメモリには、文
字の拡大率を示すレジスタ（FSRG）と部分パタ
ーンの中で何列目かを示すカウンタ（SDC）と
が結ばれる。この「列」とは第５図の５倍の例を
取れば、１番左の列が１列目、次の列が２列目と
いう意味である。最大の拡大サイズが５倍の場合
は、部分パターンメモリは１語５ビツトのメモリ
として、出力線６２〜６５は各５本である。１列
分のパターンは１語としてこの部分パターンメモ
リに格納される。

出力線６２〜６５はオア回路６６に導かれて各
出力線の論理和がとられる。この出力６７はラン
ダムアクセスメモリRAMに導かれる。これは１
語５ビツトのメモリであり一時記憶用として用い
られる。このRAMのアドレスはカウンタCNTに
結ばれている。RAMの出力は表示用に供され、
プリンタやデイスプレイ等に導かれる。

前記レジスタＡ〜Ｅは１ドツトライン分の容量
を持つものと述べたが、実際には文字パターンを
拡大する都度に、文字パターン発生部より補充す
るよう構成すればそれより小さいものでもよい。

次にアドレス変換回路ADC１〜ADC４を４種
類必要とする理由を述べる。第１図の１の部分を
補間する場合を考えてみる。第７図にこの部分だ
けを取出して補間した図を示す。７１の部分は第
３図のＨ２とＨ３の補間を重ね合わせたものであ
る。仮りに、アドレス変換回路と部分パターンメ
モリが各１個の場合は、７１のような場合にはＨ
２またはＨ３のどちらか一方の補間のみを行うこ
とになり、他方はできないことになる。このよう
な見地から、第３図のＨ１〜Ｈ２０を見ると、補
間部分の三角形の直角の部分が、右下にあるか、
左下にあるか、左上にあるか、右上にあるかによ
つて４つのグループに分類できることがわかる。
例えば、三角形の直角が左下にあるものとして、
Ｈ３，Ｈ５，Ｈ１５，Ｈ１６が１つのグループで
ある。このグループの中で、Ｈ３とＨ５は同時に
現われることはない。しかしＨ３とＨ１５は同時
に現われることがある。すなわち、第４図の番号
ではＳ７とＳ１５が同時に現われることがある。
このように同一グループの中でも同時に現われる
可能性のある場合には、Ｓ７の方をＳ１５より優
先順位を高くとるよう、アドレス変換回路を構成
する。Ｈ５とＨ１６の場合も同様である。このよ
うに４つのグループに１個づつのアドレス変換回
路と部分パターンメモリを用意すれば、補間条件
が同時に発生しても十分対応できることになる。

次に第６図に基づいて補間拡大の一連の動作を
説明する。この装置は、マイクロプログラムによ
る制御回路あるいはハードウエアによる論理回路
等で制御されるがその制御回路は特に図示されて
いない。制御回路は文字コードデータと、何ドツ
トライン目かのデータを文字パターン発生部に与
えることにより、読出指示を与える。これによ
り、信号線１６を通して１ドツトライン分のデー
タと、このデータを読込むためのストロブパルス
が送られてくる。制御回路はこのストロブパルス
を読込ませたいレジスタに与える。このようにし
てレジスタＡには第２図のａ〜ｅ、レジスタＢに
はｆ〜ｊ、レジスタＣにはｋ〜ｏ、レジスタＤに
はｐ〜ｔ、レジスタＥにはｕ〜ｙに、それぞれ相
当するデータが読込まれる。

次にレジスタＡ〜Ｅの右の５ビツトのデータ
は、アドレス変換回路ADC１〜ADC４によつ
て、それぞれアドレス変換される。いま拡大した
い倍数が５倍であれば、レジスタFSRGの内容は
「011」（２進数で示す。）である。制御回路はその
データが部分パターンメモリの何列目のものかを
指示する。次いでカウンタSDCの内容を「０」
にする。部分パターンメモリSP１〜SP４は、こ
れらのデータで指定されたアドレスのデータを信
号線６２〜６５に出力する。これらのデータはオ
ア回路６６を介してランダムアクセスメモリ
RAMに導かれる。

制御回路はこのときカウンタCNTの内容を
「０」にイニシヤライズする。そしてランダムア
クセスメモリRAMに部分パターンの１列分のデ
ータを並列に記憶させる。これが終るとカウンタ
CNTの内容を＋１し、さらにカウンタSDCの内
容も＋１する。またランダムアクセスメモリ
RAMに部分パターンの出力を記憶させる。

このような動作を５回繰り返して、制御回路は
シフトレジスタＡ〜Ｅを右方向に１ビツトシフト
させる。また、カウンタSDCの内容も「０」に
イニシヤライズする。

次に前と同様に、カウンタSDCの内容を＋１
する動作、カウンタCNTの内容を＋１する動
作、およびランダムアクセスメモリRAMに記憶
させる動作を５回繰り返す。これが終るとシフト
レジスタＡ〜Ｅを右方向に１ビツトシフトさせる
動作にもどる。

このようにして１ドツトライン分の処理が終る
と、ランダムアクセスメモリRAMには、もとレ
ジスタＣに記憶されていた１ドツトライン分のド
ツトパターンが５倍に拡大されて蓄積されること
になる。次に制御回路はカウンタCNTをイニシ
ヤライズして、プリンタ等にこの蓄積されたデー
タを送り出す。このようにして高速に品質の高い
補間を行うことができる。

次に本発明の第２の実施例について述べる。第
８図は本発明の第２実施例ブロツク構成図を示
す。この例では、アドレス変換回路ADCと部分
パターンメモリSPは１個である。信号線６１、
レジスタFSRG、ランダムアクセスメモリ
RAM、カウンタCNTの動作および機能は第６図
の場合と同様である。また第６図の例にあつたオ
ア回路６６とカウンタBDCはない。第８図の例
では部分パターンメモリSPの出力とバツフアレ
ジスタ８３の出力の論理和をとるオア回路がこの
代りに用いられる。

シフトレジスタＡ〜Ｅに文字パターンが読込ま
れ、次にアドレス変換回路ADCによりアドレス
変換が行われるが、この場合のアドレス変換回路
ADCには新しく制御信号線８４が設けられてい
る。これは第４図におけるＳ０〜Ｓ１５をＳ１よ
り順番に捜すために用いられる。すなわち、レジ
スタＡ〜Ｅより与えられたデータがＳ１に該当す
るか否かをアドレス変換回路ADCが判断するよ
う指示する。該当すれば、信号線８５によつて制
御回路に知らされる。アドレス変換回路ADCは
出力線８６にＳ１に対するアドレスを出力する。

前と同様に５倍に拡大する例で説明すると、制
御回路はカウンタFSRGを「011」に設定する。
次いで制御回路はバツフアレジスタ８３の内容を
クリヤし、部分パターンメモリSPはアドレス変
換回路ADC、カウンタFSRGの出力に従つてデー
タを出力する。これはオア回路８２によつてバツ
フアレジスタ８３の出力とオアされて、バツフア
レジスタ８３に記憶される。次に制御回路はこれ
がＳ２に該当するか否かを判断するよう指示す
る。該当しなければ、信号線８５によつて制御回
路に知らされるので、制御回路は次のＳ３を調べ
るよう指示する。このようにして順次該当を調べ
るよう指示を続ける。

いまSAで該当するものが見つかるとすると、
信号線８６にそのアドレスを出力し、部分パター
ンメモリSPで部分パターンに変換され、バツフ
アレジスタ８３にＳ１のときに記憶されたデータ
と重ね合わされて記憶される。

この第８図の例ではカウンタSDCがない。し
かしＳ１〜Ｓ１５のように部分パターンの該当を
調べるためにその分だけ処理速度が遅くなるの
で、これを高速化するために、部分パターンメモ
リSPが５倍の場合に、５×５のドツトマトリク
ス分のドツトパターン25ビツトが一度に出力さ
れ、オア回路８２、バツフアレジスタ８３も25ビ
ツト同時に処理することができるように大きくと
られたので、カウンタSDCは不要になつた。

さらにバツフアレジスタ８３のデータをランダ
ムアクセスメモリRAMに転送し、シフトレジス
タＡ〜Ｅを右に１ビツトシフトして前と同様に拡
大パターンをランダムアクセスメモリRAMに取
出す。このような動作を１ドツトライン分づつ繰
返した後、ランダムアクセスメモリRAMのデー
タを図外のプリンタに送る。このようにして、補
間処理を高速に行うことができる。

次に別の方式（前記第三の方式）として、拡大
する前の複数のドツト領域にわたつて補間ドツト
を入れたい場合の方式であつて、この複数ドツト
の領域をそれぞれのドツトの周囲のドツトを参照
して、互いに別のアドレスを発生し得るアドレス
変換回路と、そのアドレス変換回路に接続され、
前記複数のドツトの各領域に対応する拡大部分パ
ターンを記憶する部分パターンメモリとを備えた
方式（特許請求の範囲第３項および４項記載）に
ついて説明する。

この方式は第６図で、アドレス変換回路ADC
１〜ADC４、あるいは第８図のアドレス変換回
路ADCの構成と、第６図の部分パターンメモリ
SP１〜SP４、あるいは第８図の部分パターンメ
モリSPの記憶方法を変更することにより実現す
ることができる。これまでの技術でも、第３図に
示すＨ９〜Ｈ１６のような補間を行うことはでき
たが、同図Ｈ１〜Ｈ８に示すように、補間前の状
態で２ドツトの領域にまたがる部分を補間するこ
とはできなかつた。

本方式では、これを１つの補間を２個の領域に
分割することにより、２ドツトの領域にわたる補
間を実現している。

さらに本方式を詳しく説明するため、第３図Ｈ
１の補間を行う場合について説明する。同図Ｈ１
の補間部分は３１の部分と３２の部分に分割して
考えることができる。ここで第２図はレジスタＡ
〜Ｅの右端５ビツトに名前を付けたものである
が、Ｈ１を構成する３×３個のドツトマトリクス
のうち、部分３１が第２図のｍの上に来るように
重ねると、ｎ、ｓ、ｗには黒点が、ｖには白点が
それぞれ重なる。すなわち、３１の部分の小さい
三角形の補間を行うのは、ｎ、ｓ、ｗが黒点でｖ
が白点のときである。ｍは白点であることも考慮
して、これをプール代数で示すと、 nsw となる。ここではｖの否定であり、積は論理積
を示す。同様にして３２の部分をｍに重ねたとき
の補間条件は nri である。

このように、第３図のＨ１に示す部分３１と３
２は第２図の上で、上下方向にシフトしたものと
考え、アドレス変換手段がＨ１の３１，３２に対
して別のアドレスを出力するように構成し、この
各アドレスに対し部分パターンメモリの内容も、
第４図にＳ２，Ｓ３で示すように別々のものを用
意しておけば、特に複雑なハードウエアを設ける
ことなく補間拡大が可能となる。

同様にして３ドツト以上の領域にまたがる補間
拡大も実現することができる。

以上拡大する場合の補間について述べたが、本
方式は拡大しない場合、すなわち拡大率が１でそ
の文字の品質を高める場合にも応用することがで
きる。この場合には部分パターンメモリが１ドツ
ト分の信号を出力するようにし、第４図のＳ１，
Ｓ３，Ｓ４，Ｓ７，Ｓ８，SB，SD，SF，Ｓ１
１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５の部分パタ
ーンを検出した場合には、部分パターンメモリよ
り黒ドツトを出力するようにしておくことによ
り、拡大率が１である場合の補間方式を構成する
ことができる。

本発明は以上説明したように、高度の補間を簡
単にかつ高速に処理することのできる優れた方式
が得られる。

【図面の簡単な説明】

第１図は本発明で行う補間部分を示す図。第２
図は補間拡大するビツトの周囲のビツトに付けた
名前を示す図。第３図は希望する補間部分を示す
図。第４図は第３図の補間を示す部分の形状とそ
の発生条件を示すブール代数式を示す図。第５図
は第４図のＳ２，Ｓ３の場合の補間条件に対して
置換える拡大部分パターンのデザイン例。第６図
は本発明第一実施例を示すブロツク構成図。第７
図は第３図の補間を組合わせて作る補間例を示す
図。第８図は本発明第二実施例を示すブロツク構
成図。

Claims (1)

1. 【特許請求の範囲】 １ 文字パターンを発生する手段と、一つの文字
   パターンの一部を記憶するとともにその記憶内容
   の一部を順次取出せる構成の記憶手段と、この記
   憶手段から取出された記憶内容の一部のうちの中
   央のドツトに対してそのドツトとその周囲のドツ
   トとを参照して補間される部分パターンの割当て
   方を判定するための複数のアドレス変換手段と、
   そのアドレス変換手段の出力に１対１に結合され
   た補間または補間拡大された情報を記憶する複数
   の部分パターンメモリと、その複数の部分パター
   ンメモリの出力の論理和をとる手段とを備えた文
   字パターン補間方式。 ２ アドレス変換回路が、拡大する前のドツトパ
   ターンの少なくとも２ドツトの領域にわたつて拡
   大された後に補間ドツトを入れたい場合にこの２
   ドツトの領域をそれぞれのドツトの周囲のドツト
   を参照して互いに別のアドレスを発生し得る構成
   であり、部分パターンメモリが前記２ドツトの各
   領域に対する拡大部分パターンを記憶できる構成
   である特許請求の範囲第１項に記載の文字パター
   ン補間方式。 ３ 文字パターンを発生する手段と、一つの文字
   パターンの一部を記憶するとともにその記憶内容
   の一部を順次取出せる構成の記憶手段と、この記
   憶手段から取出された記憶内容の一部のうちの中
   央のドツトに対してそのドツトとその周囲のドツ
   トとを参照して補間される部分パターンの割当て
   方を判定するためのアドレス変換手段と、そのア
   ドレス変換手段の出力に結合された補間または補
   間拡大された情報を記憶する部分パターンメモリ
   と、その部分パターンメモリの出力を重ね合わせ
   て入力することのできる蓄積手段とを備えた文字
   パターン補間方式。 ４ アドレス変換回路が、拡大する前のドツトパ
   ターンの少なくとも２ドツトの領域にわたつて拡
   大された後に補間ドツトを入れたい場合にこの２
   ドツトの領域をそれぞれのドツトの周囲のドツト
   を参照して互いに別のアドレスを発生し得る構成
   であり、部分パターンメモリが前記２ドツトの各
   領域に対する拡大部分パターンを記憶できる構成
   である特許請求の範囲第３項に記載の文字パター
   ン補間方式。