JPH079572B2

JPH079572B2 - パタ−ンデ−タの縦横変換装置

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Publication number: JPH079572B2
Application number: JP61244108A
Authority: JP
Inventors: 良一平田; 安則中村; 秀世田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-16
Filing date: 1986-10-16
Publication date: 1995-02-01
Anticipated expiration: 2010-02-01
Also published as: JPS6398694A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、パターンデータの縦横変換装置に係り、特に
パターンデータを高速に縦横変換するのに好適なパター
ンデータの縦横変換装置に関する。

［従来の技術］ライン型のサーマルプリンタに対して、第５図（ａ）に
示す様なパターンデータを出力する場合、印字素子が印
字紙面に対し横方向に１列に配列されていることから、
第５図（ｃ）に示す様な転送順序（第５図（ｃ）におい
て（）内の数字が転送順序を示している）で転送する
必要がある。そのためには、第５図（ａ）に示すパター
ンデータを縦横変換する必要がある。

また、シリアルドットマトリクス方式のドットプリンタ
に出力するに際しては、印字素子が印字紙面に対し縦方
向に配列されていることから、第５図（ｂ）に示す様
に、第５図（ａ）に示すデータを縦横変換することな
く、印字素子に転送する必要がある。

従って、プリンタの上位装置としては、第５図（ａ），
（ｂ）のいずれの方式においても、パターンデータの出
力が可能となる様に、パターンデータの縦横変換回路を
備えることが望ましい。尚、パターンデータの縦横変換
回路を備えることなく、パターンデータを縦方向の順に
記憶するメモリと横方向の順で記憶するメモリとを併置
することも考えられるが、コストが倍化して好ましくな
い。

上記した事情によりパターンデータの縦横変換回路が必
要となるが、パターンデータの縦横変換方式について
は、従来では、特開昭55−10647号公報に記載された発
明が知られている。この方式は、ｋ×ｌビットからなる
２次元のパターンデータをその縦方向、あるいは横方向
に一定の順序で一次元的にパターンメモリに記憶し、ｎ
×ｍビット（ｎ、ｍはｋ、ｌより小さい）のデータを記
憶できる変換記憶部（ｎ段のシフトレジスタ）に上記パ
ターンメモリをｎ回アクセスして記憶させ、次に、この
変換記憶部よりｎビット並列にデータを取り出すことに
より、縦横変換を行うというものである。

［発明が解決しようとする問題点］前記した従来技術においては、ｋ×ｌビットのパターン
データを縦横変換する際に、パターンメモリより読出し
たデータを変換記憶部へ記憶させる処理と、変換記憶部
よりの読出し処理が必要である。この場合、ｋ×ｌビッ
トサイズのパターンデータを、ｎ×ｍビット（ｎ、ｍは
ｋ、ｌより小さい）の変換記憶部を用いて縦横変換し、
ｋビットないしｌビットを連続的に取り出すためには、
変換記憶部で縦横変換されたｎ×ｍビットのパターンデ
ータを再びメモリ（ｌ×ｋビット）に記憶し、メモリ上
で再整列させることが必要になる。

本発明は、上記した従来技術の問題点に鑑みなされたも
ので、変換記憶部を必要とせず、縦方向あるいは、横方
向に記憶されているパターンデータを１回のアクセス
で、横方向あるいは縦方向に読出すことができる高速な
縦横変換を可能とするパターンデータの縦横変換装置を
提供することを目的としている。

［問題点を解決するための手段］本発明のパターンデータの縦横変換装置は、パターンデ
ータの１ブロックが連続するｎビットのパターンデータ
から構成され、第１ブロックから第ｎブロックが１サイ
クルのパターンデータとして入力され、入力された第ｉ
ブロック（ｉ＝１〜ｎ）のパターンデータをビット数
（ｉ−１）だけシフトして出力する第１のシフト手段
と、第１のシフト手段から出力される１ブロックのパタ
ーンデータを所定のアドレスに格納するパターンデータ
格納手段と、パターンデータ格納手段から読出され、新
たに形成された第ｉのブロック内のパターンデータを第
１のシフト手段のシフト方向と逆方向にビット数（ｉ−
１）だけシフトする第２のシフト手段と、パターンデー
タ格納手段に書込／読出アドレス信号を出力するアドレ
ス信号生成手段とを備えて構成されるものであり、次の
特徴を有している。

すなわち、上記パターンデータ格納手段は、アクセス単
位が１ビット単位で形成されている第１のメモリ素子か
ら第ｎのメモリ素子によって構成され、上記アドレス信
号生成手段は、パターンデータの縦横変換を行なうか否
かを示す縦横変換制御信号とパターンデータ格納手段の
書込み／読出しを制御する書込／読出制御信号とを受
け、パターンデータの縦横変換を行う場合に限って書込
／読出制御信号を出力するゲート回路と、上記ゲート回
路から出力される書込／読出制御信号を受け、書込アド
レス信号と読出アドレス信号のうちいずれか一方を選択
出力するマルチプレクサと、パターンデータ格納手段の
第１から第ｎのメモリ素子毎に設けられ、第ｉのメモリ
素子（ｉ＝１〜ｎ）に関し、上記マルチプレクサから出
力される書込アドレス信号の下位数ビットが示す数（こ
の数は、上記ブロックの番号（１〜ｎ）を示す）に数
（ｉ−１）を加算して、第ｉのメモリ素子に書込アドレ
ス信号の下位数ビットとして出力する加算器とから構成
され、上記第１のシフト手段は、連続する第１ブロック
から第ｎブロックの各パターンデータが入力される毎
に、上記マルチプレクサから出力される書込アドレス信
号の下位数ビットを受け、該下位数ビットの示す数に基
づいて入力されたパターンデータをビット数（ｉ−１）
だけ第１の方向にシフトするシフトROMから構成され、
上記第２のシフト手段は、パターンデータ格納手段を構
成する第１のメモリ素子から第ｎのメモリ素子の同一ア
ドレスから同時に読み出されるパターンデータを順次受
け、同時に読み出された第１ビットから第ｎビットの各
パターンデータのうち、第２ビットから第ｎビットの各
データについてビットの入れ替え（第２ビットを第ｎビ
ットへ、第３ビットを第（ｎ−１）ビットへ、第４ビッ
トを第（ｎ−２）ビットへ、以下同様）を行って新たな
ブロックを順次形成すると共に、上記マルチプレクサか
ら出力される読出アドレス信号の下位数ビットの示す数
（この数は、新たに形成されたブロックのブロック番号
（１〜ｎ）を示す）に基づいて、パターンデータをビッ
ト数（ｉ−１）だけ上記第１の方向と逆方向にシフトす
るシフトROMから構成されていることを特徴とする。

［作用］本発明によれば、パターンデータ中の縦方向および横方
向に連続するビットが同一メモリ素子中に属さないよう
に格納することにより、高速の縦横変換を達成してい
る。

上記の如く、パターンデータを格納するための技術手段
としては、アクセス単位が１ビットの構成のメモリ素子
を、パターンデータのうち並列にアクセスするビット数
と同数だけ設け、パターンデータ格納手段とすることに
より、例えば縦方向に連続したビットを並列に、各々の
メモリ素子に格納すれば、縦方向に連続したビットが同
一のメモリ素子に属することはない。

さらに、この場合、横方向に連続したビットが同一のメ
モリ素子に属さないようにする必要があるため、縦方向
の連続したビットに、横方向のビットの位置に従って第
１のシフト手段によりシフト処理を施こし、その後にパ
ターンデータ格納手段（各メモリ素子）に格納する。こ
の状態では、横方向に連続するビットは、各メモリ素子
間で異なったアドレスに格納されるが、横方向に連続し
たビットが全て、各メモリ素子間で同一のアドレスで読
出されるようにするには、縦方向に連続したビットを各
メモリ素子に格納する際に、アドレス信号生成手段に設
けた各メモリ素子対応の加算器を用いて、横方向に連続
したビットが各メモリ素子間で同一アドレスとなる様に
補正したアドレスが与えられるようにする。

これにより、各メモリ素子の同一のアドレスには、横方
向の連続したビットが格納されるが、そのビット配列
は、元のパターンデータの横方向に連続したビットの順
序とは異なる。従って、読出しに際しては各メモリ素子
から読出したデータのビットを並びかえる第２のシフト
手段を用いて、元のパターンデータの横方向に連続した
ビットに並びかえを行なう。

以上のように、パターンデータのうち、縦方向、横方向
のいずれか一方の方向に連続したビットを並列に記憶さ
せておけば、他方の方向に連続したビットとして並列に
読出すことが可能になる。

特に、本発明では、パターンデータをシフトする第１及
び第２のシフト手段として、シフトROMを用いたため、
シフトレジスタを用いた場合に必要となるクロック制御
が不要になり、即時にパターンデータをシフトすること
ができる。また、即時にパターンデータをシフトするこ
とができるため、パターンデータ格納手段をCPUに容易
に直結できる。また、アドレス信号生成手段として、マ
ルチプレクサや加算器を用いたため、即時にアドレス信
号を生成でき、パターンデータ格納手段を構成する第１
のメモリ素子から第ｎのメモリ素子をCPUに直結するの
を容易にしている。

［実施例］以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。

第１図は本発明の一実施例を示すブロック図である。同
図において、右シフトROM1は、８ビットのパターンデー
タ21がアドレス信号として入力されると、それとは別に
アドレス信号として入力されるビットのデータ27が示す
値だけ、上記パターンデータ21をアドレス線2⁷から2⁰の
方向に右シフトした８ビットのデータ44〜51を出力する
ものである。上記の機能を持たせるため、右シフトROM1
の各アドレスには、アドレスビット2⁷〜2⁰に入力される
パターンデータ21をアドレスビット2⁸〜2¹⁰に入力され
るデータ27の示す値だけ右シフトした値が、あらかじめ
書き込まれている。右シフトROM1の動作例をあげると、
８ビットのパターンデータ21として、B₇,B₆,B₅,B₄,B₃,B
₂,B₁,B₀（ビットの重みは左からアドレスビット2⁷から2
⁰の順）が入力され、シフトビット数を決定する３ビッ
トのデータ27が値２をもって右シフトROM1のアドレスビ
ット2⁸〜2¹⁰に入力された場合には、右シフトROM1からB
₁,B₀,B₇,B₆,B₅,B₄,B₃,B₂（左からアドレス2⁷から2⁰の
順）がデータ44〜51として出力される。

左シフトROM2は、右シフトROM1とは逆に８ビットの入力
データを2⁰から2⁷の方向に左シフトして出力することを
主な働きとするものである。左シフトROM2によるデータ
のシフト方法は前述の右シフトROM1のそれと同様である
が、左シフトROM2ではさらに次のような機能が付加され
ている。

左シフトROM2のアドレス入力には、アドレスビット2⁰〜
2⁷に８ビットの入力データ52〜59が、アドレスビット2⁸
〜2¹⁰には左シフトビット数を表す３ビットデータ27
が、さらに上位のアドレスビット2¹¹には本体シフトROM
2の二通りの動作を指示する制御信号61がそれぞれ入力
される。制御信号61が“Low"レベルである時には、左シ
フトROM2は、単に、シフトビット数だけ入力データ52〜
59を左シフトする働きをする。一方、制御信号61が“Hi
gh"レベル時には、左シフトROM2は、８ビットの入力デ
ータ52〜59のうちアドレスビット2¹〜2⁷（データ58〜5
2）の重みを反転させ、同時にシフトビット数だけ前記
反転データを左シフトする働きをする。この時のビット
の重みの反転操作の例をあげると、B₇,B₆,B₅,B₄,B₃,B₂,
B₁,B₀（ビットの重みは左からアドレスビット2⁷から2⁰
の順）のような８ビットデータを、B₁,B₂,B₃,B₄,B₅,B₆,
B₇,B₀（左からアドレスビット2⁷から2⁰の順）のように
ビット並びかえを行うものである。

以上の事をふまえて、左シフトROM2の各アドレスにも、
あらかじめ、右シフトROM1の説明で述べた処理が行なえ
る様に、データを書きこんでおく。

マルチプレクサ（以下MPXと称する）３は、RAM13〜20の
データ書き込み時とデータ読み出し時とで、RAM13〜20
に対するアドレス信号を切り換えるものである。MPX3が
選択するアドレス信号は、データ書込アドレス信号23と
データ読出アドレス信号24であり、それぞれ、RAM13〜2
0へのデータ書込時、RAM13〜20からのデータ読出時に、
MPX3によりメモリアドレス信号25として選択される。

なお、本MPX3の切換制御は、後述のフリップフロップ４
から出力される制御信号61と、RAM13〜20のデータ書込
時にだけ“High"レベルになる制御信号（図示してない
外部からの制御信号）62とで行われる。制御信号61,62
はアンドゲート64に入力され、アンドゲート64から制御
信号63が出力される。制御信号63は、制御信号61が“Hi
gh"レベル時には、制御信号62により決定され、MPX3は
アドレス切換動作を行い、制御信号61が“Low"レベル時
には、制御信号63は常に“Low"レベルとなり、本MPX3は
常に読出時のアドレス信号24を選択する。

フリップフロップ４は、図示されていないCPUにより制
御され、上記した制御信号61を出力する。

加算器５〜12は、前記した３ビットのデータ27に所定数
を加算して、図示する様にRAM14〜19のアドレス信号36
〜43を形成するものである。図示する様に、加算器５は
データ27に０を加え、加算器６はデータ27に１を加え、
以下同様に加算器７〜12において、それぞれ2,3,4,5,6,
7がデータ27に加えられる。被加算値となる３ビットの
データ27については後に詳しく述べる。

なお、加算器５〜12は、MPX3の説明で述べた制御信号63
により動作を制御される。フリップフロップ４の制御信
号61が“High"レベル時であって、縦横変換メモリのデ
ータ書込動作中には、加算器５〜12は加算をそれぞれ行
い、データ読出動作中には、加算を行わない。また、フ
リップフロップ４の制御信号61が“Low"レベル時には、
常に加算器５〜12は加算を行わない。

RAM13〜20は、ビット単位でアクセス可能なメモリであ
り、RAM13〜20全体で８ビットのデータのアクセスを行
う。それぞれのRAM14〜20の入出力ビットのビットの重
みは、RAM13のそれがビット2⁰、RAM14のそれがビット
2¹、以下同様にRAM15〜20がそれぞれビット2⁰〜2⁷とな
っている。

RAM13〜20に入力されるアドレス信号は、MPX3の説明で
述べたように、データ書込時のアドレス信号23とデータ
読出時のアドレス信号24のいずれかのアドレス信号のう
ちの３ビットのデータ27に、加算器５〜12を用いて所定
数（０〜７）を加算したものである。メモリアドレスの
詳細は後で述べる。

RAM13〜20の入力データは、右シフトROM1の出力データ4
4〜51であり、RAM13〜20の出力データ52〜59は左シフト
ROM2の下位アドレスに入力される。

次に、本実施例の動作について述べる。例えば、第５図
（ｂ）に示すようなパターンデータ65を第５図（ｃ）に
示すようなパターンデータ66に縦横変換する場合、パタ
ーンデータ65は、縦方向１バイト、横方向2048ドットの
構成であり、図中の（）内の数字の順に第１図に示す
右シフトROM1に１バイトずつ転送される。

縦横変換を行う時には、フリップフロップ４をセット
（制御信号61は“High"レベル）しておく。

パターンデータ65が第１図に示す回路に転送される時、
即ち、RAM14〜20の書込動作時には、第１図中の制御信
号62は“High"レベルであり、ゲート64を介してMPX3
は、データ書込時のアドレス信号23を選択し、アドレス
信号25として出力する。

この時、アドレス信号23は、アドレス信号24の下位３ビ
ット2⁰〜2²と上位ビット2²〜2¹⁰とを、交換した信号で
ある。

さらに、アドレス信号24は、RAM13〜20に対しての任意
の先頭アドレスにパターンデータ65の転送順序を示す値
を加えたアドレス信号であり、言いかえれば、アドレス
信号24は、初期アドレスからパターンデータ65の１バイ
トの転送ごとに＋１更新されるものである。

アドレス信号25のうちビット2⁸〜2¹⁰の３ビットから構
成されるデータ27は、RAM14〜20の書込動作時には、前
述のアドレス信号24の下位３ビット（2⁰〜2²）に相当
し、これは、パターンデータ65の転送順序を８進値で示
すものである。

上記３ビットのデータ27は、右シフトROM1のアドレスビ
ット2⁸〜2¹⁰に入力される。同時に、加算器５〜12に入
力され、それぞれ＋０〜＋７され、加算器５〜12の３ビ
ット出力36〜43としてRAM13〜20のアドレスビット2⁸〜2
¹⁰に入力される。

第１図の右シフトROM1に入力されたパターンデータ65の
うち、８ビットのパターンデータ21は、前述の３ビット
のデータ27の示す値だけ右シフトされ、各RAM13〜20の
アドレス信号26（ビット2⁰〜2⁷）と、加算器５〜12の各
出力であるアドレス信号36〜43（ビット2⁸〜2¹⁰）の示
すアドレスにそれぞれ書き込まれる。

第２図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、第
１図に示す実施例の動作の一例を示す図である。第２図
（ａ）は、第５図（ｂ）に示したパターンデータ65を転
送順に８バイト毎に区切ったうちの一つ（ｐ番目）を示
し、図中Ａ〜Ｈは順にビット2⁰〜2⁷を表わし、数字０〜
７は前述の３ビットのデータ27の値を示す。

第２図（ｂ）は、第２図（ａ）に示すデータを右シフト
ROM1に入力して、得られる出力データ44〜51を示し、３
ビットのデータ27（第２図（ａ）に示す転送方向）の値
だけ、右シフトしたデータである。

第２図（ｃ）は、第２図（ｂ）に示すデータをRAM13〜2
0に書込んだ時のメモリ内のビット位置を示す。第４図
（ｃ）において、メモリアドレス０〜７は、ここでは、
RAM13〜20のアドレスビット2⁸〜2¹⁰の値に相当するもの
である。即ち、加算器５〜12の出力36〜43に相当する。

RAM13〜20の実際のアドレスは、第２図（ｃ）のメモリ
アドレス０〜７に対して、０×2⁸＋ｐ、１×2⁸＋ｐ、…
７×2⁸＋ｐで表される。図中のメモリ素子NO.1〜７は、
RAM13〜20に相当する。

このように、第２図（ｂ）に示すようなデータは、転送
方向（３ビットのデータ27）と、１バイト中のビット位
置による加算器５〜12の加数＋０〜＋７との和で示され
るアドレスに書き込まれる。

パターンデータ65をRAM13〜20に格納し終えた後、RAM13
〜20からデータを読み出す動作になると、第１図中の信
号62は“Low"レベルとなり、制御信号63を“Low"レベル
にする。これにより、MPX3は、アドレス信号25としてア
ドレス信号24を選択する。

この時のアドレス信号24は、単に、RAM13〜20の先頭読
出アドレスから、１バイトのデータの読出ごとに＋１更
新するものである。

前に述べたように、縦横変換メモリの読出時は、制御信
号63により加算器５〜12は、加算を行わない。これによ
り、３ビットのデータ27は、そのままRAM13〜20のアド
レスに入力され、結果的には、メモリアドレス25がRAM1
3〜20の全てに入力されることとなり、RAM13〜20は全て
同じアドレスで読出される。

RAM13〜20から出力された８ビットのデータ52〜59は、
左シフトROM2のアドレスビット2⁰〜2⁷に入力される。

前述のように、パターンデータの縦横変換時には、左シ
フトROM2は、８ビットの入力データ52〜59のビットの並
びかえ（ビット2¹〜2⁷のビットの重みを反転する）と、
左シフトROM2のアドレス2⁸〜2¹⁰ビットの入力値（３ビ
ットのデータ27の示す値）だけビットの左シフトを行
い、８ビットのデータ22を出力する。具体的には、第２
図（ｃ）に示す様にRAM13〜20に格納されている８ビッ
トのデータは、RAM13〜20から読出され、左シフトROM2
により第２図（ｄ）に示すようにビットが並びかえら
れ、さらに図中の転送順序を示す数字の値だけ第２図
（ｅ）に示すように左シフトされる。

ただし、第２図（ｃ）中のメモリアドレス０〜７の実際
の値は、前述のように０×256＋ｐ〜７×256×ｐであ
り、第２図（ｄ），（ｅ）中の転送順序０〜７の実際の
値も０×256＋ｐ〜７×256＋ｐである。

また、第２図（ａ），（ｂ），（ｄ），（ｅ）中の転送
順序を示す値は、３ビットのデータ27の示す値であり、
３ビットアドレスデータ27は、読出時のアドレス信号24
のビット2⁸〜2¹⁰に相当する。

以上に説明した様に、第１図に示す実施例において、第
５図（ｂ）に示すパターンデータ65を順次取り込み、RA
M13〜20からデータを読出すと、第５図（ｃ）に示す様
に、縦横変換されたパターンデータが得られる。

尚、第５図（ｂ），（ｃ）においては、８ドット×2048
ドットのパターンデータの縦横変換を例としたが、本発
明はこれに限定されるものではなく、任意のサイズのパ
ターンデータの縦横変換も第１図に示すMPX3の変更だけ
で行うことができる。例えば、第３図（ａ），（ｂ）に
示すようなパターンデータの縦横変換を行う場合には、
MPX3は、データ書込時には、MPX3の入力データのビット
2⁸〜2¹をビット2¹¹〜2¹²に、ビット2²〜2⁴をビット2⁸〜
2¹⁰に、ビット2⁵〜2¹²をビット2⁰〜2⁷ビットに並びかえ
て出力するものとすれば良い。第４図（ａ），（ｂ）
は、上記の場合のアドレスビットの並び換えを示す図で
あり、第４図（ａ）はアドレス信号24を示し、第４図
（ｂ）はアドレス信号25（MPX3の出力）を示している。
即ち、第３図（ａ），（ｂ）に示す縦横変換は、第３図
（ａ）に示すパターンデータを縦方向に１バイトの４つ
のパターンデータに分け、それぞれ４分割されたメモリ
空間上で、第２図（ａ）〜（ｅ）のパターンデータの縦
横変換時と同様な処理を行うようにすれば良い。

パターンデータの横サイズは、第４図（ａ）中の横方向
バイト数を示すビットの値で決定され、その設定値以下
の横サイズのパターンデータの縦横変換を行うことがで
きる。

このように、本実施例では、入力アドレスの設定によ
り、任意のサイズのパターンデータの縦横変換を行うこ
とができる。

本実施例では、縦横変換メモリの構成要素として、RO
M、MPX、加算器などを用いたが、それぞれの構成要素と
しての機能ががみたされるならば、これに限られるもの
ではない。

また、データのアクセスの単位として８ビットのデータ
の縦横変換の例をあげたが、RAMの素子数及び加算器やR
OMのビット数などを変えることにより、任意のアクセス
単位の縦横変換も可能である。

また、フリップフロップ４から出力される制御信号61を
“Low"レベルに設定することにより、前に述べたよう
に、MPX3は常にデータ読出時のアドレスを選択し、加算
器５〜12は、３ビットのデータ27に対して加算を行なわ
ず、左シフトROM2は、ビットの並びかえの処理を行なわ
ない。この場合には、パターンデータの縦横変換は行な
わないで、通常のメモリ（書込データをそのまま読出す
メモリ）の働きを行なう。このように本実施例において
は、フリップフロップ４の出力である制御信号61を設定
するだけで縦横変換を行なうか否かを決定でき、縦横変
換を行なわない時には、通常のメモリとして使用できる
という機能を持つ。

［発明の効果］本発明によれば、パターンデータをシフトする第１及び
第２のシフト手段として、シフトROMを用いたため、シ
フトレジスタを用いた場合に必要となるクロック制御が
不要になり、即時にパターンデータをシフトすることが
できる。また、即時にパターンデータをシフトすること
ができるため、パターンデータ格納手段をCPUに容易に
直結できる。また、アドレス信号生成手段として、マル
チプレクサや加算器を用いたため、即時にアドレス信号
を生成でき、パターンデータ格納手段を構成する第１の
メモリ素子から第ｎのメモリ素子をCPUに直結するのを
容易にする。したがって、本発明では、縦方向あるいは
横方向に記憶されたパターンデータを、１回のアクセス
で横方向あるいは縦方向に読出すことが可能になり、高
速な縦横変換を可能とするパターンデータの縦横変換装
置を提供できる効果がある。しかも、高速度のメモリ素
子やマイクロプロセッサを必要としないため、安価な装
置を提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は第１図に示
す実施例におけるパターンデータの縦横変換動作の各ス
テップを示す説明図、第３図（ａ），（ｂ）及び第５図
（ａ），（ｂ），（ｃ）はパターンデータの縦横変換の
具体例を示す説明図、第４図（ａ），（ｂ）は第１図に
示すアドレス信号のビット並び変えの一例を示す図であ
る。１……右シフトROM、２……左シフトROM、３……MPX、
４……フリップフロップ（F.F.）、５〜12……加算器
（ADDR）、13〜20……RAM。

Claims

【特許請求の範囲】

【請求項１】パターンデータの１ブロックが連続するｎ
ビットのパターンデータから構成され、第１ブロックか
ら第ｎブロックが１サイクルのパターンデータとして入
力され、入力された第ｉブロック（ｉ＝１〜ｎ）のパタ
ーンデータをビット数（ｉ−１）だけシフトして出力す
る第１のシフト手段と、第１のシフト手段から出力され
る１ブロックのパターンデータを所定のアドレスに格納
するパターンデータ格納手段と、パターンデータ格納手
段から読み出され、新たに形成された第ｉのブロック内
のパターンデータを第１のシフト手段のシフト方向と逆
方向にビット数（ｉ−１）だけシフトする第２のシフト
手段と、パターンデータ格納手段に書込／読出アドレス
信号を出力するアドレス信号生成手段とを備えて構成さ
れるパターンデータの縦横変換装置において、上記パターンデータ格納手段は、アクセス単位が１ビッ
ト単位で形成されている第１のメモリ素子から第ｎのメ
モリ素子によって構成され、上記アドレス信号生成手段は、パターンデータの縦横変
換を行なうか否かを示す縦横変換制御信号とパターンデ
ータ格納手段の書込み／読出しを制御する書込／読出制
御信号とを受け、パターンデータの縦横変換を行なう場
合に限って書込／読出制御信号を出力するゲート回路
と、上記ゲート回路から出力される書込／読出制御信号
を受け、書込アドレス信号と読出アドレス信号のうちい
ずれか一方を選択出力するマルチプレクサと、パターン
データ格納手段の第１から第ｎのメモリ素子毎に設けら
れ、第ｉのメモリ素子（ｉ＝１〜ｎ）に関し、上記マル
チプレクサから出力される書込アドレス信号の下位数ビ
ットが示す数（この数は、上記ブロックの番号（１〜
ｎ）を示す）に数（ｉ−１）を加算して、第ｉのメモリ
素子に書込アドレス信号の下位数ビットとして出力する
加算器とから構成され、上記第１のシフト手段は、連続する第１ブロックから第
ｎブロックの各パターンデータが入力される毎に、上記
マルチプレクサから出力される書込アドレス信号の下位
数ビットを受け、該下位数ビットの示す数に基づいて入
力されたパターンデータをビット数（ｉ−１）だけ第１
の方向にシフトするシフトROMから構成され、上記第２のシフト手段は、パターンデータ格納手段を構
成する第１のメモリ素子から第ｎのメモリ素子の同一ア
ドレスから同時に読出されるパターンデータを順次受
け、同時に読出された第１ビットから第ｎビットの各パ
ターンデータのうち、第２ビットから第ｎビットの各デ
ータについてビットの入れ替え（第２ビットを第ｎビッ
トへ、第３ビットを第（ｎ−１）ビットへ、第４ビット
を第（ｎ−２）ビットへ、以下同様）を行って新たなブ
ロックを順次形成すると共に、上記マルチプレクサから
出力される読出アドレス信号の下位数ビットの示す数
（この数は、新たに形成されたブロックのブロック番号
（１〜ｎ）を示す）に基づいて、パターンデータをビッ
ト数（ｉ−１）だけ上記第１の方向と逆方向にシフトす
るシフトROMから構成されていることを特徴とするパタ
ーンデータの縦横変換装置。