JP5298625B2 - メモリ方法およびメモリ装置 - Google Patents
メモリ方法およびメモリ装置 Download PDFInfo
- Publication number
- JP5298625B2 JP5298625B2 JP2008120589A JP2008120589A JP5298625B2 JP 5298625 B2 JP5298625 B2 JP 5298625B2 JP 2008120589 A JP2008120589 A JP 2008120589A JP 2008120589 A JP2008120589 A JP 2008120589A JP 5298625 B2 JP5298625 B2 JP 5298625B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- memory device
- units
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 229
- 238000000034 method Methods 0.000 title claims description 19
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000012447 hatching Effects 0.000 description 9
- 239000002699 waste material Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Image Processing (AREA)
Description
しかし、縦方向に読み書きする場合には、図9(b)のように、32ビット(4画素)のうちの1ビット(1画素)しか有効でなく、バス幅の1/4しか有効活用出来ていないことになる。この場合、4倍の時間が掛かることになる。
この場合、Mビット×Nのデータバスでデータアクセスが可能な場合、図10のように、データバスのMビット毎に、Mビット×Nサイクル分のメモリを接続する。ここでは、具体例として、8ビット×4のデータバスでデータアクセスが可能な場合、図10のように、データバスの8ビット毎に、8ビット×4サイクル分のメモリを接続する。
このようにすることで、通常の横方向の読み出しの場合(図12(a))にも、また、縦方向の読み出し場合(図12(b))にも、バス幅をフルに活用することが出来るようになる。
そしてロウアドレスとバンクが同じものをページという概念で扱う。同一ページは、アドレスを切り替えながら高速にアクセスすることが可能である。
以上のような従来技術により、横方向にも縦方向にも同じ効率でアクセすることが出来るメモリシステムが構築出来る。
これは、DDR SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)と呼ばれるメモリである。
また、このメモリアクセス装置100は、請求項における、メモリへの書き込みの制御を行う書き込み制御部と、読み出しの制御を行う読み出し制御部との機能を有するものである。
メモリシステム例として、今までの説明と同様に、画像データの1画素がM(=8)ビットであり、画像の横幅が32ビット(=4画素)の場合を考える。
ここで、メモリ素子は、アドレスが連続した横方向のデータ(0,1,2,3,、4,5,6,7、8,9,10,11、12,13,14,15…)を連続して取得するため、縦方向(0,4,8,12、1,5,8,13、2,6,10,14、3,7,11,15…)にアクセスする場合は、1/4の時間しか有効にならず、残りの3/4の時間が無駄になるという従来と同様の問題が起きる(図13、図14)。
なお、この実施形態では、従来例の説明と同様に、M=8、N=4を具体例とする。
このようにすることで、DDR SDRAM等のプリフェッチの特性を活用したまま、時間方向の広がりを空間方向の広がりに置き換えて、データの並べ替えが可能になる。
次に、このような時間−空間変換を実現するためのメモリアクセス装置100について、図1のブロック図と、図2のフローチャートと、図3以降の説明図を参照して説明する。
なお、この縦/横判別は、ユーザロジック300から識別信号などで明示的に示されても良いし、アクセするデータのアドレス範囲などでの識別してもよい。また、ユーザロジック300が複数存在している場合には、ユーザロジック毎で縦/横判別しても良い。
なお、この入れ替えパターンによるデータの入れ替え(順序の変更)としては、メモリ200の各メモリ素子を並べる方向を第一方向、各メモリ素子内でN個の記憶領域の並び方向を第二方向とした場合に、第二方向に並んだ状態で読み出される際のN個のデータがそれぞれ別なメモリ素子に書き込まれるように、Mビット単位でN個連続して与えられるデータを、別なメモリ素子の第二方向に同じ位置の記憶領域の範囲内で並べ替えるように、Nサイクル単位で、データの書き込み時にメモリ200へ送られてくるデータの順序を変換して書き込みを行うことである。
・リクエストの制御,
・アドレス上位,
がある。また、制御信号・アドレス生成部140が発生する信号で、共通化出来ないものとしては、
・書き込みの制御,
・データ,
がある。
すなわち、時間方向にN個の連続したデータをメモリ上で空間方向に展開し、該空間方向に展開されたMビット・N個のデータを所定の順序で書き込んでおくことで、横方向でも縦方向でもN個並列に無駄なく読み出すことが可能になる。
以上の実施形態で説明したメモリアクセス以外のデータ形式、ビット幅、アクセス数など、各種の変形が可能であり、これ以外の数値であっても良好な結果を得ることが可能である。
以上の実施形態では、書き込み制御と読み出し制御とを一連の動作として説明してきたが、書き込み制御の部分のみ、書き込み制御がなされた状態における読み出し制御の部分の一方のみを実行する方法や装置も、本発明の一実施形態である。
以下に記載する各付記のメモリ方法とメモリ装置も、本実施形態の一態様である。
〔付記1〕
連続するアドレスのデータを一つのかたまりとして扱うメモリ方法であって、
連続するアドレスの一つのかたまりのデータの時間方向の広がりを、メモリ上の空間方向の広がりに変換して書き込む、
ことを特徴とするメモリ方法。
連続するアドレスのデータを一つのかたまりとして扱うメモリ装置であって、
連続するアドレスの一つのかたまりのデータの時間方向の広がりを、メモリ上の空間方向の広がりに変換して書き込む、
ことを特徴とするメモリ装置。
各素子あたりM/Nビット幅で入出力するMビットの記憶領域をN個備えたメモリ素子を、N素子並列に備えたメモリ群と、
前記データの書き込み時に前記メモリ群へ送られてくる前記データの順序を変換して書き込みを行う書き込み制御部と、を備え、
Mビット幅でMビットのデータをN個単位で順次取り扱うメモリ方法であって、
前記書き込み制御部は、
前記メモリ群の各メモリ素子を並べる方向を第一方向、各メモリ素子内でN個の記憶領域の並び方向を第二方向とした場合に、第二方向に並んだ状態で読み出される際のN個のデータがそれぞれ別なメモリ素子に書き込まれるように、Mビット単位でN個連続して与えられるデータを、別なメモリ素子の第二方向に同じ位置の記憶領域の範囲内で並べ替えるよう制御する、
ことを特徴とするメモリ方法。
Mビット幅でMビットのデータをN個単位で順次取り扱うメモリ装置であって、
前記各素子あたりM/Nビット幅で入出力するMビットの記憶領域をN個備えたメモリ素子を、N素子並列に備えたメモリ群と、
前記メモリ群の各メモリ素子を並べる方向を第一方向、各メモリ素子内でN個の記憶領域の並び方向を第二方向とした場合に、第二方向に並んだ状態で読み出される際のN個のデータがそれぞれ別なメモリ素子に書き込まれるように、Mビット単位でN個連続して与えられるデータを、別なメモリ素子の第二方向に同じ位置の記憶領域の範囲内で並べ替えるように、前記データの書き込み時に前記メモリ群へ送られてくる前記データの順序を変換して書き込みを行う書き込み制御部と、
を有することを特徴とするメモリ装置。
前記Mビットのデータの前記N個毎とNサイクル毎とについて、折り返しの判定を行う折り返し判定部を備え、
前記書き込み制御部は、前記折り返し判定部における折り返し判定結果を受けて、前記書き込みの制御を行う、
ことを特徴とする付記4記載のメモリ装置。
前記書き込み制御部は、
前記Mビットのデータの前記N個毎とNサイクル毎を示す折り返しの判定信号を外部から受けて、前記書き込みの制御を行う、
ことを特徴とする付記4記載のメモリ装置。
前記メモリ群の各メモリ素子のそれぞれの記憶領域に書き込まれたMビット単位の前記データを、第一方向にN個単位で並んだ状態となるように前記各メモリ素子の同じ記憶領域の位置から読み出すか、あるいは、第二方向にN個単位で並んだ状態となるように前記各メモリ素子の異なる記憶領域の位置から読み出す、いずれかの制御を行う読み出し制御部を更に備え、
前記読み出し制御部は、
前記データが第一方向にN個並んだ状態で読み出すか、前記データが第二方向にN個並んだ状態で読み出すかの方向信号を外部から受けて、前記読み出しの制御を行う、
ことを特徴とする付記4乃至付記6のいずれか一項に記載のメモリ装置。
前記メモリ群の各メモリ素子のそれぞれの記憶領域に書き込まれたMビット単位の前記データを、第一方向にN個単位で並んだ状態となるように前記各メモリ素子の同じ記憶領域の位置から読み出すか、あるいは、第二方向にN個単位で並んだ状態となるように前記各メモリ素子の異なる記憶領域の位置から読み出す、いずれかの制御を行う読み出し制御部を更に備え、
前記読み出し制御部は、
読み出した前記データを利用する外部機器に応じて、前記データが第一方向にN個並んだ状態で読み出すか、前記データが第二方向にN個並んだ状態で読み出すかの方向を判定し、前記読み出しの制御を行う、
ことを特徴とする付記4乃至付記6のいずれか一項に記載のメモリ装置。
前記書き込み制御部は、
前記N個単位の前記データが、1〜Nの何番目であるか、1〜Nサイクルの何サイクル目であるかに応じて、前記メモリ群のいずれのメモリ素子へ書き込みを行うかの制御を行う、
ことを特徴とする付記4乃至付記8のいずれか一項に記載のメモリ装置。
前記1サイクルあたりN個の前記データは、
外部のメモリにおいて連続するアドレスのデータがプリフェッチされて読み出されることで生成される、
ことを特徴とする付記4乃至付記9のいずれか一項に記載のメモリ装置。
前記書き込み制御部は、
外部から順次与えられるN個の前記データを、前記メモリ群の各メモリ素子内のN個の記憶領域に割り振ることにより、時間情報を空間情報に変換する、
ことを特徴とする付記4乃至付記10のいずれか一項に記載のメモリ装置。
前記メモリはDDR SDRAMである、
ことを特徴とする付記4乃至付記11のいずれか一項に記載のメモリ装置。
110 コマンド分割部
120 縦横判定部
130 入れ替えパターン判別部
140 制御信号・アドレス生成部
200 メモリ
300 ユーザロジック
Claims (10)
- 各素子あたりM/Nビット幅で入出力するMビットの記憶領域をN個備えたメモリ素子を、N素子並列に備えたメモリ群と、
データの書き込み時に前記メモリ群へ送られてくる前記データの順序を変換して書き込みを行う書き込み制御部と、
前記メモリ群の各メモリ素子のそれぞれの記憶領域に書き込まれたMビット単位の前記データを前記各記憶領域から読み出す制御を行う読み出し制御部と、を備え、
Mビット幅でMビットのデータをN個単位で順次取り扱うメモリ方法であって、
前記書き込み制御部は、
前記メモリ群の各メモリ素子を並べる方向を第一方向、各メモリ素子内でN個の記憶領域の並び方向を第二方向とした場合に、第二方向に並んだ状態で読み出される際のN個のデータがそれぞれ別なメモリ素子に書き込まれるように、Mビット単位でN個連続して与えられるデータを、別なメモリ素子の第二方向に同じ位置の記憶領域の範囲内で並べ替えるよう制御し、
前記読み出し制御部は、
前記メモリ群の各メモリ素子のそれぞれの記憶領域に書き込まれたMビット単位の前記データを、第一方向にN個単位で並んだ状態となるように前記各メモリ素子の同じ記憶領域の位置から読み出すか、あるいは、第二方向にN個単位で並んだ状態となるように前記各メモリ素子の異なる記憶領域の位置から読み出す、いずれかの制御を行う、
ことを特徴とするメモリ方法。 - Mビット幅でMビットのデータをN個単位で順次取り扱うメモリ装置であって、
各素子あたりM/Nビット幅で入出力するMビットの記憶領域をN個備えたメモリ素子を、N素子並列に備えたメモリ群と、
前記メモリ群の各メモリ素子を並べる方向を第一方向、各メモリ素子内でN個の記憶領域の並び方向を第二方向とした場合に、第二方向に並んだ状態で読み出される際のN個のデータがそれぞれ別なメモリ素子に書き込まれるように、Mビット単位でN個連続して与えられるデータを、別なメモリ素子の第二方向に同じ位置の記憶領域の範囲内で並べ替えるように、前記データの書き込み時に前記メモリ群へ送られてくる前記データの順序を変換して書き込みを行う書き込み制御部と、
前記メモリ群の各メモリ素子のそれぞれの記憶領域に書き込まれたMビット単位の前記データを、第一方向にN個単位で並んだ状態となるように前記各メモリ素子の同じ記憶領域の位置から読み出すか、あるいは、第二方向にN個単位で並んだ状態となるように前記各メモリ素子の異なる記憶領域の位置から読み出す、いずれかの制御を行う読み出し制御部と、
を有することを特徴とするメモリ装置。 - 前記Mビットのデータの前記N個毎とNサイクル毎とについて、折り返しの判定を行う折り返し判定部を備え、
前記書き込み制御部は、前記折り返し判定部における折り返し判定結果を受けて、前記書き込みの制御を行う、
ことを特徴とする請求項2記載のメモリ装置。 - 前記書き込み制御部は、
前記Mビットのデータの前記N個毎とNサイクル毎を示す折り返しの判定信号を外部から受けて、前記書き込みの制御を行う、
ことを特徴とする請求項2記載のメモリ装置。 - 前記読み出し制御部は、
前記データが第一方向にN個並んだ状態で読み出すか、前記データが第二方向にN個並んだ状態で読み出すかの方向信号を外部から受けて、前記読み出しの制御を行う、
ことを特徴とする請求項2乃至請求項4のいずれか一項に記載のメモリ装置。 - 前記読み出し制御部は、
読み出した前記データを利用する外部機器に応じて、前記データが第一方向にN個並んだ状態で読み出すか、前記データが第二方向にN個並んだ状態で読み出すかの方向を判定し、前記読み出しの制御を行う、
ことを特徴とする請求項2乃至請求項4のいずれか一項に記載のメモリ装置。 - 前記書き込み制御部は、
前記N個単位の前記データが、1〜Nの何番目であるか、1〜Nサイクルの何サイクル目であるかに応じて、前記メモリ群のいずれのメモリ素子へ書き込みを行うかの制御を行う、
ことを特徴とする請求項2乃至請求項6のいずれか一項に記載のメモリ装置。 - 前記1サイクルあたりN個の前記データは、
外部のメモリにおいて連続するアドレスのデータがプリフェッチされて読み出されることで生成される、
ことを特徴とする請求項2乃至請求項7のいずれか一項に記載のメモリ装置。 - 前記書き込み制御部は、
外部から順次与えられるN個の前記データを、前記メモリ群の各メモリ素子内のN個の記憶領域に割り振ることにより、時間情報を空間情報に変換する、
ことを特徴とする請求項2乃至請求項8のいずれか一項に記載のメモリ装置。 - 前記メモリはDDR SDRAMである、
ことを特徴とする請求項2乃至請求項9のいずれか一項に記載のメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008120589A JP5298625B2 (ja) | 2008-05-02 | 2008-05-02 | メモリ方法およびメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008120589A JP5298625B2 (ja) | 2008-05-02 | 2008-05-02 | メモリ方法およびメモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009271668A JP2009271668A (ja) | 2009-11-19 |
JP5298625B2 true JP5298625B2 (ja) | 2013-09-25 |
Family
ID=41438174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008120589A Active JP5298625B2 (ja) | 2008-05-02 | 2008-05-02 | メモリ方法およびメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5298625B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101782373B1 (ko) | 2010-11-10 | 2017-09-29 | 삼성전자 주식회사 | X-y 스택 메모리를 이용한 컴퓨팅 장치 및 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH079572B2 (ja) * | 1986-10-16 | 1995-02-01 | 株式会社日立製作所 | パタ−ンデ−タの縦横変換装置 |
JPH0554132A (ja) * | 1991-07-09 | 1993-03-05 | Fuji Xerox Co Ltd | 画像回転用メモリ装置 |
JPH07110786A (ja) * | 1993-10-14 | 1995-04-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP3732593B2 (ja) * | 1996-09-30 | 2006-01-05 | 株式会社東芝 | 画像処理装置 |
JP4701620B2 (ja) * | 2004-03-15 | 2011-06-15 | ソニー株式会社 | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
-
2008
- 2008-05-02 JP JP2008120589A patent/JP5298625B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009271668A (ja) | 2009-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5040660B2 (ja) | 記憶領域割当システム及び方法と制御装置 | |
US8918589B2 (en) | Memory controller, memory system, semiconductor integrated circuit, and memory control method | |
KR100648293B1 (ko) | 그래픽 시스템 및 그것의 그래픽 처리 방법 | |
US20060218315A1 (en) | Memory access control circuit | |
JP5137374B2 (ja) | メモリマッピング方法及び装置 | |
US7096312B2 (en) | Data transfer device and method for multidimensional memory | |
JP2020166346A (ja) | 半導体記憶装置 | |
US20080126691A1 (en) | Apparatus and method of partially accessing dynamic random access memory | |
JP2008210088A (ja) | メモリコントローラ、半導体メモリのアクセス制御方法およびシステム | |
JP2005116167A (ja) | アドレス信号によって動作モードを設定するメモリシステム及び方法 | |
JP5298625B2 (ja) | メモリ方法およびメモリ装置 | |
JP2009217640A (ja) | データ転送制御装置 | |
JP6226200B2 (ja) | メモリーコントローラー | |
JP2011175450A (ja) | メモリアクセスシステムおよびメモリアクセス制御方法 | |
JP5348157B2 (ja) | 情報処理装置、メモリアクセス制御装置及びそのアドレス生成方法 | |
JP2000293432A (ja) | バンク可変メモリ | |
JP5204777B2 (ja) | メモリ装置及びその制御方法 | |
JP2007172129A (ja) | 不揮発性メモリアクセス制御装置および不揮発性メモリ制御システム | |
JP2001256106A (ja) | メモリアクセスシステム | |
JP4908565B2 (ja) | メモリシステム | |
CN113539322B (zh) | 包括多个区域的存储器件、存储器控制器以及存储系统 | |
JP4940894B2 (ja) | 同期型メモリ回路 | |
KR101335367B1 (ko) | 메모리 제어 장치 및 방법 | |
JP2002163887A (ja) | シンクロナスdram | |
TWI442383B (zh) | 顯示裝置之記憶體架構及其控制方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130107 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130415 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20130415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130521 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130603 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5298625 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |