JPH07110786A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置の列アドレスのサイズに関わ
らず画像データのサイズを選択でき、アクセスする矩形
領域のサイズを選択でき、アクセスする方向を選択でき
る高速で簡単な構成の半導体記憶装置を提供する。 【構成】 バンク制御回路４がバンクアドレス“３”を
受け取り、カウンタ２、３が外部列アドレス“ｄｄ”を
分担して記憶し、レジスタ１が“１”を記憶すると、カ
ウンタ３の出力Ｑとカウンタ２の出力Ｑとが合成されて
内部列アドレスが出力される。これにより、バンクアド
レス“３”で指定されるバンクの前記内部列アドレスで
指定されるデータが出力される。その後、レジスタ１の
出力Ｑは“１”のためカウンタ３は動作せずカウンタ２
のみが動作することによって水平方向のデータの読み出
しが順次行なわれる。そして、カウンタ２の出力Ｑが
“ｆ”となりキャリー出力Ｃが“１”となると、バンク
制御回路４はバンクアドレスを“２”に変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像情報等の多次元デ
ータを演算し又は表示するために一時的に蓄えておく半
導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、画像情報をデジタルで記憶し通信
するために、画像データを圧縮して記憶し送信を行ない
表示時に伸張することが行なわれるようになってきてい
る。画像データの圧縮、伸張は、画像データの二次元的
依存性と時間軸方向の空間的依存性とを利用して行なわ
れる。前記の理由から、画像の微小な矩形領域に対応す
る画像データの読み出し及び書き込み（以後アクセスと
記す）を、高速に且つ任意に行なうことができる半導体
記憶装置が要望されている。

【０００３】また、高速化するマイクロプロセッサやデ
ジタルシグナルプロセッサに対応するため、シンクロナ
スDRAM（以後SDRAM と略す）が製品化されつつある。例
えば、電子情報通信学会１９９３年春期大会併催講演会
p16 〜p20 に記載されるように、SDRAM はロウアクセス
タイムやカラムアクセスタイムは従来のDRAMとあまり変
わらないが、列アドレスを順次内部で発生する機能を持
ちパイプライン動作を行なうことによって、連続した同
一行列アドレスのデータに対して高速にアクセスでき
る。

【０００４】以下、半導体記憶装置の従来例としての従
来のSDRAM について図２０〜図２３を参照しながら説明
する。

【０００５】本従来例では８ビット×２ＭのSDRAM を想
定しており、行アドレス１１ビット、バンクアドレス１
ビット、列アドレス９ビットでアドレッシングされる。
画像データを１画素当たり８ビットのデータとして記憶
し、水平方向に最大５１２画素、垂直方向に最大４０９
６画素のデータを蓄える。

【０００６】図２０は従来のSDRAM を示すブロック図で
あり、図２０において、１０はロウデコーダ、１３はカ
ラムデコーダ、１１はメモリセルアレイ、１２はセンス
アンプであり、ロウデコーダ１０とカラムデコーダ１３
とメモリセルアレイ１１とセンスアンプ１２とにより１
つのバンクが構成され、本従来例では、２つのバンク
（バンク(0) １４、バンク(1) １５) が設けられてい
る。１６はアドレスコントロラ、１７は入出力バッフ
ァ、１８はクロックジェネレータである。なお、図２０
では簡略化のため制御信号は書き込んでいない。

【０００７】図２１は従来のSDRAM が備えたアドレスコ
ントロラ１６の内部の列アドレス制御部を示すブロック
図であり、図２１において、２０はバンク制御回路、２
１はカウンタである。カウンタ２１は本従来例では９ビ
ットで構成される。

【０００８】図２２は従来のSDRAM のアドレスと画像デ
ータとの対応関係を示す図である。ここで、図中の数値
は全て１６進数で表示してある。

【０００９】図２２において、最小の長方形は１つの画
素を示し、各々の画素に対して行アドレス、バンクアド
レス、列アドレスを図のように割り当てる。画素の水平
方向のアドレスをＸ［８：０］、垂直方向のアドレスを
Ｙ［１１：０］で表し、従来のSDRAM の行アドレスをＲ
［１０：０］、バンクアドレスをＢ［０］、列アドレス
をＣ［８：０］で表す（ただし、［ｉ：ｊ］はビットｉ
からビットｊまでのｉ−ｊ＋１個のビットからなるビッ
ト列の値を示し、［ｉ］はビットｉの値即ち“１”又は
“０”を示している）と、 Ｃ［８：０］＝Ｘ［８：０］ Ｂ［０］＝Ｙ［０］ Ｒ［１０：０］＝Ｙ［１１：１］ で示される対応関係がある。

【００１０】以上のように構成された従来のSDRAM を画
像メモリとして使い、８×８画素の矩形領域に相当する
データを読み出す場合における動作を図２３に基づいて
説明する。

【００１１】図２３は、画像メモリとしての従来のSDRA
M において、左上点の座標（１ｄ，３ｄ）で示される８
×８画素の矩形領域に相当するデータを読み出す場合の
動作の前半部を示すタイミング図である。ここで、図中
の数値は全て１６進数で表示してある。また、SDRAM は
複数個の外部制御信号により内部動作を決定するが、本
説明では、説明を簡単にするため複数個の外部制御信号
の“１”、“０”には言及せず、アクティブコマンドＡ
Ｃ、リードコマンドＲＣ、プリチャージコマンドＰＣと
呼ぶ。アクティブコマンドＡＣは、行アドレス、バンク
アドレスと共に与えられ、SDRAM 即ち半導体記憶装置は
指定されたバンクの指定された行を活性化する。リード
コマンドＲＣは、列アドレス、バンクアドレスと共に与
えられ、半導体記憶装置は指定されたバンクの指定され
たデータを外部に出力する。プリチャージコマンドＰＣ
は、バンクアドレスと共に与えられ、半導体記憶装置は
指定されたバンクをプリチャージする。

【００１２】図２３に示すように、Ｔ１のタイミングか
らアクティブコマンドＡＣにより、バンクアドレス
“１”、行アドレス“１ｅ”を受け取ると、アドレスコ
ントロラ１６は行アドレスを記憶しバンク(1) 行アドレ
ス信号を出力する。バンク(1) １５のロウデコーダ１０
は行アドレスで指定されたワード線を活性化し、メモリ
セルアレイ１１の１ワードデータをセンスアンプ１２に
繋げる。その後、センスアンプ１２が活性化され各メモ
リセルのデータが確定する。

【００１３】Ｔ２のタイミングからリードコマンドＲＣ
により、バンクアドレス“１”、列アドレス“１ｄ”を
受け取ると、アドレスコントロラ１６はその内部のバン
ク制御回路２０、カウンタ２１にそれぞれバンクアドレ
ス、列アドレスを記憶し、内部列アドレスを出力する。
バンク(1) １５のカラムデコーダ１３は、指定された列
アドレスによりセンスアンプ１２のデータを選択してバ
ンク(1) 内部データ信号として出力する。入出力バッフ
ァ１７は、内部バンクアドレスによりバンク(1) １５の
データを外部データ信号として出力する（Ｔ４のタイミ
ング）。

【００１４】Ｔ３のタイミングからは、アドレスコント
ロラ１６内のカウンタ２１が、指定された列アドレスに
順次“１”を加算したアドレスを出力することによっ
て、水平方向のデータの読み出しが順次行なわれる。

【００１５】Ｔ５のタイミングからアクティブコマンド
ＡＣにより、バンクアドレス“０”、行アドレス“１
ｆ”を受け取ると、アドレスコントロラ１６はバンク
(0) １４の行アドレスを記憶し、バンク(0) 行アドレス
信号を出力する。バンク(0) １４のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(1) １５に対しては影響を及ぼさないので、バンク(1)
１５からのデータは順次出し続けることが可能である。

【００１６】Ｔ６のタイミングからリードコマンドＲＣ
により、バンクアドレス“０”、列アドレス“１ｄ”を
受け取ると、アドレスコントロラ１６はその内部のレジ
スタ２０、カウンタ２１にそれぞれバンクアドレス、列
アドレスを記憶し、内部列アドレスを出力する。バンク
(0) １４のカラムデコーダ１３は、指定された列アドレ
スによりセンスアンプ１２のデータを選択してバンク
(0) 内部データ信号として出力する。入出力バッファ１
７は内部バンクアドレスによりバンク(0) １４のデータ
を外部データ信号として出力する。

【００１７】Ｔ７のタイミングで、バンク(1) １５に対
するプリチャージコマンドＰＣを受け取ると、バンク
(1) １５のロウデコーダ１０が非活性となりセンスアン
プ１２とメモリセルアレイ１１とが切り離され、その
後、センスアンプ１２が非活性となり、次のアクセスに
備える。この期間においても、バンク(0) １４に対して
は全く影響を及ぼさないので、バンク(0) １４からのデ
ータは順次出し続けることが可能である。

【００１８】以上の動作を行アドレスを変えながら順次
行なうことによって、所定の開始位置で指定される任意
の矩形領域に対して、１回目のロウアクセスタイムと最
後のプリチャージ時間とを除き各々のロウアクセスタイ
ム及びプリチャージ時間がパイプライン処理のために外
部から見えなくなり高速なアクセスが可能となる。

【００１９】

【発明が解決しようとする課題】ところで、従来のSDRA
M において高速にアクセスするためには、同一行アドレ
スにアクセスするか、又は、異なる行アドレスにアクセ
スする場合には異なるバンクにアクセスし連続した列ア
ドレスへのアクセス中に異なるバンクに対してプリチャ
ージとセンスアンプの活性化とを行なう必要がある。

【００２０】従って、従来のSDRAM を画像メモリとして
画像処理システムに用いた場合、矩形領域の画像データ
に対して高速アクセスを行なうためには次のような制約
を受ける。

【００２１】（１）扱える画像データの水平方向のサイ
ズが、使用するSDRAM の列アドレス以下に制限される。

【００２２】（２）水平走査線の読み出し画素数の最小
値が、例えば８画素以上というように制限される。

【００２３】（３）アクセスする順番が、水平方向に先
に読み出した後垂直方向に１行ずつずらすというものに
限られる。

【００２４】本発明は、前記に鑑みなされたものであっ
て、半導体記憶装置の列アドレスのサイズに関わらずデ
ータのサイズを選択でき、アクセスする矩形領域のサイ
ズを選択でき、アクセスする方向を選択できる高速で簡
単な構成の半導体記憶装置を提供することを目的とす
る。

【００２５】

【課題を解決するための手段】前記の目的を達成するた
め、具体的に請求項１の発明が講じた解決手段は、複数
個のメモリセルからなるメモリセルアレイを有する複数
個のバンクと、外部から外部列アドレスを入力し該外部
列アドレスから内部列アドレスを順次生成するアドレス
制御手段とを備え、前記複数個のバンクのうちバンクア
ドレスで指定されるバンクのメモリセルアレイの複数個
のメモリセルの中の行アドレス及び前記内部列アドレス
で指定されるメモリセルに対して読み出し又は書き込み
即ちアクセスが行なわれる半導体記憶装置を対象とし、
前記アドレス制御手段は、アクセス方向を記憶するアク
セス方向レジスタと、それぞれに対応して分割された前
記外部列アドレスを記憶し前記アクセス方向レジスタの
出力信号に基づいて動作状態が制御される複数のカウン
タと、前記アクセス方向レジスタの出力信号及び前記複
数個のカウンタのキャリー信号に基づいて前記バンクア
ドレスを変更するバンクアドレス変更手段とを有し、前
記複数個のカウンタの出力信号を合成して前記内部列ア
ドレスとして出力する構成とするものである。

【００２６】また、請求項２の発明は、具体的には、複
数個のメモリセルからなるメモリセルアレイを有する複
数個のバンクと、外部から外部列アドレスを入力し該外
部列アドレスから内部列アドレスを順次生成するアドレ
ス制御手段とを備え、前記複数個のバンクのうちバンク
アドレスで指定されるバンクのメモリセルアレイの複数
個のメモリセルの中の行アドレス及び前記内部列アドレ
スで指定されるメモリセルに対して読み出し又は書き込
み即ちアクセスが行なわれる半導体記憶装置を対象と
し、前記アドレス制御手段は、アクセス方向を記憶する
アクセス方向レジスタと、それぞれに対応して分割され
た前記外部列アドレスを記憶する複数個のカウンタ及び
複数個の列アドレスレジスタと、前記アクセス方向レジ
スタ及び前記複数個の列アドレスレジスタの出力信号に
基づいて前記複数個のカウンタの出力信号にそれぞれ選
択的に１を加算することによって前記内部列アドレスを
同時に複数個生成する内部列アドレス生成手段とを有
し、前記複数個のバンクのそれぞれは、前記内部列アド
レス生成手段により同時に生成される複数個の前記内部
列アドレスにそれぞれ対応して設けられた複数個の列デ
コーダと、該複数個の列デコーダにより指定されるメモ
リセルにそれぞれ対応する複数個のデータのアクセス順
序を前記複数個の列アドレスレジスタの出力信号に基づ
いて決定するアクセス順序決定手段を有している構成と
するものである。

【００２７】さらに、請求項３の発明は、具体的には、
請求項１又は２の発明の構成に、前記複数個のカウンタ
のそれぞれは、当該カウンタの動作条件を記憶する動作
条件レジスタと、該動作条件レジスタの出力信号に基づ
いてキャリー信号の発生条件を変更するキャリー信号発
生条件変更手段と、前記動作条件レジスタの出力信号に
基づいて選択的にビットの値を固定するビット固定手段
とを有している構成を付加するものである。

【００２８】

【作用】請求項１の発明の構成により、アクセス方向レ
ジスタがアクセス方向を記憶し、複数個のカウンタが外
部列アドレスを分担して記憶する。複数個のカウンタの
動作状態はアクセス方向レジスタの出力信号に基づいて
制御することができるため、画像データに対して水平方
向及び垂直方向のアクセスを選択的に行なうことが可能
となる。また、バンクアドレス変更手段は、アクセス方
向レジスタの出力信号及び複数個のカウンタのキャリー
信号に基づいてバンクアドレスを変更することができる
ので、アクセスする矩形領域のサイズに関わらず高速な
アクセスが可能になる。さらに、最初にアクセスする方
向に対して、複数個の行アドレスを割り振ることによっ
て、画像データのサイズを半導体記憶装置の列アドレス
のサイズに依存しないようにすることができる。

【００２９】また、請求項２の発明の構成により、内部
列アドレス生成手段がアクセス方向に応じて同時に複数
個の内部列アドレスを生成し、バンク内の複数の列デコ
ーダが前記複数個の内部列アドレスのデコードを例えば
２クロックの期間で並列処理することができるため、水
平方向及び垂直方向のアクセスをより高速なシステムク
ロックで動作させることが可能となる。

【００３０】さらに、請求項３の発明の構成により、半
導体記憶装置を複数個同時に使用する場合にも、各半導
体記憶装置内の複数個のカウンタのそれぞれの動作条件
レジスタに当該カウンタの動作条件を設定することによ
って、複数個の半導体記憶装置の水平方向及び垂直方向
のアクセスが可能となり、高速で多機能な画像処理シス
テムを容易に構成できる。

【００３１】

【実施例】

（第１の実施例）以下、本発明の第１の実施例に係る半
導体記憶装置について図１〜図４を参照しながら説明す
る。第１の実施例の説明において、従来例と同様な構成
要素については同一の符号を付し説明を省略する。

【００３２】本実施例では従来例と同様に８ビット×２
Ｍの半導体記憶装置を想定しており、行アドレス１１ビ
ット、バンクアドレス２ビット、列アドレス８ビットで
アドレッシングされる。画像データを１画素当たり８ビ
ットのデータとして記憶し、水平方向に最大１０２４画
素、垂直方向に最大２０４８画素のデータを蓄える。

【００３３】図１は第１の実施例の半導体記憶装置を示
すブロック図であり、図１に示すように、本実施例では
４つのバンク（バンク(0) ３０、バンク(1) ３１、バン
ク(2) ３２、バンク(3) ３３) が設けられている。３４
はアドレスコントロラ、３５は入出力バッファ、３６は
クロックジェネレータである。なお、図１でも簡略化の
ため制御信号は書き込んでいない。

【００３４】図２は第１の実施例の半導体記憶装置が備
えたアドレスコントロラ３４の内部の列アドレス制御部
を示すブロック図であり、図２において、１はアクセス
方向を記憶するレジスタである。アクセス方向を示す外
部アクセス方向制御信号は外部から列アドレスと同じタ
イミングで入力される。本実施例では、外部アクセス方
向制御信号が“１”のとき水平方向アクセスを示し、
“０”のとき垂直方向アクセスを示す。２、３はカウン
タであり外部列アドレスを分担して記憶する。本実施例
では、各カウンタは４ビットで構成され、カウンタ２が
列アドレスの下位４ビットを記憶し、カウンタ３が列ア
ドレスの上位４ビットを記憶している。カウンタ２及び
カウンタ３の出力Ｃはキャリー信号であり、カウンタの
値の各ビットが全て“１”の場合に“１”を出力しそれ
以外の場合には“０”を出力する。４はバンク制御回路
である。バンク制御回路４は本実施例では２ビットで構
成し、入力ＨＶが“１”で且つ入力ＣＨが“１”のとき
内部バンクセレクト信号の下位ビットをクロックに同期
して反転し、入力ＨＶが“０”で且つ入力ＣＶが“１”
のとき内部バンクセレクト信号の上位ビットをクロック
に同期して反転する機能を有している。

【００３５】図３は第１の実施例の半導体記憶装置のア
ドレスと画像データとの対応関係を示す図である。ここ
で、図中の数値は全て１６進数で表示してある。

【００３６】図３において、下側の最小の正方形は１つ
の画素を示し、１６×１６画素のデータを１つのバンク
の１つの行に割り当てる。最小の正方形の内部の数値は
列アドレスを示している。同一の行アドレスで選択され
る４つのバンクの各画像データを３２×３２の矩形領域
（図３の上側の太線で囲まれた領域）に割り当てる。画
素の水平方向のアドレスをＸ［９：０］、垂直方向のア
ドレスをＹ［１０：０］で表し、本実施例の半導体記憶
装置の行アドレスをＲ［１０：０］、バンクアドレスを
Ｂ［１：０］、列アドレスをＣ［７：０］で表すと、 Ｃ［３：０］＝Ｘ［３：０］ Ｃ［７：４］＝Ｙ［３：０］ Ｂ［０］＝Ｘ［４］ Ｂ［１］＝Ｙ［４］ Ｒ［４：０］＝Ｘ［９：５］ Ｒ［１０：５］＝Ｙ［１０：５］ で示される対応関係がある。

【００３７】以上のように構成された第１の実施例の半
導体記憶装置を画像メモリとして１個使い、８×８画素
の矩形領域に対してアクセスする場合における動作を図
４に基づいて説明する。

【００３８】図４は、画像メモリとしての第１の実施例
の半導体記憶装置において、左上点の座標（１ｄ，３
ｄ）で示される８×８画素の矩形領域に相当する画像デ
ータを読み出す場合の動作の前半部を示すタイミング図
である。ここで、図中の数値は全て１６進数で表示して
ある。

【００３９】図４に示すように、Ｕ１のタイミングから
アクティブコマンドＡＣにより、バンクアドレス
“３”、行アドレス“２０”を受け取ると、アドレスコ
ントロラ３４は行アドレスを記憶しバンク(3) 行アドレ
ス信号を出力する。バンク(3) ３３のロウデコーダ１０
は行アドレスで指定されたワード線を活性化し、メモリ
セルアレイ１１の１ワードデータをセンスアンプ１２に
繋げる。その後、センスアンプ１２が活性化され各メモ
リセルのデータが確定する。

【００４０】Ｕ２のタイミングからアクティブコマンド
ＡＣにより、バンクアドレス“２”、行アドレス“２
１”を受け取ると、アドレスコントロラ３４は行アドレ
スを記憶しバンク(2) 行アドレス信号を出力する。バン
ク(2) ３２のロウデコーダ１０は行アドレスで指定され
たワード線を活性化し、メモリセルアレイ１１の１ワー
ドデータをセンスアンプ１２に繋げる。その後、センス
アンプ１２が活性化され各メモリセルのデータが確定す
る。

【００４１】Ｕ３のタイミングからリードコマンドＲＣ
により、バンクアドレス“３”、列アドレス“ｄｄ”、
アクセス方向制御信号“１”を受け取ると、アドレスコ
ントロラ３４はその内部のレジスタ１に水平方向アクセ
スを示す“１”を記憶し、カウンタ２に列アドレスの下
位４ビットの“ｄ”を記憶し、カウンタ３に列アドレス
の上位４ビットの“ｄ”を記憶し、バンク制御回路４に
バンクアドレス“３”を記憶する。そして、カウンタ３
の出力４ビットを上位４ビットとし、カウンタ２の出力
４ビットを下位４ビットとする内部列アドレスが出力さ
れる。バンク(3) ３３のカラムデコーダ１３は、指定さ
れた列アドレスによりセンスアンプ１２のデータを選択
してバンク(3) 内部データ信号として出力する。入出力
バッファ３５は、内部バンクアドレスによりバンク(3)
内部データ信号を外部データ信号として出力する（Ｕ５
のタイミング）。

【００４２】Ｕ３のタイミングからは、アドレスコント
ロラ３４内のレジスタ１の出力が“１”なのでカウンタ
３は動作せず、カウンタ２のみが順次“１”を加算した
アドレスを出力することによって水平方向のデータの読
み出しを順次行なう。

【００４３】Ｕ４のタイミングでカウンタ２の出力Ｑが
“ｆ”となりキャリー出力Ｃが“１”となると、水平方
向アクセスなのでバンク制御回路４は内部バンクセレク
ト信号の下位ビットをクロックに同期して反転させ、以
後、内部バンクセレクト信号として“２”を出力する。

【００４４】また、Ｕ４のタイミングでアクティブコマ
ンドＡＣにより、バンクアドレス“１”、行アドレス
“４０”を受け取ると、アドレスコントロラ３４はバン
ク(1)３１の行アドレスを記憶しバンク(1) 行アドレス
信号を出力する。バンク(1) ３１のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(2) ３２、バンク(3) ３３に対しては全く影響を及ぼさ
ないので、バンク(2) ３２、バンク(3) ３３からのデー
タは順次出し続けることが可能である。

【００４５】同様に、Ｕ６のタイミングでアクティブコ
マンドＡＣにより、バンクアドレス“０”、行アドレス
“４１”を受け取ると、アドレスコントロラ３４はバン
ク(0) ３０の行アドレスを記憶しバンク(0) 行アドレス
信号を出力する。バンク(0)３０のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(2) ３２、バンク(3) ３３に対しては全く影響を及ぼさ
ないので、バンク(2) ３２、バンク(3) ３３からのデー
タは順次出し続けることが可能である。

【００４６】以上までの動作により、バンク(0) ３０に
おける行アドレス“４１”で、バンク(1) ３１における
行アドレス“４０”で、バンク(2) ３２における行アド
レス“２１”で、バンク(3) ３３における行アドレス
“２０”でそれぞれセンスアンプ１２が活性化された状
態にあるため、画像座標（１０，３０）から（２ｆ，４
ｆ）までの矩形領域のデータが活性化されている。以後
は、８クロック毎に順次列アドレスに“１０”を加算し
ながらアクセスすることで、従来例と同様の高速アクセ
スが可能である。

【００４７】垂直方向アクセスの場合にも、同様に、列
アドレスを外部から指定するタイミングで外部アクセス
方向制御信号を“０”に設定することにより、水平方向
アクセスと全く同じタイミングでアクセス可能である。

【００４８】垂直方向アクセスの場合には、アドレスコ
ントロラ３４内のレジスタ１の出力が“０”であり、カ
ウンタ２は動作せず、カウンタ３のみが動作してクロッ
ク毎に内部列アドレスの上位４ビットに“１”が加算さ
れ、垂直方向に並ぶ一連の画像データに対してアクセス
できる。バンクが切り替わるタイミングで、バンク制御
回路４は内部バンクセレクト信号の上位ビットをクロッ
クに同期して反転させる。

【００４９】本実施例によれば、１６×１６画素の画素
データの行アドレス境界の元で、任意な３２×３２画素
の画素データに対応するセンスアンプの活性化が可能で
あるので、アクセスする矩形領域が１７×１７画素以下
であればアクセス中に一度設定された各バンクの行アド
レスを変更する必要がないため、低消費電力化の効果も
ある。

【００５０】また、本実施例の説明では、扱う画像デー
タのサイズを１０２４×２０４８画素としたが、３２×
３２画素を基本単位として行アドレスと画像データとの
マッピングのみに依存するため、半導体記憶装置の容量
の許す範囲で３２画素単位で水平方向のサイズを任意に
変更可能である。

【００５１】以上のように、第１の実施例に係る半導体
記憶装置によると、水平方向アクセスにおける従来例と
同様な高速アクセスを維持しながら、垂直方向アクセス
においても高速にアクセスできる。また、従来例では高
速アクセスするために画像データのサイズ及びアクセス
する矩形領域のサイズに制約を受けていたが、本実施利
例によると、半導体記憶装置の列アドレスのサイズに関
わらず画像データの水平方向のサイズを選択でき、アク
セスする矩形領域のサイズを自由に選択できる。

【００５２】（第２の実施例）以下、本発明の第２の実
施例に係る半導体記憶装置について図５〜図９を参照し
ながら説明する。第２の実施例の説明において、従来例
及び第１の実施例と同様な構成要素については同一の符
号を付し説明を省略する。

【００５３】図５は第２の実施例の半導体記憶装置を示
すブロック図であり、図５において、５０はカラムデコ
ーダ(A) 、５１はカラムデコーダ(B) であり、カラムデ
コーダ(A) ５０は内部列アドレスＡをデコードしてセン
スアンプ１２からアクセスするデータを選択し、カラム
デコーダ(B) ５１は内部列アドレスＢをデコードしてセ
ンスアンプ１２からアクセスするデータを選択する。５
２は選択回路であり、カラムデコーダ(A) ５０及びカラ
ムデコーダ(B) ５１により選択された２つのアクセスす
るデータをアドレスコントロラ５３の内部選択アドレス
に従ってパラレルシリアル変換して入出力バッファ３５
に接続する。本実施例では内部選択アドレスが“０”の
ときカラムデコーダ(A) ５０からの出力が先に選択さ
れ、内部選択アドレスが“１”のときカラムデコーダ
(B) ５１からの出力が先に選択される。

【００５４】図６は第２の実施例の半導体記憶装置が備
えたアドレスコントロラ５３の内部の列アドレス制御部
を示すブロック図であり、図６において、４０、４２は
１ビットレジスタであり、本実施例では外部列アドレス
のビット０、ビット４を記憶する。４１、４３はカウン
タであり、外部列アドレスの他のビットを分担して記憶
する。本実施例では、各カウンタは３ビットカウンタで
あり、カウンタ４１が外部列アドレスのビット３からビ
ット１を記憶し、カウンタ４３が外部列アドレスのビッ
ト７からビット５を記憶している。カウンタ４１及びカ
ウンタ４３の出力Ｃはキャリー信号であり、カウンタの
値の各ビットが全て“１”の場合には“１”を出力しそ
れ以外の場合には“０”を出力する。４６は加算回路で
あり、入力ｄ１が“１”のとき入力ｄ０に“１”を加算
した結果を出力し入力ｄ１が“０”のとき入力ｄ０をそ
のまま出力する。加算回路４６は本実施例では３ビット
で構成している。４５は加算回路４６と同様な機能を持
つ加算回路であり、本実施例では４ビットで構成してい
る。４４はバンク制御回路であり、第１の実施例で示し
たバンク制御回路４と同様の機能を持ち、さらに内部バ
ンクセレクト信号を切り替えるタイミングを制御できる
機能を持っている。４７は選択回路であり、入力Ｓが
“０”のとき入力Ｄ０を出力Ｑ０に出力し且つ入力Ｄ１
を出力Ｑ１に出力し、入力Ｓが“１”のとき入力Ｄ０を
出力Ｑ１に出力し且つ入力Ｄ１を出力Ｑ０に出力する。
列カウンタ制御信号は列アドレスの入力のタイミングか
ら図９に示すようにＣＬＫを分周してクロックジェネレ
ータ３６により生成される。

【００５５】第２の実施例の半導体記憶装置において、
その列アドレスと画像データとの間には次のような対応
関係がある。なお、本実施例の半導体記憶装置の行アド
レス及びバンクアドレスと画像データとの対応関係は図
３に示す第１の実施例と同一である。

【００５６】図７は第２の実施例の半導体記憶装置の外
部列アドレスと画像データとの対応関係を示す図であ
る。ここで、図中の数値は全て１６進数で表示してあ
る。

【００５７】図７に示す外部列アドレスのマッピング
は、１つのバンクアドレスと１つの行アドレスとで選択
される１６×１６画素の画像データと外部列アドレスと
の対応関係を示しており、第１の実施例と全く同じであ
る。画素の水平方向のアドレスの下位４ビットをＸ
［３：０］、垂直方向のアドレスの下位４ビットをＹ
［３：０］で表し、外部列アドレスをＣ［７：０］で表
すと、 Ｃ［７：４］＝Ｙ［３：０］ Ｃ［３：０］＝Ｘ［３：０］ で示される対応関係がある。

【００５８】図８は第２の実施例の半導体記憶装置の内
部列アドレスと画像データとの対応関係を示す図であ
る。ここで、図中の数値は全て１６進数で表示してあ
る。

【００５９】図８に示す内部列アドレスのマッピング
は、２つの内部列アドレス（内部列アドレスＡ、内部列
アドレスＢ）と、１つのバンクアドレスと１つの行アド
レスとで選択される１６×１６画素の画像データとの対
応関係を示している。画素の水平方向のアドレスの下位
４ビットをＸ［３：０］、垂直方向のアドレスの下位４
ビットをＹ［３：０］で表し、内部列アドレスＡをＣＡ
［６：０］、内部列アドレスＢをＣＢ［６：０］で表す
と、 ＣＡ［６：３］＝ＣＢ［６：３］＝Ｙ［３：０］ ＣＡ［２：０］＝ＣＢ［２：０］＝Ｘ［３：１］ で示される対応関係がある。ただし、Ｘ［０］とＹ
［０］とが一致している場合には内部列アドレスＡが選
択され、一致していない場合には内部列アドレスＢが選
択される。

【００６０】以上のように構成された第２の実施例の半
導体記憶装置を画像メモリとして１個使い、８×８画素
の矩形領域に対してアクセスする場合の動作を図９に基
づいて説明する。

【００６１】図９は、画像メモリとしての第２の実施例
の半導体記憶装置において、左上点の座標（１ｄ，３
ｄ）で示される８×８画素の矩形領域に相当する画像デ
ータを始めに垂直方向に読み出し、後に水平方向にずら
して読み出す場合の動作の前半部を示すタイミング図で
ある。ここで、図中の数値は全て１６進数で表示してあ
る。

【００６２】図９に示すように、Ｖ１のタイミングから
アクティブコマンドＡＣにより、バンクアドレス
“３”、行アドレス“２０”を受け取ると、アドレスコ
ントロラ５３は行アドレスを記憶しバンク(3) 行アドレ
ス信号を出力する。バンク(3) ３３のロウデコーダ１０
は行アドレスで指定されたワード線を活性化し、メモリ
セルアレイ１１の１ワードデータをセンスアンプ１２に
繋げる。その後、センスアンプ１２が活性化され各メモ
リセルのデータが確定する。

【００６３】Ｖ２のタイミングからアクティブコマンド
ＡＣにより、バンクアドレス“１”、行アドレス“４
０”を受け取ると、アドレスコントロラ５３は行アドレ
スを記憶しバンク(1) 行アドレス信号を出力する。バン
ク(1) ３１のロウデコーダ１０は行アドレスで指定され
たワード線を活性化し、メモリセルアレイ１１の１ワー
ドデータをセンスアンプ１２に繋げる。その後、センス
アンプ１２が活性化され各メモリセルのデータが確定す
る。

【００６４】Ｖ３のタイミングからリードコマンドＲＣ
により、バンク(3) ３３に対して列アドレス“ｄｄ”、
アクセス方向制御信号“０”を受け取ると、内部列アド
レスロード信号がアクティブになり、アドレスコントロ
ラ５３はその内部のレジスタ１に垂直方向アクセスを示
す“０”を記憶し、レジスタ４０に列アドレスのビット
０の値として“１”を記憶し、カウンタ４１に列アドレ
スのビット３からビット１までの値として“６”を記憶
し、レジスタ４２に列アドレスのビット４の値として
“１”を記憶し、カウンタ４３に列アドレスのビット７
からビット５までの値として“６”を記憶する。

【００６５】レジスタ１の出力Ｑが“０”なので加算回
路４６の入力ｄ１は“０”となり、内部列アドレスＡ及
び内部列アドレスＢのビット２からビット０までの値と
しては、共に、外部から指定された列アドレスのビット
３からビット１までの値“６”が出力される。レジスタ
１の出力Ｑが“０”なので加算回路４５の入力ｄ１は
“１”となり、選択回路４７の入力Ｄ０には外部列アド
レスのビット７からビット４までの値“ｄ”が入力さ
れ、また、選択回路４７の入力Ｄ１には外部列アドレス
のビット７からビット４までの値“ｄ”に“１”を加算
した値“ｅ”が入力される。レジスタ４０及びレジスタ
４２の出力は共に“１”なので選択回路４６の入力Ｓは
“０”となり、内部列アドレスＡのビット６からビット
３までの値としては“ｄ”が出力され、内部列アドレス
Ｂのビット６からビット３までの値としては“ｅ”が出
力される。最終的に、内部列アドレスＡとしては“６
ｅ”が、内部列アドレスＢとしては“７６”が、内部選
択アドレスとしては“０”が出力される。

【００６６】バンク(3) ３３のカラムデコーダ(A) ５
０、カラムデコーダ(B) ５１は、それぞれセンスアンプ
１２のデータの中からそれぞれの内部列アドレスにより
データを選択し選択されたデータを選択回路５２に出力
する。選択回路５２は内部選択アドレスの値が“０”な
のでカラムデコーダ(A) ５０からの出力を先に入出力バ
ッファ３５に出力し、次のクロックでカラムデコーダ
(B) ５１からの出力を入出力バッファ３５に出力する。
そして、図８に太線部分で示す、バンク(3) ３３におけ
るＸ方向アドレス“ｄ”、Ｙ方向アドレス“ｄ”のデー
タが先に読み出され、次のクロックでＸ方向アドレス
“ｄ”、Ｙ方向アドレス“ｅ”のデータが読み出される
（図９のＶ５、Ｖ６のタイミング）。

【００６７】Ｖ４のタイミングで、アドレスコントロラ
５３内において列カウンタ制御信号が“１”となりカウ
ンタ４３の出力が“１”だけインクリメントされ、カウ
ンタ４３はその出力Ｑから“７”を出力し、出力Ｃから
“１”を出力する。内部列アドレスＡ及び内部列アドレ
スＢのビット２からビット０までの値としては、共に、
外部から指定された列アドレスのビット３からビット１
までの値“６”が出力される。選択回路４７の入力Ｄ０
には“ｆ”が入力され、また、選択回路４７の入力Ｄ１
には“ｆ”に“１”を加算した値“０”が入力される。
最終的に、内部列アドレスＡとしては“７ｅ”が、内部
列アドレスＢとしては“０６”が、内部選択アドレスと
しては“０”が出力される。 Ｖ５のタイミングでバン
ク制御回路４４の入力ＥＮ及び入力ＣＶが共に“１”に
なり、バンク制御回路４４は内部バンクセレクト信号の
ビット１をクロックに同期して反転させ“１”を出力す
る。

【００６８】バンク(3) ３３のカラムデコーダ(A) ５
０、カラムデコーダ(B) ５１は、それぞれセンスアンプ
１２のデータの中からそれぞれの内部列アドレスにより
データを選択し選択されたデータを選択回路５２に出力
し、同様に、バンク(1) ３１のカラムデコーダ(A) ５
０、カラムデコーダ(B) ５１は、それぞれセンスアンプ
１２のデータの中からそれぞれの内部列アドレスにより
データを選択し選択されたデータを選択回路５２に出力
する。各々の選択回路５２は内部選択アドレスの値が
“０”なのでカラムデコーダ(A) ５０からの出力を先に
入出力バッファ３５に出力し、次のクロックでカラムデ
コーダ(B) ５１からの出力を入出力バッファ３５に出力
する。入出力バッファ３５は内部バンクアドレスの遷移
により初めにバンク(3) ３３からのデータを出力し、次
のクロックでバンク(1) ３１からのデータを出力する。
即ち、図８に示す、バンク(3) ３３におけるＸ方向アド
レス“ｄ”、Ｙ方向アドレス“ｆ”のデータが先に読み
出され、次のクロックでバンク(1) ３１におけるＸ方向
アドレス“ｄ”、Ｙ方向アドレス“０”のデータが読み
出される。（Ｖ７、Ｖ８のタイミング）以下同様に繰り
返していくことで画像データの垂直方向アクセスをクロ
ックの入力のみで行なえる。

【００６９】Ｖ４のタイミングからアクティブコマンド
ＡＣによりバンクアドレス“２”、行アドレス“２１”
を受け取ると、アドレスコントロラ５３は行アドレスを
記憶しバンク(2) 行アドレス信号を出力する。バンク
(2) ３２のロウデコーダ１０は行アドレスで指定された
ワード線を活性化し、メモリセルアレイ１１の１ワード
データをセンスアンプ１２に繋げる。その後、センスア
ンプ１２が活性化され各メモリセルのデータが確定す
る。

【００７０】同様に、Ｖ６のタイミングからバンク(0)
３０に対して行アドレス“４１”でバンク(0) ３０の各
メモリセルのデータをセンスアンプ１２に繋げる。バン
ク(2) ３２及びバンク(0) ３０に対する前記の動作はバ
ンク(1) ３１及びバンク(3)３３からのデータ読み出し
動作とは独立に動作できる。

【００７１】以上までの動作で、バンク(0) ３０におい
て行アドレス“４１”で、バンク(1) ３１において行ア
ドレス“４０”で、バンク(2) ３２において行アドレス
“２１”で、バンク(3) ３３において行アドレス“２
０”でそれぞれセンスアンプ１２が活性化された状態に
あるので画像座標（１０，３０）から（２ｆ，４ｆ）ま
での矩形領域のデータが活性化されている。以後は、８
クロック毎に順次列アドレスに“１０”を加算しながら
アクセスすることによって従来例と同様の高速アクセス
が可能である。

【００７２】例えば、Ｖ９のタイミングからリードコマ
ンドＲＣにより、バンクアドレス“３”、列アドレス
“ｄｅ”、アクセス方向制御信号“０”を受け取ると、
同様に、内部列アドレスロード信号がアクティブにな
り、アドレスコントロラ５３はその内部のレジスタ１に
垂直方向アクセスを示す“０”を記憶し、レジスタ４０
に列アドレスのビット０の値としての“０”を記憶し、
カウンタ４１に列アドレスのビット３からビット１まで
の値としての“７”を記憶し、レジスタ４２に列アドレ
スのビット４の値としての“１”を記憶し、カウンタ４
３に列アドレスのビット７からビット５までの値として
の“６”を記憶する。レジスタ１の出力Ｑが“０”なの
で加算回路４６の入力ｄ１は“０”となり、内部列アド
レスＡ及び内部列アドレスＢのビット２からビット０ま
での値としては、共に、外部から指定された列アドレス
のビット３からビット１までの値“７”が出力される。
レジスタ１の出力Ｑが“０”なので加算回路４５の入力
ｄ１は“１”となり、選択回路４７の入力Ｄ０には外部
列アドレスのビット７からビット４までの値“ｄ”が入
力され、また、選択回路４７の入力Ｄ１には外部列アド
レスのビット７からビット４までの値“ｄ”に“１”を
加算した値“ｅ”が入力される。レジスタ４０の出力が
“０”でレジスタ４２の出力が“１”なので選択回路４
７の入力Ｓは“１”となり、内部列アドレスＡとしては
“７７”が、内部列アドレスＢとしては“６ｆ”が、内
部選択アドレスとしては“１”が出力される。

【００７３】バンク(3) ３３のカラムデコーダ(A) ５
０、カラムデコーダ(B) ５１は、それぞれセンスアンプ
１２のデータの中からそれぞれの内部列アドレスにより
データを選択し選択されたデータを選択回路５２に出力
し、同様に、バンク(1) ３１のカラムデコーダ(A) ５
０、カラムデコーダ(B) ５１は、それぞれセンスアンプ
１２のデータの中からそれぞれの内部列アドレスにより
データを選択し選択されたデータを選択回路５２に出力
する。各々の選択回路５２は内部選択アドレスの値が
“１”なのでカラムデコーダ(B) ５１からの出力を先に
入出力バッファ３５に出力し、次のクロックでカラムデ
コーダ(A) ５０からの出力を入出力バッファ３５に出力
する。入出力バッファ３５は内部バンクアドレスが
“３”であるのでバンク(3) ３３からのデータを出力す
る。即ち、図８に示す、バンク(3) ３３におけるＸ方向
アドレス“ｅ”、Ｙ方向アドレス“ｄ”のデータが先に
読み出され、次のクロックでＸ方向アドレス“ｅ”、Ｙ
方向アドレス“ｅ”のデータが読み出される。

【００７４】水平方向アクセスの場合にも、同様に、列
アドレスを外部から指定するタイミングで外部アクセス
方向制御信号を“１”に設定することによって、垂直方
向アクセスと全く同じタイミングでアクセス可能であ
る。

【００７５】以上のように、第２の実施例に係る半導体
記憶装置によると、第１の実施例と同様に、水平、垂直
両方向に対して高速なアクセスを実現でき、さらに、列
アドレスのデコードを２クロックの期間で並列処理する
ことによって、より高速なシステムクロックでの動作が
可能となる。

【００７６】（第３の実施例）以下、本発明の第３の実
施例に係る半導体記憶装置を２個備えた画像処理システ
ムについて図１０〜図１４を参照しながら説明する。第
３の実施例の説明において、従来例、第１及び第２の実
施例と同様な構成要素については同一の符号を付し説明
を省略する。

【００７７】本実施例では第１の実施例と同様に８ビッ
ト×２Ｍの半導体記憶装置を想定しており、各半導体記
憶装置は、行アドレス１１ビット、バンクアドレス２ビ
ット、列アドレス８ビットでアドレッシングされる。画
像データを１画素当たり８ビットのデータとして記憶
し、水平方向に最大１０２４画素、垂直方向に最大４０
９６画素のデータを蓄える。本実施例では画像処理装置
と半導体記憶装置との間のアクセスを高速に実行するた
め２画素分のデータを同時にアクセスする場合を想定し
ている。

【００７８】図１０は第３の実施例の半導体記憶装置を
画像メモリとして２個備えた画像処理システムを示すブ
ロック図であり、図１０において、６０は画像データ入
力装置、６１は画像処理装置、６２は画像データ出力装
置、６３、６４はそれぞれ第３の実施例に係る半導体記
憶装置(A) 、半導体記憶装置(B) であり、半導体記憶装
置(A) ６３及び半導体記憶装置(B) ６４は図１に示す第
１の実施例の半導体記憶装置と同様の構成である。

【００７９】図１１は半導体記憶装置(A) ６３、半導体
記憶装置(B) ６４がそれぞれ備えたアドレスコントロラ
３４の内部の列アドレス制御部を示すブロック図であ
り、図１１において、８０、８１はアドレスコントロラ
３４内の列アドレス制御部に設けられたカウンタであ
り、カウンタ８０、８１の機能について図１２を用いて
以下に説明する。

【００８０】図１２はカウンタ８０、８１を示すブロッ
ク図であり、図１２において、７１はセレクタであり、
入力Ｓが“１”のとき入力ｄ１の値をｑに出力し、入力
Ｓが“０”のとき入力ｄ０の値をｑに出力する。セレク
タ７１は本実施例では４ビットで構成される。７２はレ
ジスタであり本実施例では４ビットで構成される。７３
はレジスタであり本実施例では２ビットで構成される。
レジスタ７３の入力ＷＥ２はクロックジェネレータ３６
によって生成される。レジスタ７３には画像処理装置６
１が半導体記憶装置(A) ６３、半導体記憶装置(B) ６４
に対してデータをアクセスする前に値が設定される。７
４〜７７は加算回路であり、加算回路７４〜７７のそれ
ぞれの出力ｃは入力ｄ０とｄ１とのアンド出力であり、
出力ｑは入力ｄ０とｄ１との排他論理和出力である。

【００８１】本実施例の半導体記憶装置(A) ６３、半導
体記憶装置(B) ６４においては、アクセスを行なう前
に、アドレスコントロラ３４内のカウンタ８０、８１の
それぞれのレジスタ７３に画像処理システムのメモリ構
成に従って値を設定する必要がある。ここで、例えば、
画像処理装置６１における半導体記憶装置に対するポー
トを１つとする場合（第１の実施例と同様の構成）に
は、半導体記憶装置のアドレスコントロラ３４内のカウ
ンタ８０、８１のレジスタ７３に共に“３”を設定す
る。レジスタ７３に“３”を設定した場合、図１２から
明らかなように、カウンタ８０、８１は通常の４ビット
カウンタと同じ動作をする。本実施例のように、画像処
理装置６１における半導体記憶装置に対するポートを２
つにし、同一行アドレス、同一バンクアドレスで指定さ
れる画素数が１つのポートの場合に比べて水平方向に２
倍となるようにした場合には、各半導体記憶装置のアド
レスコントロラ３４内のカウンタ８１のレジスタ７３に
“３”を、カウンタ８０のレジスタ７３に“１”を設定
する。

【００８２】図１３は第３の実施例の半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４のアドレスと画像デ
ータとの対応関係を示す図である。ここで、図中の数値
は全て１６進数で表示してある。

【００８３】図１３において、右下に描かれた４つの最
小の正方形はそれぞれ１つの画素を示し、内部の英数字
の一文字目は半導体記憶装置(A) ６３、半導体記憶装置
(B)６４の何れかを示し、二文字目は各半導体記憶装置
の列アドレスのビット７の値を示している。図の左下の
正方形は２×２画素のデータをひとかたまりとして示し
ており、内部の数字は列アドレスのビット６〜ビット０
の値を示している。３２×１６画素のデータを１つのバ
ンクの１つの行に割り当てる。同一の行アドレスで選択
される４つのバンクの各画像データを６４×３２画素の
矩形領域（図１３の上側の太線で囲まれた領域）に割り
当てる。

【００８４】画素の水平方向のアドレスをＸ［９：
０］、垂直方向のアドレスをＹ［１１：０］で表し、半
導体記憶装置(A) ６３、半導体記憶装置(B) ６４で共通
の行アドレスをＲ［１０：０］、バンクアドレスをＢ
［１：０］、半導体記憶装置(A) ６３の列アドレスをＣ
Ａ［７：０］、半導体記憶装置(B) ６４の列アドレスを
ＣＢ［７：０］で表すと、水平方向、垂直方向アクセス
時に共通な関係として、 ＣＡ［３：０］＝ＣＢ［３：０］＝Ｘ［４：１］ ＣＡ［６：４］＝ＣＢ［６：４］＝Ｙ［３：１］ Ｂ［０］＝Ｘ［５］ Ｂ［１］＝Ｙ［４］ Ｒ［３：０］＝Ｘ［９：６］ Ｒ［１０：４］＝Ｙ［１１：５］ で示される対応関係があり、水平方向アクセス時のみの
関係として、 ＣＡ［３］＝ＣＢ［３］＝Ｙ［０］ で示される対応関係があり、垂直方向アクセス時のみの
関係として、 ＣＡ［３］＝Ｘ［０］ ＣＢ［３］＝！Ｘ［０］ で示される対応関係がある。ただし、「！」は反転信号
を示す。

【００８５】以上のように構成された第３の実施例の半
導体記憶装置(A) ６３、半導体記憶装置(B) ６４を備え
た画像処理システムにおいて、８×８画素の矩形領域に
対してアクセスする場合における動作を図１４に基づい
て説明する。

【００８６】図１４は、左上点の座標（１ｄ，３ｄ）で
示される８×８画素の矩形領域に相当する画像データを
垂直方向に読み出す場合の動作の前半部を示すタイミン
グ図である。ここで、図中の数値は全て１６進数で表示
してある。

【００８７】図１４に示すように、半導体記憶装置(A)
６３、半導体記憶装置(B) ６４において、Ｗ１のタイミ
ングからアクティブコマンドＡＣにより、バンクアドレ
ス“２”、行アドレス“１０”を受け取ると、アドレス
コントロラ３４は行アドレスを記憶しバンク(2) 行アド
レス信号を出力する。バンク(2) ３２のロウデコーダ１
０は行アドレスで指定されたワード線を活性化し、メモ
リセルアレイ１１の１ワードデータをセンスアンプ１２
に繋げる。その後、センスアンプ１２が活性化され各メ
モリセルのデータが確定する。

【００８８】Ｗ２のタイミングからアクティブコマンド
ＡＣにより、バンクアドレス“０”、行アドレス“２
０”を受け取ると、アドレスコントロラ３４は行アドレ
スを記憶しバンク(0) 行アドレス信号を出力する。バン
ク(0) ３０のロウデコーダ１０は行アドレスで指定され
たワード線を活性化し、メモリセルアレイ１１の１ワー
ドデータをセンスアンプ１２に繋げる。その後、センス
アンプ１２が活性化され各メモリセルのデータが確定す
る。

【００８９】Ｗ３のタイミングからリードコマンドＲＣ
により、半導体記憶装置(A) ６３は、バンクアドレス
“２”、列アドレス“ｅｅ”、アクセス方向制御信号
“０”を受け取ると、アドレスコントロラ３４はその内
部のレジスタ１に垂直方向アクセスを示す“０”を記憶
し、カウンタ８０内のレジスタ７２に“ｅ”を記憶し、
カウンタ８１内のレジスタ７２に“ｅ”を記憶する。そ
して、バンク(2) ３２のカラムデコーダ１３は、指定さ
れた列アドレスによりセンスアンプ１２のデータを選択
してバンク(2) 内部データ信号として出力する。入出力
バッファ３５は、内部バンクアドレスによりバンク(2)
内部データ信号を外部データ信号として出力する（Ｗ５
タイミング）。

【００９０】同時に、半導体記憶装置(B) ６４は、バン
クアドレス“２”、列アドレス“６ｅ”、アクセス方向
制御信号“０”を受け取ると、アドレスコントロラ３４
はその内部のレジスタ１に垂直方向アクセスを示す
“０”を記憶し、カウンタ８０内のレジスタ７２に
“６”を記憶し、カウンタ８１内のレジスタ７２に
“ｅ”を記憶する。そして、バンク(2) ３２のカラムデ
コーダ１３は、指定された列アドレスによりセンスアン
プ１２のデータを選択してバンク(2) 内部データ信号と
して出力する。入出力バッファ３５は、内部バンクアド
レスによりバンク(2) 内部データ信号を外部データ信号
として出力する。

【００９１】Ｗ３のタイミングからは、半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４において、アドレス
コントロラ３４内のレジスタ１の出力が“０”なのでカ
ウンタ８１は動作せず、カウンタ８０のみが動作する。

【００９２】ここで、半導体記憶装置(A) ６３、半導体
記憶装置(B) ６４のアドレスコントロラ内の各カウンタ
８０の動作についてそれぞれ説明する。まず、半導体記
憶装置(A) ６３のアドレスコントロラ内のカウンタ８０
において、Ｗ４のタイミングでその内部のレジスタ７２
の出力ｑが“ｆ”となり、下位３ビットが全て“１”な
ので加算回路７４、７５、７６の出力ｃは全て“１”と
なる。また、レジスタ７３の出力ｑからは“１”が出力
されているためキャリー信号Ｃは“１”となり、加算回
路７７の入力ｄ１は“０”のままなのでレジスタ７２の
入力ｄには“８”が入力される。アドレスコントロラ３
４内において、カウンタ８０のキャリー信号Ｃが“１”
であり且つ垂直方向アクセスなので、バンク制御回路４
は内部バンクセレクト信号の上位ビットをクロックに同
期して反転させ以後内部バンクセレクト信号として
“０”を出力する。

【００９３】同様に、半導体記憶装置(B) ６４のアドレ
スコントロラ内のカウンタ８０において、Ｗ４のタイミ
ングでその内部のレジスタ７２の出力ｑが“７”とな
り、下位３ビットが全て１なので加算回路７４、７５、
７６の出力ｃは全て“１”となる。また、レジスタ７３
の出力ｑからは“１”が出力されているためキャリー信
号Ｃが“１”となり、加算回路７７の入力ｄ１は０のま
まなのでレジスタ７２の入力ｄには“０”が入力され
る。アドレスコントロラ３４内において、カウンタ８０
のキャリー信号Ｃが“１”であり且つ垂直方向アクセス
なので、バンク制御回路４は内部バンクセレクト信号の
上位ビットをクロックに同期して反転させ以後内部バン
クセレクト信号として“０”を出力する。

【００９４】半導体記憶装置(A) ６３、半導体記憶装置
(B) ６４において、Ｗ４のタイミングでアクティブコマ
ンドＡＣにより、バンクアドレス“３”、行アドレス
“１０”を受け取ると、アドレスコントロラ３４はバン
ク(3) ３３の行アドレスを記憶しバンク(3) 行アドレス
信号を出力する。バンク(3) ３３のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(0) ３０、バンク(2) ３２に対しては影響を及ぼさない
ので、バンク(0) ３０、バンク(2) ３２からのデータは
順次出し続けることが可能である。

【００９５】同様に、Ｗ７のタイミングでアクティブコ
マンドＡＣにより、バンクアドレス“１”、行アドレス
“２０”を受け取ると、アドレスコントロラ３４はバン
ク(1) ３１の行アドレスを記憶しバンク(1) 行アドレス
信号を出力する。バンク(1)３１のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(0) ３０、バンク(2) ３２に対しては影響を及ぼさない
ので、バンク(0) ３０、バンク(2) ３２からのデータは
順次出し続けることが可能である。

【００９６】以上までの動作により、半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４において、バンク
(0) ３０、バンク(1) ３１における行アドレス“２０”
で、バンク(2) ３２、バンク(3) ３３における行アドレ
ス“１０”でそれぞれセンスアンプ１２が活性化された
状態にあるため、画像座標（０，２０）から（３ｆ，３
ｆ）までの矩形領域のデータが活性化されている。以後
は、５クロック毎に順次列アドレスを変えながらアクセ
スすることでデータを２画素分ずつアクセスできる。

【００９７】水平方向アクセスの場合にも、同様に、列
アドレスを外部から指定するタイミングで外部アクセス
方向制御信号を“１”に設定することにより、垂直方向
アクセスと全く同じタイミングでアクセス可能である。

【００９８】以上のように、第３の実施例に係る半導体
記憶装置によると、画像処理装置のポート数を増やし画
像処理装置と半導体記憶装置との間のデータバンド幅を
増やすことによりアクセスを高速化しながら、水平方
向、垂直方向のアクセスが実現できる。

【００９９】（第４の実施例）以下、本発明の第４の実
施例に係る半導体記憶装置を２個備えた画像処理システ
ムについて図１５〜図１９を参照しながら説明する。第
４の実施例の説明において、従来例、第１、第２及び第
３の実施例と同様な構成要素については同一の符号を付
し説明を省略する。

【０１００】本実施例では第１の実施例と同様に８ビッ
ト×２Ｍの半導体記憶装置を想定しており、各半導体記
憶装置は、行アドレス１１ビット、バンクアドレス２ビ
ット、列アドレス８ビットでアドレッシングされる。画
像データを１画素当たり８ビットのデータとして記憶
し、水平方向に最大１０２４画素、垂直方向に最大４０
９６画素のデータを蓄える。本実施例では画像処理装置
と半導体記憶装置との間のアクセスを高速に実行するた
め２画素分のデータを同時にアクセスする場合を想定し
ている。

【０１０１】第４の実施例の画像処理システムは図１０
に示す第３の実施例の画像処理システムと同様の構成で
あり、本実施例の画像処理システムが備える半導体記憶
装置(A) ６３、半導体記憶装置(B) ６４は図５に示す第
２の実施例の半導体記憶装置と同様の構成である。

【０１０２】図１５は第４の実施例の半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４がそれぞれ備えたア
ドレスコントロラ５３の内部の列アドレス制御部を示す
ブロック図であり、図１５において、１０１、１０２は
アドレスコントロラ５３内の列アドレス制御部に設けら
れたカウンタであり、カウンタ１０１、１０２の機能に
ついて図１６を用いて以下に説明する。

【０１０３】図１６はカウンタ１０１、１０２を示すブ
ロック図であり、図１６において、９１はセレクタであ
り、入力Ｓが“１”のとき入力ｄ１の値をｑに出力し、
入力Ｓが“０”のとき入力ｄ０の値をｑに出力する。セ
レクタ９１は本実施例では３ビットで構成される。９２
はレジスタであり本実施例では３ビットで構成される。

【０１０４】本実施例の半導体記憶装置(A) ６３、半導
体記憶装置(B) ６４においては、第３の実施例と同様
に、アクセスを行なう前に、アドレスコントロラ５３内
のカウンタ１０１のレジスタ７３に“３”を、カウンタ
１０２のレジスタ７３に“１”を設定する。

【０１０５】第４の実施例の半導体記憶装置(A) ６３、
半導体記憶装置(B) ６４において、その列アドレスと画
像データとの間には次のような対応関係がある。なお、
本実施例の半導体記憶装置(A) ６３、半導体記憶装置
(B) ６４の行アドレス及びバンクアドレスと画像データ
との対応関係は図１３に示す第３の実施例と同一であ
る。

【０１０６】図１７は第４の実施例の半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４の外部列アドレスと
画像データとの対応関係を示す図である。ここで、図中
の数値は全て１６進数で表示してある。

【０１０７】図１７に示す外部列アドレスのマッピング
は、１つのバンクアドレスと１つの行アドレスとで選択
される３２×１６画素の画像データと外部列アドレスと
の対応関係を示しており、最小の正方形は１つの画素を
示し、その内部の英数字の一文字目は半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４の何れかを示し、二
文字目以降は各半導体記憶装置の外部列アドレスを示し
ている。

【０１０８】画素の水平方向のアドレスをＸ［９：
０］、垂直方向のアドレスをＹ［１１：０］で表し、半
導体記憶装置(A) ６３、半導体記憶装置(B) ６４で共通
の行アドレスをＲ［１０：０］、バンクアドレスをＢ
［１：０］、半導体記憶装置(A) ６３の外部列アドレス
をＣＡ［７：０］、半導体記憶装置(B) ６４の外部列ア
ドレスをＣＢ［７：０］で表すと、第３の実施例と同様
に、水平方向、垂直方向アクセス時に共通な関係とし
て、 ＣＡ［３：０］＝ＣＢ［３：０］＝Ｘ［４：１］ ＣＡ［６：４］＝ＣＢ［６：４］＝Ｙ［３：１］ Ｂ［０］＝Ｘ［５］ Ｂ［１］＝Ｙ［４］ Ｒ［３：０］＝Ｘ［９：６］ Ｒ［１０：４］＝Ｙ［１１：５］ で示される対応関係があり、水平方向アクセス時のみの
関係として、 ＣＡ［３］＝ＣＢ［３］＝Ｙ［０］ で示される対応関係があり、垂直方向アクセス時のみの
関係として、 ＣＡ［３］＝Ｘ［０］ ＣＢ［３］＝！Ｘ［０］ で示される対応関係がある。ただし、「！」は反転信号
を示す。

【０１０９】図１８は第４の実施例の半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４の内部列アドレスと
画像データとの対応関係を示す図である。ここで、図中
の数値は全て１６進数で表示してある。

【０１１０】図１８に示す内部列アドレスマッピング
は、外部列アドレスマッピングと画像データの位置関係
を同一にして半導体記憶装置(A) ６３、半導体記憶装置
(B) ６４のそれぞれの内部列アドレスＡ、内部列アドレ
スＢを示している。

【０１１１】以上のように構成された第４の実施例の半
導体記憶装置(A) ６３、半導体記憶装置(B) ６４を備え
た画像処理システムにおいて、８×８画素の矩形領域に
対してアクセスする場合における動作を図１９に基づい
て説明する。

【０１１２】図１９は、左上点の座標（１ｄ，３ｄ）で
示される８×８画素の矩形領域に相当する画像データを
垂直方向に読みだす場合の動作の前半部を示すタイミン
グ図である。ここで、図中の数値は全て１６進数で表示
してある。

【０１１３】図１９に示すように、半導体記憶装置(A)
６３、半導体記憶装置(B) ６４において、Ｚ１のタイミ
ングからアクティブコマンドＡＣにより、バンクアドレ
ス“２”、行アドレス“１０”を受け取ると、アドレス
コントロラ５３は行アドレスを記憶しバンク(2) 行アド
レス信号を出力する。バンク(2) ３２のロウデコーダ１
０は行アドレスで指定されたワード線を活性化し、メモ
リセルアレイ１１の１ワードデータをセンスアンプ１２
に繋げる。その後、センスアンプ１２が活性化され各メ
モリセルのデータが確定する。

【０１１４】Ｚ２のタイミングからアクティブコマンド
ＡＣにより、バンクアドレス“０”、行アドレス“２
０”を受け取ると、アドレスコントロラ５３は行アドレ
スを記憶しバンク(0) 行アドレス信号を出力する。バン
ク(0) ３０のロウデコーダ１０は行アドレスで指定され
たワード線を活性化し、メモリセルアレイ１１の１ワー
ドデータをセンスアンプ１２に繋げる。その後、センス
アンプ１２が活性化され各メモリセルのデータが確定す
る。

【０１１５】Ｚ３のタイミングからリードコマンドＲＣ
により、半導体記憶装置(A) ６３は、バンクアドレス
“２”、列アドレス“ｅｅ”、アクセス方向制御信号
“０”を受け取ると、アドレスコントロラ５３はその内
部のレジスタ１に垂直方向アクセスを示す“０”を記憶
し、レジスタ４０、４２に“０”を記憶し、カウンタ１
０１、１０２の内部のレジスタ９２に“７”を記憶す
る。内部列アドレスＡは“７７”を出力し内部列アドレ
スＢは“７ｆ”を出力する。そして、バンク(2) ３２の
カラムデコーダ(A) ５０及びカラムデコーダ(B) ５１は
それぞれ指定された内部列アドレスからセンスアンプ１
２のデータを選択してバンク(2) ３２の選択回路５２に
それぞれ出力する。ここで、内部選択アドレスが“０”
であるのでカラムデコーダ(A) ５０からのデータが先に
入出力バッファ３５に出力され、次のクロックでカラム
デコーダ(B) ５１からのデータが入出力バッファ３５に
出力される。入出力バッファ３５は選択回路５２の出力
を外部データ信号として順次出力する（Ｚ５、Ｚ６のタ
イミング）。

【０１１６】同時に、Ｚ３のタイミングからリードコマ
ンドＲＣにより、半導体記憶装置(B) ６４は、バンクア
ドレス“２”、列アドレス“６ｅ”、アクセス方向制御
信号“０”を受け取ると、アドレスコントロラ５３はそ
の内部のレジスタ１に垂直方向アクセスを示す“０”を
記憶し、レジスタ４０、４２に“０”を記憶し、カウン
タ１０１の内部のレジスタ９２に“７”を記憶しカウン
タ１０２の内部のレジスタ９２に“３”を記憶する。内
部列アドレスＡは“３７”を出力し内部列アドレスＢは
“３ｆ”を出力する。そして、バンク(2) ３２のカラム
デコーダ(A) ５０及びカラムデコーダ(B) ５１はそれぞ
れ指定された内部列アドレスからセンスアンプ１２のデ
ータを選択してバンク(2) ３２の選択回路５２にそれぞ
れ出力する。ここで、内部選択アドレスが“０”である
のでカラムデコーダ(A) ５０からのデータが先に入出力
バッファ３５に出力され、次のクロックでカラムデコー
ダ(B) ５１からのデータが入出力バッファ３５に出力さ
れる。入出力バッファ３５は選択回路５２の出力を外部
データ信号として順次出力する。

【０１１７】Ｚ３のタイミングからは、半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４において、アドレス
コントロラ５３内のレジスタ１の出力が“０”なのでカ
ウンタ１０１は動作せず、カウンタ１０２のみが動作す
る。

【０１１８】ここで、半導体記憶装置(A) ６３のアドレ
スコントロラ５３内のカウンタ１０２の動作について説
明する。まず、半導体記憶装置(A) ６３のアドレスコン
トロラ５３内のカウンタ１０２において、Ｚ４のタイミ
ングでその内部のレジスタ９２の出力ｑが“７”とな
り、下位２ビットが全て“１”なので加算回路７５、７
６の出力ｃは全て“１”が出力される。また、レジスタ
７３の出力ｑからは“１”が出力されているためキャリ
ー信号Ｃは“１”となり、加算回路７７の入力ｄ１は
“０”のままなのでレジスタ９２の入力ｄには“４”が
入力される。アドレスコントロラ５３内において、カウ
ンタ１０２のキャリー信号Ｃが“１”であり且つ垂直方
向アクセスなので、バンク制御回路４４は内部バンクセ
レクト信号の上位ビットをクロックに同期して反転させ
以後内部バンクセレクト信号として“０”を出力する。

【０１１９】半導体記憶装置(A) ６３、半導体記憶装置
(B) ６４において、Ｚ４のタイミングでアクティブコマ
ンドＡＣにより、バンクアドレス“３”、行アドレス
“１１”を受け取ると、アドレスコントロラ５３はバン
ク(3) ３３の行アドレスを記憶しバンク(3) 行アドレス
信号を出力する。バンク(3) ３３のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(0) ３０、バンク(2) ３２に対しては影響を及ぼさない
ので、バンク(0) ３０、バンク(2) ３２からのデータは
順次出し続けることが可能である。

【０１２０】同様に、Ｚ５のタイミングでアクティブコ
マンドＡＣにより、バンクアドレス“１”、行アドレス
“２０”を受け取ると、アドレスコントロラ５３はバン
ク(0) ３０の行アドレスを記憶しバンク(1) 行アドレス
信号を出力する。バンク(1)３１のロウデコーダ１０は
行アドレスで指定されたワード線を活性化し、メモリセ
ルアレイ１１の１ワードデータをセンスアンプ１２に繋
げる。その後、センスアンプ１２が活性化され各メモリ
セルのデータが確定する。この期間においても、バンク
(0) ３０、バンク(2) ３２に対しては影響を及ぼさない
ので、バンク(0) ３０、バンク(2) ３２からのデータは
順次出し続けることが可能である。

【０１２１】以上までの動作により、半導体記憶装置
(A) ６３、半導体記憶装置(B) ６４において、バンク
(0) ３０、バンク(1) ３１における行アドレス“２０”
で、バンク(2) ３２、バンク(3) ３３における行アドレ
ス“１０”でそれぞれセンスアンプ１２が活性化された
状態にあるため、画像座標（０，２０）から（３ｆ，３
ｆ）までの矩形領域のデータが活性化されている。以後
は、６クロック毎に順次列アドレスを変えながらアクセ
スすることでデータを２画素分ずつアクセスできる。

【０１２２】水平方向アクセスの場合にも、同様に、列
アドレスを外部から指定するタイミングで外部アクセス
方向制御信号を“１”に設定することより、垂直方向ア
クセスと全く同じタイミングでアクセス可能である。

【０１２３】以上のように、第４の実施例に係る半導体
記憶装置によると、第３の実施例と同様に、画像処理装
置のポート数を増やし画像処理装置と半導体記憶装置と
の間のデータバンド幅を増やすことによりアクセスを高
速化しながら、水平方向、垂直方向のアクセスが実現で
きる。さらに、列アドレスのデコードを２クロックの期
間で並列処理することによって、より高速なシステムク
ロックでの動作が可能となる。

【０１２４】

【発明の効果】以上説明したように、請求項１の発明に
係る半導体記憶装置によると、複数個のカウンタの動作
状態をアクセス方向に基づいて制御することができるた
め、画像データに対して水平方向及び垂直方向のアクセ
スを選択的に行なうことが可能となる。また、バンクア
ドレスを変更することができるのでアクセスする矩形領
域のサイズに関わらず高速なアクセスが可能になる。さ
らに、最初にアクセスする方向に対して、複数個の行ア
ドレスを割り振ることによって、画像データのサイズを
半導体記憶装置の列アドレスのサイズに依存しないよう
にすることができる。

【０１２５】また、請求項２の発明に係る半導体記憶装
置によると、アクセス方向に応じて同時に複数個の内部
列アドレスを生成し、該複数個の内部列アドレスのデコ
ードを例えば２クロックの期間で並列処理することがで
きるため、水平方向及び垂直方向のアクセスをより高速
なシステムクロックで動作させることが可能となる。

【０１２６】さらに、請求項３の発明に係る半導体記憶
装置によると、半導体記憶装置を複数個同時に使用する
場合にも、各半導体記憶装置内の複数個のカウンタのそ
れぞれの動作条件を設定することによって、複数個の半
導体記憶装置の水平方向及び垂直方向のアクセスが可能
となり、高速で多機能な画像処理システムを容易に構成
できる。

【０１２７】以上のように、本発明によると、半導体記
憶装置の列アドレスのサイズに関わらずデータのサイズ
を選択でき、アクセスする矩形領域のサイズを選択で
き、アクセスする方向を選択できる高速で簡単な構成の
半導体記憶装置を提供することができる。また、画像デ
ータと高速なアクセスが必要な画像処理システムで複数
個の半導体記憶装置を使用して同時に複数個の画素デー
タにアクセスする場合においても、アクセスする方向を
選択できる高速で簡単な構成の半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体記憶装置を
示すブロック図である。

【図２】前記第１の実施例に係る半導体記憶装置のアド
レスコントロラ内の列アドレス制御部を示すブロック図
である。

【図３】前記第１の実施例に係る半導体記憶装置のアド
レスと画像データとの対応関係を示す図である。

【図４】前記第１の実施例に係る半導体記憶装置の読み
出し動作を示すタイミング図である。

【図５】本発明の第２の実施例に係る半導体記憶装置を
示すブロック図である。

【図６】前記第２の実施例に係る半導体記憶装置のアド
レスコントロラ内の列アドレス制御部を示すブロック図
である。

【図７】前記第２の実施例に係る半導体記憶装置の外部
列アドレスと画像データとの対応関係を示す図である。

【図８】前記第２の実施例に係る半導体記憶装置の内部
列アドレスと画像データとの対応関係を示す図である。

【図９】前記第２の実施例に係る半導体記憶装置の読み
出し動作を示すタイミング図である。

【図１０】本発明の第３の実施例に係る半導体記憶装置
を備えた画像処理システムを示すブロック図である。

【図１１】前記第３の実施例に係る半導体記憶装置のア
ドレスコントロラ内の列アドレス制御部を示すブロック
図である。

【図１２】前記第３の実施例に係る半導体記憶装置のア
ドレスコントロラ内の列アドレス制御部のカウンタを示
すブロック図である。

【図１３】前記第３の実施例に係る半導体記憶装置のア
ドレスと画像データとの対応関係を示す図である。

【図１４】前記第３の実施例に係る半導体記憶装置の読
み出し動作を示すタイミング図である。

【図１５】本発明の第４の実施例に係る半導体記憶装置
のアドレスコントロラ内の列アドレス制御部を示すブロ
ック図である。

【図１６】前記第４の実施例に係る半導体記憶装置のア
ドレスコントロラ内の列アドレス制御部のカウンタを示
すブロック図である。

【図１７】前記第４の実施例に係る半導体記憶装置の外
部列アドレスと画像データとの対応関係を示す図であ
る。

【図１８】前記第４の実施例に係る半導体記憶装置の内
部列アドレスと画像データとの対応関係を示す図であ
る。

【図１９】前記第４の実施例に係る半導体記憶装置の読
み出し動作を示すタイミング図である。

【図２０】従来の半導体記憶装置を示すブロック図であ
る。

【図２１】従来の半導体記憶装置のアドレスコントロラ
内の列アドレス制御部を示すブロック図である。

【図２２】従来の半導体記憶装置のアドレスと画像デー
タとの対応関係を示す図である。

【図２３】従来の半導体記憶装置の読み出し動作を示す
タイミング図である。

【符号の説明】

１ レジスタ ２，３ カウンタ ４ バンク制御回路 １０ ロウデコーダ １１ メモリセルアレイ １２ センスアンプ １３ カラムデコーダ ３０ バンク(0) ３１ バンク(1) ３２ バンク(2) ３３ バンク(3) ３４ アドレスコントロラ ３５ 入出力バッファ ３６ クロックジェネレータ ４０，４２ レジスタ ４１，４３ カウンタ ４５，４６ 加算回路 ４７ 選択回路 ５０ カラムデコーダ(A) ５１ カラムデコーダ(B) ５２ 選択回路 ５３ アドレスコントロラ ６０ 画像データ入力装置 ６１ 画像処理装置 ６２ 画像データ出力装置 ６３ 半導体記憶装置(A) ６４ 半導体記憶装置(B) ７１ セレクタ ７２，７３ レジスタ ７４〜７７ 加算回路 ８０，８１ カウンタ ９１ セレクタ ９２ レジスタ １０１，１０２ カウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルからなるメモリセル
   アレイを有する複数個のバンクと、外部から外部列アド
   レスを入力し該外部列アドレスから内部列アドレスを順
   次生成するアドレス制御手段とを備え、前記複数個のバ
   ンクのうちバンクアドレスで指定されるバンクのメモリ
   セルアレイの複数個のメモリセルの中の行アドレス及び
   前記内部列アドレスで指定されるメモリセルに対して読
   み出し又は書き込み即ちアクセスが行なわれる半導体記
   憶装置において、 前記アドレス制御手段は、アクセス方向を記憶するアク
   セス方向レジスタと、それぞれに対応して分割された前
   記外部列アドレスを記憶し前記アクセス方向レジスタの
   出力信号に基づいて動作状態が制御される複数のカウン
   タと、前記アクセス方向レジスタの出力信号及び前記複
   数個のカウンタのキャリー信号に基づいて前記バンクア
   ドレスを変更するバンクアドレス変更手段とを有し、前
   記複数個のカウンタの出力信号を合成して前記内部列ア
   ドレスとして出力することを特徴とする半導体記憶装
   置。
2. 【請求項２】 複数個のメモリセルからなるメモリセル
   アレイを有する複数個のバンクと、外部から外部列アド
   レスを入力し該外部列アドレスから内部列アドレスを順
   次生成するアドレス制御手段とを備え、前記複数個のバ
   ンクのうちバンクアドレスで指定されるバンクのメモリ
   セルアレイの複数個のメモリセルの中の行アドレス及び
   前記内部列アドレスで指定されるメモリセルに対して読
   み出し又は書き込み即ちアクセスが行なわれる半導体記
   憶装置において、 前記アドレス制御手段は、アクセス方向を記憶するアク
   セス方向レジスタと、それぞれに対応して分割された前
   記外部列アドレスを記憶する複数個のカウンタ及び複数
   個の列アドレスレジスタと、前記アクセス方向レジスタ
   及び前記複数個の列アドレスレジスタの出力信号に基づ
   いて前記複数個のカウンタの出力信号にそれぞれ選択的
   に１を加算することによって前記内部列アドレスを同時
   に複数個生成する内部列アドレス生成手段とを有し、 前記複数個のバンクのそれぞれは、前記内部列アドレス
   生成手段により同時に生成される複数個の前記内部列ア
   ドレスにそれぞれ対応して設けられた複数個の列デコー
   ダと、該複数個の列デコーダにより指定されるメモリセ
   ルにそれぞれ対応する複数個のデータのアクセス順序を
   前記複数個の列アドレスレジスタの出力信号に基づいて
   決定するアクセス順序決定手段を有していることを特徴
   とする半導体記憶装置。
3. 【請求項３】 前記複数個のカウンタのそれぞれは、当
   該カウンタの動作条件を記憶する動作条件レジスタと、
   該動作条件レジスタの出力信号に基づいてキャリー信号
   の発生条件を変更するキャリー信号発生条件変更手段
   と、前記動作条件レジスタの出力信号に基づいて選択的
   にビットの値を固定するビット固定手段とを有している
   ことを特徴とする請求項１又は２に記載の半導体記憶装
   置。