JPH01187679A - セクショニング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はセクショニング装置に関し、さらに詳細にい
えば、順次生成される画素データの奥行き値をデプスバ
ッファに格納されている奥行き値、および切断面バッフ
ァに格納されている奥行き値と比較し、両比較結果に基
いて画像メモリに対する画素データの書込みを制御する
セクショニング装置に関する。

〈従来の技術、および発明が解決しようとする課題〉 従来から、グラフィック・デイスプレィ装置においては
、高機能化の要求が強く、デプスバッファアルゴリズム
による３次元表示、断面表示等を行なわせることができ
る機能を具備する３次元グラフィック・デイスプレィ装
置が提供されている。

従来から提供されている３次元グラフィック・デイスプ
レィ装置としては、奥行き方向のソート処理を行なうた
めのデプスバッファ（以下、２バツフアと略称する）を
設けて、線分補間演算器（以下、ＤＤＡと略称する）か
ら出力される奥行き座標値（以下、２データと略称する
）に基いて画像メモリ（以下、フレームメモリと称する
）に対するカラーデータの書込みを制御する構成が採用
されているとともに、デプスバッファとは別個にｔＪＪ
断面バッファ（以下、セクショニングバッファと称する
）を設けておい°て、線分補間演算器から出力される２
データ、および切断面の２データの大小関係に基いてフ
レームメモリに対するカラーデータの書込みを制御する
構成をも採用し、所定の切断面で切断された図形の３次
元表示を行なうことができるようにしている。

また、上記フレームメモリとしては、例えばフレームサ
イズが１２８０Ｘ１０２４画素であれば、２５６にビッ
トのダイナミックランダムアクセスメモリ（以下、ＤＲ
ＡＭと略称する）を５個使用することにより１ブレーン
を構成することができ、メモリの無駄を無くすることが
できる。２バツフア、およびセクショニングバッファに
ついても、５個のＤＲＡＭで１ブレーンを構成すること
によリメモリの無駄を無くすることができる。

しかし、フレームメモリの各プレーンを５個のＤ　ＲＡ
　Ｍで構成した場合には、各ＤＲＡＭ毎のビット幅が４
である関係上、プレーン当り２０ビツトのビット幅しか
得ることができず、しかも、ＤＲＡＭの個数が５であり
、２の累乗で表現できないのであるから、十分なデータ
入出力速度を達成することができず、ひいては十分なセ
クショニング処理速度を達成することができないことに
なる。

このような点を考慮して、フレームメモリの容量を２０
４８Ｘ１０２４画素に設定し、ＤＲＡＭ８個で１ブレー
ンのメモリ空間を達成することが考えられる。このよう
な構成を採用すれば、プレーン当りのビット幅が３２に
なるとともに、ＤＲＡＭの個数が２の累乗になるので、
５個のＤＲＡＭで１ブレーンのメモリを構成した場合と
比較して、各プレーンに対するデータ入出力速度を向上
させことができる。

そして、８個のＤＲＡＭで１ブレーンのメモリ空間を構
成すれば、フレームサイズが１２８０Ｘ１０２４画素で
ある関係上、必然的に７６８Ｘ１０２４画素分の余剰領
域が発生することになるのであるが、データ入出力速度
の向上の程度を考慮すれば、許容できない余剰領域とは
いえない。

しかし、８個のＤＲＡＭで１ブレーンのメモリを構成し
た場合にも、未だに十分なセクショニング処理速度を達
成することができないという問題がある。即ち、セクシ
ョニング処理が施され、かつ隠面処理が施された画素デ
ータを得るためには、２データと生成画素データとの比
較、およびセクショニングデータと生成画素データとの
比較を行ない、両比較結果の組合せに基いて生成画素デ
ータの書込みを制御しなければならないのであり、上記
両比較動作はソフトウェアにより実行されているのであ
るから、比較動作回数が２倍になるとともに、比較結果
の組合せを判別するための動作が必要になり、全体とし
て著しく長時間が必要とされている。

また、メモリアクセス時間が長いＤＲＡＭで２バツフア
、およびセクショニングバッファを構成している場合に
は、これらのバッファに対して画素データを書込み、或
は読出す場合に、画素データ生成所要時間が著しく短い
ＤＤＡの動作を中断させないようにするために、例えば
、８Ｘ８ビクセル分の容量を有するビクセルバッファを
介在させ、ビクセルバッファを所定数ピクセル分層に区
画しておくとともに、各区画毎にタイミング制御装置を
設けることにより、スキャンラインに対して任意の傾斜
を有する線分に沿う画素データを順次該当する区画に供
給し、区画された所定数ビクセル分の画素データを一括
してＤＲＡＭに対して書込み、或は読出し、１ピクセル
当りに換算したメモリアクセス所要時間をＤＤＡによる
画素データ生成所要時間と等しくすることが考えられる
が、このような構成を採用するためには、ブレーン当り
のビット幅を６４に設定しなければならなくなり、１プ
レーン当りのＤＲＡＭ数を１６個とし、フレームメモリ
の容量を２０４８Ｘ２０４８画素としなければならなく
なる。この結果、ＤＲＡＭの必要数が２倍になってしま
うとともに、余剰領域が著しく増加することになる。そ
して、セクショニング処理を行なうためには、２バツフ
ア、およびセクショニングバッファの双方が必要なので
、双方についてそれぞれ１６個のＤＲＡＭを割当てると
、ＤＲＡＭの必要数、および全体としての余剰領域が一
層増加してしまうことになる。

また、２０４８Ｘ２０４８画素の容量を有するバッファ
構成を採用し、同一のバッファを２つの領域に区画して
、各区画領域毎に２データ、およびセクショニングデー
タを格納すれば、メモリの余剰領域を大巾に減少させる
ことができるのであるが、仮に２組のビクセルバッファ
を設けても、２データ、およびセクショニングデータを
同時にアクセスすることが不可能になり、２データに対
するアクセス、およびセクショニングデータに対するア
クセスをそれぞれ互に別個のタイミングで実行しなけれ
ばならず、セクショニング処理が施された３次元表示を
行なうための所要時間が著しく長くなってしまうことに
なる。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
メモリアクセス所要回数を減少させることにより、全体
としての所要時間を著しく短縮することができるセクシ
ョニング装置を提供することを目的としている。

く課題を解決するための手段〉 上記の目的を達成するための、この発明のセクショニン
グ装置は、対象となる画素に対応する両奥行き値を同時
に読出す読出し手段と、生成された画素データの奥行き
値と、読出された各奥行き値とをそれぞれ比較する比較
手段と、何れかの比較手段から出力される比較結果信号
、および他方の比較手段から生成される比較結果信号に
基いて、生成画素データの書込みを制御する書込み制御
信号を生成する信号生成手段とを有している。

但し、上記信号生成手段としては、何れかの比較手段か
ら出力される比較結果信号、および他方の比較手段から
出力される比較結果信号の反転信号を入力とするＡＮＤ
ゲートであることが好ましい。

また、上記２バツフアとセクショニングバッファとが互
に別個のデバイスで構成されていてもよいが、２バツフ
アとセクショニングバッファとが同一のデバイスの互に
区画された領域に割当てられているとともに、ビクセル
バッファの互に区画された領域を介して同時にアクセス
されるものであることが好ましい。そして、後者の場合
には、上記ビクセルバッファの各区画領域に、何れがの
デバイスのＺ　バッファ領域、および他のデバイスのセ
クショニングバッファ領域が割当てられていればよい。

く作用〉 以上の構成のセクショニング装置であれば、対象となる
画素に対応する両奥行き値を同時に読出す読出し手段と
、生成された画素データの奥行き値と、読出された各奥
行き値とをそれぞれ比較する比較手段と、何れかの比較
手段から出力される比較結果信号、および他方の比較手
段から生成される比較結果信号に基いて、生成画素デー
タの書込みを制御する書込み制御信号を生成する信号生
成年段とを有゛しているのであるから、順次生成される
画素データの奥行き値を２バツフアに格納されている奥
行き値、およびセクショニングバッファに格納されてい
る奥行き値と比較し、両比較結果に基いて生成された画
素データを表示すべきか否かを制御する場合において、
読出し手段により両バッファから奥行き値を同時に読出
し、比較手段により、生成された画素データの奥行き値
と、読出された各奥行き値とをそれぞれ比較することが
できる。そして、信号生成手段により、何れか一方の比
較手段から出力される比較結果信号、および他方の比較
手段から生成される比較結果信号に基いて、生成画素デ
ータの書込みを制御する書込み制御信号を生成すること
ができる。

そして、上記信号生成゛手段が、何れかの比較手段から
出力される比較結果信号、および他方の比較手段から出
力される比較結果信号の反転信号を入力とするＡＮＤゲ
ートである場合には、簡単な構成で書込み制御信号を生
成することができる。

また、上記２バツフアとセクショニングバッファとが互
に別個のデバイスで構成されている場合にも上記と同様
の作用を達成することができるか、上記２バツフアとセ
クショニングバッファとが同一のデバイスの互に区画さ
れた領域に割当てられているとともに、ピクセルバッフ
ァの互に区画された領域を介して同時にアクセスされる
ものである場合には、デバイス全体としてのデータ入出
力幅を広くすることができるとともに、デバイス全体と
しての大きな容量を有効に利用することができる。そし
て、後者の場合において、上記ビクセルバッファの各区
画領域に、何れかのデバイスのＺバッファ領域、−およ
び他のデバイスのセクショニングバッファ領域が割当て
られていれば、同時に同一のデバイスに対するアクセス
が行なわれることはなく、同時に互に異なるデバイスに
対するアクセスが行なわれるのであるから、同一のデバ
イスに隠面処理のための奥行き値、およびセクショニン
グ処理のための奥行き値が格納されていても、両奥行き
値の同時アクセスを行なうことができる。

さらに詳細に説明する。

１画面の解像度を２１×２ｊとし、ビクセルバッファを
２　×２ｂヒリセル分の容量とすれば、セクショニング
をダイナミックに１ビクセル毎に実行するためには、ス
キャンライン方向（以下、Ｘ方向と略称する）、および
スキャンラインと直角な方向（以下、Ｘ方向と略称する
）により形成されるｘｙ平面上に１画面分の隠面処理用
奥行きデータ領域（以下、２データ領域と略称する）、
および１画面分のセクショニング処理用奥行きデータ（
以下、セクショニングデータ領域と略称する）が存在す
ることが必要である。

したがって、２　Ｘ２ｂピクセル分の容量を有するビク
セルバッファの１ピクセル毎に１個のＤＲＡＭデバイス
を割当て、各Ｄ　ＲＡ　Ｍデバイスの容量をＭビットと
し、奥行き値をＮビットとすれば、２　　ｘ２　　ＸＭ
ｘＮ≧２’　Ｘ２ｊＸ２ＸＮであることが必要である。

また、ＤＲＡＭデバイスのメモリ容量をＭ−ｍＸｋ（但
し、ｋは入出力データ幅）とすれば、ｘｙ平面を構成す
るために必要なりＲＡＭデバイス数は、２　×２ｂ／に
となり、奥行き値がＮビットであるから、全体として必
要なりＲＡＭデバイス数ｎは、 ｎ−２Ｘ２ｂＸＮ／に となる。

以上の説明から明らかなように、ＤＲＡＭデバイス数の
１／２を２バツフアに割当て、残余のＤＲＡＭデバイス
をセクショニングバッファに割当てれば、ビクセルバッ
ファのにピクセル毎に異なるＤＲＡＭデバイスが割当て
られることになり、２データ、およびセクショニングデ
ータの同時アクセスを行なわせることができる。但し、
この場合には、データ人出力ビット幅が狭くなるが、全
体としてみれば、同時アクセスできることによるメリッ
トが大きいので、特に不都合とはならない。

また、上記ｎ個のＤＲＡＭデバイスのメモリ領域を全て
互に等しい２つの領域に区画し、一方の領域に２データ
を格納し、他方の領域にセクショニングデータを格納す
る場合には、描画面上における同一のｘｙ座標値に対応
する２データとセクショニングデータとを互に異なるＤ
ＲＡＭデバイスに割当てておくことにより、２データ、
およびセクショニングデータの同時アクセスを行なわせ
ることができる。例えば、２　×２ｂビクセル分の容量
を有するピクセルバッファにおいてｐ行ｑ列のビクセル
に対応するＤＲＡＭデバイスをＤ　（ｐ、ｑ）とすれば
、ピクセルバッファを２ａ×２　　ピクセル分の容量に
２分割し、セクショニングデータ領域においては、０〜
２ｂ−１１にｂ−１ｂ　　− 対応するＤＲＡＭデバイスと２　〜２　１に対応するＤ
ＲＡＭデバイスとを入替えれば、上記と同様の作用を達
成することができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第６図は３次元グラフィック・デイスプレィ装置の要部
を示す概略ブロック図であり、描画プロセッサ（１）か
ら出力される線分端点データをＤＤＡ（２１）　（２２
）　（２３）に供給している。そして、平面座標データ
生成用のＤ　Ｄ　Ａ　（２１）により生成される平面座
標データ、即ち、Ｘ＋Ｙ座標データをフレームメモリ（
３）およびセクショニングバッファを含む２バツフア（
４）に供給しているとともに、カラーデータ生成用のＤ
　Ｄ　Ａ　（２２）により生成されるカラーデータ、即
ち、■データをフレームメモリ（３）に、２データ生成
用のＤ　Ｄ　Ａ　（２３）により生成された２データを
２バツフア（４）およびセクショニングバッファ（４′
）にそれぞれピクセルバッファ（５）を介して供給して
いる。

さらに、２バツフア（４）およびセクショニングバッフ
ァ（４′）から出力されるフラグの組合せに対応する２
フラグを書込み制御信号としてフレームメモリ（３）に
供給している。尚、上記描画プロセッサ（１）から描画
コマンドデータが生成され、上記ＤＤＡ　（２１）（２
２）（２３）に供給されている。

したがって、描画プロセッサ（１）から隠面処理および
セクショニング処理を行なうべきことを指示する描画コ
マンドデータが生成されている状態においては、Ｄ　Ｄ
　Ａ　（２１）によるＸ＋　　ｙデータ生成動作と同期
してＤ　Ｄ　Ａ　（２２）によりカラーデータが、Ｄ　
Ｄ　Ａ　（２３）により２データが、それぞれ生成され
、ピクセルバッファ（５）を介してフレームメモリ（３
）、２バツフア（４）、セクショニングバッファ（４’
）にそれぞれ供給される。そして、２バツフア（４）、
セクショニングバッファ（４′）により生成されるフラ
グの組合せに対応する書込み制御信号としての２フラグ
もフレームメモリ（３）に供給されるので、２フラグに
依存する■データの書込みが行なわれ、最終的に隠面処
理およびセクショニング処理が施された画像データが得
られ、ＣＲＴデイスプレィ（１１）により可視的に表示
される。

第１図はセクショニング装置の要部を示すブロック図で
あり、Ｄ　Ｄ　Ａ　（２３）から出力される奥行きデー
タが一方の入力端子に供給されるとともに、ｚバッファ
（４）から読出される２データおよびセクショニングバ
ッファ（４′）から読出されるセクショニングデータが
他方の入力端チに供給される、比較手段としての減算器
（６）　（７）を有している。そして、各減算器から出
力される符号データＯＦを、それぞれＡＮＤゲート（８
１）（７１）、インバータゲート（６２）（７２）およ
びＮＡＮＤゲート（６３）　（７３）に供給している。

さらに、上記各インバータゲート（６２）（７２）から
の出力信号ＯＦを、他方の減算器からの符号データを入
力とするＡＮＤゲー）　（７１）（８１）およびＮＡＮ
Ｄゲート（７３）　（６３）にライトイネーブル制御信
号ＩＭとして供給している。

また、上記各ＡＮＤゲート（６１）（７１）からの出力
信号ＯＷを書込み制御信号としているとともに、ＮＡＮ
Ｄゲート（６３）（７３）からの出力信号を上記書込み
制御信号と逆レベルの制御信号としている。

上記符号データＯＦは、Ｄ　Ｄ　Ａ　（２３）からの２
値が小さい場合にローレベルになり、そうでなければハ
イレベルになる信号であり、上記出力信号ＯＷは、書込
みを許可する場合にハイレベルとなり、書込みを禁止す
る場合にローレベルになる信号である。

第２図は２バツフア（４）およびセクショニングバッフ
ァ（４′）に対するアクセスを行なうための概略構成を
示すブロック図であり、Ｄ　Ｄ　Ａ　（２１）から出力
されるｘ、ｙアドレスを入力とするアドレス発生型（９
）から出力されるアクセスアドレスデータを２バツフア
（４）、およびセクショニングバッファ（４′）を構成
するＤＲＡＭに供給しているとともに、Ｄ　Ｄ　Ａ　（
２３）から出力される奥行き値を２バツフア（４）およ
び上記画成算器（６）　（７）を含む比較部（８）に供
給している。そして、２バツフア（４）からの読出しデ
ータおよびセクショニングバッファ（４′）からの読出
しデータをも比較部（８）に供給し、比較部（８）から
出力される比較結果データを人力とするメモリ制御信号
発生部（１０）から出力されるメモリ制御信号を２バツ
フア（４）およびセクショニングバッファ（４’）に供
給している。

具体的には、上記比較部（８）が、第１図に示す構成と
なっている。

第３図Ａは２値データ領域に対応するＤＲＡＭの割当て
状態を示す概略図、同図Ｂはセクショニングデータ領域
に対応するＤＲＡＭの割当て状態を示す概略図であり、
ピクセルバッファのｐ行ｑ列のビクセルに対応するＤＲ
ＡＭをＤ　（ｐ、ｑ）として示している。

この図から明らかなように、２　ａ　ｘ　２　ｂピクセ
ル分の容量を有するビクセルバッファにおいて、ピクセ
ルバッファを２　×２　　ピクセル分の容量に２分割し
、セクショニングデータ領域においては、０〜２ｂ−１
１に対応するＤＲＡＭデバイｂ−１ｂ−１に対応するＤ
ＲＡＭデバイスと２　〜２ スとを入替えている。

そして、上記２値データ領域とセクショニングデータ領
域との区分は、ｙアドレスの最上位ビットか“０”の場
合に２値データ領域が選択され、“１”の場合にセクシ
ョニングデータ領域が選択されるようにしている。

したがって、ＤＤＡ（２１）からｘ＋Ｖアドレスが出力
された場合には、アドレス発生器（９）から第３図Ａ、
Ｂに示すアドレスが各ＤＲＡＭに対して出力させられる
。具体的には、ｘ、ｙアドレスが（０，０）である場合
においてＺ値とセクショニング値とを読出す場合には、
アドレス発生器（９）からＤ　（０，Ｏ）に対して（０
０，００）　　　が供）（ＥＸ 給され、Ｄ（２，０）に対して（００，８０）ＨＥＸが
供給される。

上記の構成のセクショニング装置の動作は次のとおりで
ある。

Ｄ　Ｄ　Ａ　（２１）からｘ、ｙアドレスが出力された
場合には、アドレス発生器（９）から第３図Ａ、Ｂに示
すアドレスが各ＤＲＡＭに対して出力させられる。

したがって、この状態において、アドレスが供給された
ＤＲＡＭに対してメモリ制御信号を供給することにより
、２値およびセクショニング値を同時に読出して減算器
（６）　（７）に供給することができる。

また、上記減算器（６）　（７）には、Ｄ　Ｄ　Ａ　（
２３）から出力されるＺ値が供給されているので、同時
に減算動作が行なわれ、大小判別結果信号が出力され、
ＡＮＤゲート、インバータゲートおよびＮＡＮＤゲート
に供給される。

そして、一方のインバータゲートからの出力信号が他方
のＡＮＤゲートおよびＮＡＮＤゲートに供給されている
のであるから、画成算動作の結果が共に書込みを許可す
るものである場合にのみＡＮＤゲートから書込み許可信
号を出力することができる。

即ち、上記の構成によりセクショニング動作を行なわせ
る場合には、ＤＲＡＭに対するアクセス所要時間が１回
分のアクセス所要時間でよくなり、全体としてセクショ
ニング処理速度を高速化することができるとともに、何
れかの読出しデータを保持しておくための特別の回路°
が不必要になり、構成を簡素化することができる。

上記セクショニング処理についてさらに詳細に説明する
。

但し、以下の説明において、切断面および２値平面の関
係は第４図に示すように設定されており、しかも、Ａが
Ｄ　Ｄ　Ａ　（２３）から出力される２値データ、Ｂが
描画面上の２値データ、Ｃがセクショニングデータを示
している。

（１）　　Ａが第４図中領域Ｐに該当する場合この場合
には、Ａ−Ｂ＞Ｏであるとともに、Ａ−Ｃ≧０であるか
ら、両比較部から出力される符号データＯＦがハイレベ
ルになり、ライトイネーブル制御信号ＩＭがローレベル
になるので、出力信号ＯＷがローレベルとなり、上記Ａ
およびＤＤＡ　（２２）から出力される書込みカラー値
データの書込みが禁止される。

（Ｉ［）　　Ａが第４図中領域Ｑに該当する場合この場
合には、Ａ−Ｂ≧０であるとともに、Ａ−Ｃ＜Ｏである
から、セクショニング用の比較部における符号データＯ
Ｆ、信号ＩＭ、ＯＷが全てローレベルになり、Ｚ使用の
比較部における符号データＯＦ、信号ＩＭ、ＯＷが全て
ローレベルになる。

したがって、セクショニングデータ領域に対するデータ
の書込みは禁止されたままであるが、２値データ領域に
対する新たなＺ値の書込みおよびカラーバッファに対す
るカラー値データの書込みが許可される。

［［ＩＡが第４図中領域Ｒに該当する場合この場合には
、Ａ−Ｂ＜Ｏであるとともに、八−Ｃ〈０であるから、
両比較部から出力される符号データＯＦがローレベルに
なり、ライトイネーブル制御信号ＩＭがハイレベルにな
るので、出力信号ＯＷがローレベルとなり、上記Ａおよ
びＤＤＡ　（２２）から出力される書込みカラー値デー
タの書込みが禁止される。

以上の説明から明らかなように、セクショニングデータ
は何れの場合にも更新されず、Ｚ値が領域Ｑに該当する
場合にのみ更新されており、正確なセクショニング処゛
理を行なうことができる。

また、上記実施例においては、同一のＤＲＡＭを２値デ
ータ領域とセクショニングデータ領域とに区画しておき
、しかも同一のｘ、ｙアドレスに対応する２値データと
セクショニングデータとを互に異なるＤＲＡＭに割当て
ているが、必ずしもこの構成に限定されるものではなく
、２値データ領域とセクショニングデータ領域とを互に
別個のＤＲＡＭに割当てておき、各領域から２値データ
とセクショニングデータとを同時に読出すようにした場
合にも、上記実施例と同様に特別な読出しデータ保持手
段を必要とせず、しかもセクショニング処理速度を高速
化することができる。

第５図はビクセルバッファ（５）と２バツフア（４）と
の間におけるアクセスを行なわせるための構成を概略的
に示す図であり、４ピクセル分の容量を有するピクセル
バッファ（５）を使用している。

上記ピクセルバッファ（５）に対して１ビクセル分のデ
ータを一括して転送し得る１６ビツト幅のデータバス（
１０１）を接続しているとともに、任意のプレーンにお
けるデータを一括して転送し得る４ビツト幅のビットオ
ペレーションバス（１０２）を接続している。そして、
上記データバス（１０１）を、１個の人出力バッファ（
１０３）を介して４個のピクセルレジスタ（１０４ａ）
　（１０４ｂ）　（１０４ｃ）　（１０４ｄ）に接続し
、各ピクセルレジスタ（１０４ａ）　（１０４ｂ）　（
１０４ｃ）　（１０４ｄ）を２バツフア（４）と接続し
ている。また、上記ビットオペレーションバス（１０２
）を、１個の人出力ハッフｙ　（１０５）を介して４対
のセレクタ＜ＩＱｆｔａ）　（１０７ａ）（１０８ｂ）
　（１０７ｂ）　（１０［１８）　（１０７ｃ）　（１
０１３ｄ）　（１０７ｄ）に接続し、６対のセレクタを
対応するピクセルレジスタに接続している。

尚、上記ピクセルレジスタは１６ビツトの容量を有して
おり、１６ビツトの２値データを保持し得るものである
。また、上記６対のセレクタは、１ビツトのデータをピ
クセルレジスタの１６ビツトの領域の何れのビットに書
込むかを選択するセレクタと、ピクセルレジスタの１６
ビツトのデータの何れの１ビツトを読出すかを制御する
レジスタとから構成されている。

したがって、任意のピクセルの２値データを読出す場合
には、人出力バッフ７　（１０３）を出力イネーブル状
態とすればよく、ビクセルバッファ（５）の４ビクセル
分の２値データがデータバス（１０１）および人出力バ
ッファ（１０３）を通してそれぞれピクセルレジスタ（
１０４ａ）　（１０４ｂ）　（１，０４ｃ）　（１０４
ｄ）に転送される。その後、各ピクセルレジスタ（１０
４ａ）　（１０４ｂ）（１０４ｃ）　（１０４ｄ）に保
持されている１６ビツトの２値データが２バツフア（４
）の該当アドレスに書込まれる。逆に、任意のビクセル
の２値データを読出す場合には、人出力バッファ（１０
３）を入力イネーブル状態とすればよく、２バツフア（
４）の４ピクセル分の２値データがそれぞれピクセルレ
ジスタ（１０４ａ）　（１０４ｂ）　（１０４ｃ）　（
１０４ｄ）に読出される。その後、各ピクセルレジスタ
（１０４ａ）　（１０４ｂ）　（１０４ｃ）　（１０４
ｄ）に保持されている１６ビツトの２値データが人出力
バッファ（１０３）　、およびデータバス（１０１）を
通してピクセルバッファ（５）に転送される。

以上の動作を行なうことにより、ピクセル単位の隠面処
理を行なうことができる。勿論、セクショニング処理に
ついても同様に行なうことができる。

また、２バツフア（４）の任意のブレーンのみにデータ
（例えば、キャラクタフォントデータ等）を書込む場合
には、人出力バッファ（１０５）を出力イネーブル状態
とすればよく、ピクセルバッファ（５）の任意のブレー
ンの４ビツトのデータを４つのセレクタ（１０６ａ）　
（１０６ｂ）　（１０６ｃ）　（１０６ｄ）に転送する
ことができる。そして、全てのセレクタ（１０６ａ）　
（１０８ｂ）（１０６ｃ）　（１０６ｄ）に対して書込
むべき２バツフア（４）のブレーンを指定する信号を選
択制御信号として供給しておけば、ピクセルレジスタ（
１０４ａ）　（１０４ｂ）（１０４ｅ）　（１０４ｄ）
の所望ビット位置にのみデータが保持され、このデータ
を２バツフア（４）に供給することにより、該当するブ
レーンのみに４ビツトのデータを書込むことができる。

したがって、以上の一連の動作を必要回数反復すること
により、所望のデータを２バツフア（４）の所望ブレー
ンに書込むことができる。逆に、２バツフア（４）の任
意のブレーンからデータを読出す場合には、人出力バッ
ファ（１０５）を入力イネーブル状態とし、しかも、全
てのセレクタ（１０７ａ）　（１０７ｂ）　（１０７ｃ
）　（１０７ｄ）に対して読出すべき２バツフア（４）
のブレーンを指定する信号を選択制御信号として供給し
ておけばよく、２バツフア（４）の該当するブレーンか
ら４ピクセル分のデータを読出し、ピクセルレジスタ（
１０４ａ）（１０４ｂ）　（１０４ｃ）　（１０４ｄ）
に保持させることができる。

そして、ピクセルレジスタ（１０４ａ）　（１０４ｂ）
　（１０４ｃ）（１０４ｄ）に保持されている各ピクセ
ルのデータのうち、選択制御信号に対応するビットデー
タのみがセレクタ（１０７ａ＞　（１０７ｂ）　（１０
７ｃ）　（１０７ｄ）、人出力バッファ（１０５）およ
びビットオペレーションバス（１０２）を通して゛ビク
セルバッファ（５）の所望のプレーン領域に転送される
。したがって、以上の一連の動作を必要回数反復するこ
とにより、所望のデータを２バツフア（４）の所望プレ
ーンから読出すことができる。

以上要約すれば、２バツフア（４）として１０２４Ｘ２
０４８ピクセル分の容量を有するものを使用した場合に
は、１画面分の容量よりも７６８Ｘ１０２４ピクセル分
の容量が余剰領域になり、また、２バツフア（４）とし
て２２Ｏ４８Ｘ２０４ピクセル分の容量を有するものを
使用し、セクショニングバッファをも兼ねさせた場合に
は、１５３６ｘ１０２４ピクセル分の容量が余剰領域に
なる。したがって、１画面分の容量については隠面処理
、セクショニング処理のためにピクセル単位でのアクセ
スを行なうことが必要になる半面、上記余剰領域につい
ては、各ブレーン毎にフォントパターンデータ等を保持
させることによりメモリの有効活用が達成できる。

そして、以上のように各領域に対応させてピクセル単位
でのデータ人出力とブレーン単位でのデータ人出力を選
択的に行なわせることにより、データの種類に対応する
最適のアクセス状態を達成することができる。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、比較部から出力される比較結果信号をそのま
ま他方の比較部に供給し、他方の比較部において、供給
された比較結果信号レベルを反転させることが可能であ
るほか、ＡＮＤゲートにより書込み制御信号を生成させ
る代わりに他の構成の論理回路を組合せて書込み制御信
号を生成させることが可能であり、その他、この発明の
要旨を変更しない範囲内において種々の設計変更を施す
ことが可能である。

〈発明の効果〉 以上のように第１の発明は、２バツフアおよびセクショ
ニングバッファから同時にデータを読出して生成画素デ
ータとの比較を行ない、何れかの比較結果信号および他
方の比較結果信号に基いて、生成画素データの書込みを
制御する書込み制御信号を生成するようにしているので
、順次比較動作を行なって書込み制御を行なっていた従
来例と比較して、Ｚバッファおよびセクショニングバッ
ファに対するアクセス所要時間を半減させることができ
、セクショニング処理所要時間を大巾に減少させること
ができるとともに、何れかのバッファからの読出しデー
タを保持しておくための回路が不要となり、構成を簡素
化することができるという特有の効果を奏する。

また、第２の発明は、書込み制御信号を簡単な論理積回
路で構成することができ、構成を一層簡素化することが
できるという効果を奏する。

さらに、第３および第４の発明は、同一のメモリデバイ
スにデプスバッファとセクショニングバッファとを割当
てているので、メモリデバイスの必要数を最小限に抑制
することができるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明のセクショニング装置の要部を示すブ
ロック図、 第２図は２バツフアおよびセクショニングバッファに対
するアクセスを行なうための概略構成を示すブロック図
、 第３図Ａは２値データ領域に対応するＤＲＡＭの割当て
状態を示す概略図、 同図Ｂはセクショニングデータ領域に対応するＤＲＡＭ
の割当て状態を示す概略図、 第４図は切断面および２仏画面の関係を示す図、第５図
はビクセルバッファと２バツフアとの間におけるアクセ
スを行なわせるための構成を概略的に示す図、 第６図は３次元グラフィック・デイスプレィ装置の要部
を示す概略ブロック図。 （４）・・・２バツフア、（４’）・・・セクショニン
グバッファ、（５）・・・ビクセルバッファ、（６）（
７）・・・減算器、（８）・・・比較部、 （６１）（７１）・・・ＡＮＤゲート、（６２）（７２
）・・・インバータゲート特許出願人　　ダイキン工業
株式会社 代　理　人　　弁理士　津　川　友　土弟１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、順次生成される画素データの奥行き値 をデプスバッファ（４）に格納されている奥行き値、お
   よび切断面バッファ（４′）に格納されている奥行き値
   と比較し、両比較 結果に基いて、上記生成された画素デー タを表示すべきか否かを制御するセクシ ョニング装置において、対象となる画素 に対応する両奥行き値を同時に読出す読 出し手段（５）（９）と、生成された画素データの奥行
   き値と、読出された各奥行き値と をそれぞれ比較する比較手段（６）（７）と、何れかの
   比較手段から出力される比較結果 信号、および他方の比較手段から生成さ れる比較結果信号に基いて、生成画素デ ータの書込みを制御する書込み制御信号 を生成する信号生成手段（６１）（６２）（７１）（７
   ２）とを有することを特徴とするセクショニング装置。 ２、信号生成手段が、何れかの比較手段か ら出力される比較結果信号、および他方 の比較手段から出力される比較結果信号 の反転信号を入力とするＡＮＤゲート （６１）（７１）である上記特許請求の範囲第１項記載
   のセクショニング装置。 ３、デプスバッファ（４）と切断面バッファ（４′）と
   が同一のメモリデバイスの互に区画された領域に割当て
   られているととも に、ピクセルバッファ（５）の互に区画された領域を介
   して同時にアクセスされるも のである上記特許請求の範囲第１項、ま たは第２項に記載のセクショニング装置。 ４、ピクセルバッファ（５）の各区画領域に、何れかの
   デバイスのデプスバッファ領域、 および他のデバイスの切断面バッファ領 域が割当てられている上記特許請求の範 囲第３項記載のセクショニング装置。