JPH01187679A - セクショニング装置 - Google Patents
セクショニング装置Info
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- JPH01187679A JPH01187679A JP1178788A JP1178788A JPH01187679A JP H01187679 A JPH01187679 A JP H01187679A JP 1178788 A JP1178788 A JP 1178788A JP 1178788 A JP1178788 A JP 1178788A JP H01187679 A JPH01187679 A JP H01187679A
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- sectioning
- buffer
- data
- pixel
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- 239000000872 buffer Substances 0.000 claims abstract description 124
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 210000004556 brain Anatomy 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はセクショニング装置に関し、さらに詳細にい
えば、順次生成される画素データの奥行き値をデプスバ
ッファに格納されている奥行き値、および切断面バッフ
ァに格納されている奥行き値と比較し、両比較結果に基
いて画像メモリに対する画素データの書込みを制御する
セクショニング装置に関する。
えば、順次生成される画素データの奥行き値をデプスバ
ッファに格納されている奥行き値、および切断面バッフ
ァに格納されている奥行き値と比較し、両比較結果に基
いて画像メモリに対する画素データの書込みを制御する
セクショニング装置に関する。
〈従来の技術、および発明が解決しようとする課題〉
従来から、グラフィック・デイスプレィ装置においては
、高機能化の要求が強く、デプスバッファアルゴリズム
による3次元表示、断面表示等を行なわせることができ
る機能を具備する3次元グラフィック・デイスプレィ装
置が提供されている。
、高機能化の要求が強く、デプスバッファアルゴリズム
による3次元表示、断面表示等を行なわせることができ
る機能を具備する3次元グラフィック・デイスプレィ装
置が提供されている。
従来から提供されている3次元グラフィック・デイスプ
レィ装置としては、奥行き方向のソート処理を行なうた
めのデプスバッファ(以下、2バツフアと略称する)を
設けて、線分補間演算器(以下、DDAと略称する)か
ら出力される奥行き座標値(以下、2データと略称する
)に基いて画像メモリ(以下、フレームメモリと称する
)に対するカラーデータの書込みを制御する構成が採用
されているとともに、デプスバッファとは別個にtJJ
断面バッファ(以下、セクショニングバッファと称する
)を設けておい°て、線分補間演算器から出力される2
データ、および切断面の2データの大小関係に基いてフ
レームメモリに対するカラーデータの書込みを制御する
構成をも採用し、所定の切断面で切断された図形の3次
元表示を行なうことができるようにしている。
レィ装置としては、奥行き方向のソート処理を行なうた
めのデプスバッファ(以下、2バツフアと略称する)を
設けて、線分補間演算器(以下、DDAと略称する)か
ら出力される奥行き座標値(以下、2データと略称する
)に基いて画像メモリ(以下、フレームメモリと称する
)に対するカラーデータの書込みを制御する構成が採用
されているとともに、デプスバッファとは別個にtJJ
断面バッファ(以下、セクショニングバッファと称する
)を設けておい°て、線分補間演算器から出力される2
データ、および切断面の2データの大小関係に基いてフ
レームメモリに対するカラーデータの書込みを制御する
構成をも採用し、所定の切断面で切断された図形の3次
元表示を行なうことができるようにしている。
また、上記フレームメモリとしては、例えばフレームサ
イズが1280X1024画素であれば、256にビッ
トのダイナミックランダムアクセスメモリ(以下、DR
AMと略称する)を5個使用することにより1ブレーン
を構成することができ、メモリの無駄を無くすることが
できる。2バツフア、およびセクショニングバッファに
ついても、5個のDRAMで1ブレーンを構成すること
によリメモリの無駄を無くすることができる。
イズが1280X1024画素であれば、256にビッ
トのダイナミックランダムアクセスメモリ(以下、DR
AMと略称する)を5個使用することにより1ブレーン
を構成することができ、メモリの無駄を無くすることが
できる。2バツフア、およびセクショニングバッファに
ついても、5個のDRAMで1ブレーンを構成すること
によリメモリの無駄を無くすることができる。
しかし、フレームメモリの各プレーンを5個のD RA
Mで構成した場合には、各DRAM毎のビット幅が4
である関係上、プレーン当り20ビツトのビット幅しか
得ることができず、しかも、DRAMの個数が5であり
、2の累乗で表現できないのであるから、十分なデータ
入出力速度を達成することができず、ひいては十分なセ
クショニング処理速度を達成することができないことに
なる。
Mで構成した場合には、各DRAM毎のビット幅が4
である関係上、プレーン当り20ビツトのビット幅しか
得ることができず、しかも、DRAMの個数が5であり
、2の累乗で表現できないのであるから、十分なデータ
入出力速度を達成することができず、ひいては十分なセ
クショニング処理速度を達成することができないことに
なる。
このような点を考慮して、フレームメモリの容量を20
48X1024画素に設定し、DRAM8個で1ブレー
ンのメモリ空間を達成することが考えられる。このよう
な構成を採用すれば、プレーン当りのビット幅が32に
なるとともに、DRAMの個数が2の累乗になるので、
5個のDRAMで1ブレーンのメモリを構成した場合と
比較して、各プレーンに対するデータ入出力速度を向上
させことができる。
48X1024画素に設定し、DRAM8個で1ブレー
ンのメモリ空間を達成することが考えられる。このよう
な構成を採用すれば、プレーン当りのビット幅が32に
なるとともに、DRAMの個数が2の累乗になるので、
5個のDRAMで1ブレーンのメモリを構成した場合と
比較して、各プレーンに対するデータ入出力速度を向上
させことができる。
そして、8個のDRAMで1ブレーンのメモリ空間を構
成すれば、フレームサイズが1280X1024画素で
ある関係上、必然的に768X1024画素分の余剰領
域が発生することになるのであるが、データ入出力速度
の向上の程度を考慮すれば、許容できない余剰領域とは
いえない。
成すれば、フレームサイズが1280X1024画素で
ある関係上、必然的に768X1024画素分の余剰領
域が発生することになるのであるが、データ入出力速度
の向上の程度を考慮すれば、許容できない余剰領域とは
いえない。
しかし、8個のDRAMで1ブレーンのメモリを構成し
た場合にも、未だに十分なセクショニング処理速度を達
成することができないという問題がある。即ち、セクシ
ョニング処理が施され、かつ隠面処理が施された画素デ
ータを得るためには、2データと生成画素データとの比
較、およびセクショニングデータと生成画素データとの
比較を行ない、両比較結果の組合せに基いて生成画素デ
ータの書込みを制御しなければならないのであり、上記
両比較動作はソフトウェアにより実行されているのであ
るから、比較動作回数が2倍になるとともに、比較結果
の組合せを判別するための動作が必要になり、全体とし
て著しく長時間が必要とされている。
た場合にも、未だに十分なセクショニング処理速度を達
成することができないという問題がある。即ち、セクシ
ョニング処理が施され、かつ隠面処理が施された画素デ
ータを得るためには、2データと生成画素データとの比
較、およびセクショニングデータと生成画素データとの
比較を行ない、両比較結果の組合せに基いて生成画素デ
ータの書込みを制御しなければならないのであり、上記
両比較動作はソフトウェアにより実行されているのであ
るから、比較動作回数が2倍になるとともに、比較結果
の組合せを判別するための動作が必要になり、全体とし
て著しく長時間が必要とされている。
また、メモリアクセス時間が長いDRAMで2バツフア
、およびセクショニングバッファを構成している場合に
は、これらのバッファに対して画素データを書込み、或
は読出す場合に、画素データ生成所要時間が著しく短い
DDAの動作を中断させないようにするために、例えば
、8X8ビクセル分の容量を有するビクセルバッファを
介在させ、ビクセルバッファを所定数ピクセル分層に区
画しておくとともに、各区画毎にタイミング制御装置を
設けることにより、スキャンラインに対して任意の傾斜
を有する線分に沿う画素データを順次該当する区画に供
給し、区画された所定数ビクセル分の画素データを一括
してDRAMに対して書込み、或は読出し、1ピクセル
当りに換算したメモリアクセス所要時間をDDAによる
画素データ生成所要時間と等しくすることが考えられる
が、このような構成を採用するためには、ブレーン当り
のビット幅を64に設定しなければならなくなり、1プ
レーン当りのDRAM数を16個とし、フレームメモリ
の容量を2048X2048画素としなければならなく
なる。この結果、DRAMの必要数が2倍になってしま
うとともに、余剰領域が著しく増加することになる。そ
して、セクショニング処理を行なうためには、2バツフ
ア、およびセクショニングバッファの双方が必要なので
、双方についてそれぞれ16個のDRAMを割当てると
、DRAMの必要数、および全体としての余剰領域が一
層増加してしまうことになる。
、およびセクショニングバッファを構成している場合に
は、これらのバッファに対して画素データを書込み、或
は読出す場合に、画素データ生成所要時間が著しく短い
DDAの動作を中断させないようにするために、例えば
、8X8ビクセル分の容量を有するビクセルバッファを
介在させ、ビクセルバッファを所定数ピクセル分層に区
画しておくとともに、各区画毎にタイミング制御装置を
設けることにより、スキャンラインに対して任意の傾斜
を有する線分に沿う画素データを順次該当する区画に供
給し、区画された所定数ビクセル分の画素データを一括
してDRAMに対して書込み、或は読出し、1ピクセル
当りに換算したメモリアクセス所要時間をDDAによる
画素データ生成所要時間と等しくすることが考えられる
が、このような構成を採用するためには、ブレーン当り
のビット幅を64に設定しなければならなくなり、1プ
レーン当りのDRAM数を16個とし、フレームメモリ
の容量を2048X2048画素としなければならなく
なる。この結果、DRAMの必要数が2倍になってしま
うとともに、余剰領域が著しく増加することになる。そ
して、セクショニング処理を行なうためには、2バツフ
ア、およびセクショニングバッファの双方が必要なので
、双方についてそれぞれ16個のDRAMを割当てると
、DRAMの必要数、および全体としての余剰領域が一
層増加してしまうことになる。
また、2048X2048画素の容量を有するバッファ
構成を採用し、同一のバッファを2つの領域に区画して
、各区画領域毎に2データ、およびセクショニングデー
タを格納すれば、メモリの余剰領域を大巾に減少させる
ことができるのであるが、仮に2組のビクセルバッファ
を設けても、2データ、およびセクショニングデータを
同時にアクセスすることが不可能になり、2データに対
するアクセス、およびセクショニングデータに対するア
クセスをそれぞれ互に別個のタイミングで実行しなけれ
ばならず、セクショニング処理が施された3次元表示を
行なうための所要時間が著しく長くなってしまうことに
なる。
構成を採用し、同一のバッファを2つの領域に区画して
、各区画領域毎に2データ、およびセクショニングデー
タを格納すれば、メモリの余剰領域を大巾に減少させる
ことができるのであるが、仮に2組のビクセルバッファ
を設けても、2データ、およびセクショニングデータを
同時にアクセスすることが不可能になり、2データに対
するアクセス、およびセクショニングデータに対するア
クセスをそれぞれ互に別個のタイミングで実行しなけれ
ばならず、セクショニング処理が施された3次元表示を
行なうための所要時間が著しく長くなってしまうことに
なる。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
メモリアクセス所要回数を減少させることにより、全体
としての所要時間を著しく短縮することができるセクシ
ョニング装置を提供することを目的としている。
メモリアクセス所要回数を減少させることにより、全体
としての所要時間を著しく短縮することができるセクシ
ョニング装置を提供することを目的としている。
く課題を解決するための手段〉
上記の目的を達成するための、この発明のセクショニン
グ装置は、対象となる画素に対応する両奥行き値を同時
に読出す読出し手段と、生成された画素データの奥行き
値と、読出された各奥行き値とをそれぞれ比較する比較
手段と、何れかの比較手段から出力される比較結果信号
、および他方の比較手段から生成される比較結果信号に
基いて、生成画素データの書込みを制御する書込み制御
信号を生成する信号生成手段とを有している。
グ装置は、対象となる画素に対応する両奥行き値を同時
に読出す読出し手段と、生成された画素データの奥行き
値と、読出された各奥行き値とをそれぞれ比較する比較
手段と、何れかの比較手段から出力される比較結果信号
、および他方の比較手段から生成される比較結果信号に
基いて、生成画素データの書込みを制御する書込み制御
信号を生成する信号生成手段とを有している。
但し、上記信号生成手段としては、何れかの比較手段か
ら出力される比較結果信号、および他方の比較手段から
出力される比較結果信号の反転信号を入力とするAND
ゲートであることが好ましい。
ら出力される比較結果信号、および他方の比較手段から
出力される比較結果信号の反転信号を入力とするAND
ゲートであることが好ましい。
また、上記2バツフアとセクショニングバッファとが互
に別個のデバイスで構成されていてもよいが、2バツフ
アとセクショニングバッファとが同一のデバイスの互に
区画された領域に割当てられているとともに、ビクセル
バッファの互に区画された領域を介して同時にアクセス
されるものであることが好ましい。そして、後者の場合
には、上記ビクセルバッファの各区画領域に、何れがの
デバイスのZ バッファ領域、および他のデバイスのセ
クショニングバッファ領域が割当てられていればよい。
に別個のデバイスで構成されていてもよいが、2バツフ
アとセクショニングバッファとが同一のデバイスの互に
区画された領域に割当てられているとともに、ビクセル
バッファの互に区画された領域を介して同時にアクセス
されるものであることが好ましい。そして、後者の場合
には、上記ビクセルバッファの各区画領域に、何れがの
デバイスのZ バッファ領域、および他のデバイスのセ
クショニングバッファ領域が割当てられていればよい。
く作用〉
以上の構成のセクショニング装置であれば、対象となる
画素に対応する両奥行き値を同時に読出す読出し手段と
、生成された画素データの奥行き値と、読出された各奥
行き値とをそれぞれ比較する比較手段と、何れかの比較
手段から出力される比較結果信号、および他方の比較手
段から生成される比較結果信号に基いて、生成画素デー
タの書込みを制御する書込み制御信号を生成する信号生
成年段とを有゛しているのであるから、順次生成される
画素データの奥行き値を2バツフアに格納されている奥
行き値、およびセクショニングバッファに格納されてい
る奥行き値と比較し、両比較結果に基いて生成された画
素データを表示すべきか否かを制御する場合において、
読出し手段により両バッファから奥行き値を同時に読出
し、比較手段により、生成された画素データの奥行き値
と、読出された各奥行き値とをそれぞれ比較することが
できる。そして、信号生成手段により、何れか一方の比
較手段から出力される比較結果信号、および他方の比較
手段から生成される比較結果信号に基いて、生成画素デ
ータの書込みを制御する書込み制御信号を生成すること
ができる。
画素に対応する両奥行き値を同時に読出す読出し手段と
、生成された画素データの奥行き値と、読出された各奥
行き値とをそれぞれ比較する比較手段と、何れかの比較
手段から出力される比較結果信号、および他方の比較手
段から生成される比較結果信号に基いて、生成画素デー
タの書込みを制御する書込み制御信号を生成する信号生
成年段とを有゛しているのであるから、順次生成される
画素データの奥行き値を2バツフアに格納されている奥
行き値、およびセクショニングバッファに格納されてい
る奥行き値と比較し、両比較結果に基いて生成された画
素データを表示すべきか否かを制御する場合において、
読出し手段により両バッファから奥行き値を同時に読出
し、比較手段により、生成された画素データの奥行き値
と、読出された各奥行き値とをそれぞれ比較することが
できる。そして、信号生成手段により、何れか一方の比
較手段から出力される比較結果信号、および他方の比較
手段から生成される比較結果信号に基いて、生成画素デ
ータの書込みを制御する書込み制御信号を生成すること
ができる。
そして、上記信号生成゛手段が、何れかの比較手段から
出力される比較結果信号、および他方の比較手段から出
力される比較結果信号の反転信号を入力とするANDゲ
ートである場合には、簡単な構成で書込み制御信号を生
成することができる。
出力される比較結果信号、および他方の比較手段から出
力される比較結果信号の反転信号を入力とするANDゲ
ートである場合には、簡単な構成で書込み制御信号を生
成することができる。
また、上記2バツフアとセクショニングバッファとが互
に別個のデバイスで構成されている場合にも上記と同様
の作用を達成することができるか、上記2バツフアとセ
クショニングバッファとが同一のデバイスの互に区画さ
れた領域に割当てられているとともに、ピクセルバッフ
ァの互に区画された領域を介して同時にアクセスされる
ものである場合には、デバイス全体としてのデータ入出
力幅を広くすることができるとともに、デバイス全体と
しての大きな容量を有効に利用することができる。そし
て、後者の場合において、上記ビクセルバッファの各区
画領域に、何れかのデバイスのZバッファ領域、−およ
び他のデバイスのセクショニングバッファ領域が割当て
られていれば、同時に同一のデバイスに対するアクセス
が行なわれることはなく、同時に互に異なるデバイスに
対するアクセスが行なわれるのであるから、同一のデバ
イスに隠面処理のための奥行き値、およびセクショニン
グ処理のための奥行き値が格納されていても、両奥行き
値の同時アクセスを行なうことができる。
に別個のデバイスで構成されている場合にも上記と同様
の作用を達成することができるか、上記2バツフアとセ
クショニングバッファとが同一のデバイスの互に区画さ
れた領域に割当てられているとともに、ピクセルバッフ
ァの互に区画された領域を介して同時にアクセスされる
ものである場合には、デバイス全体としてのデータ入出
力幅を広くすることができるとともに、デバイス全体と
しての大きな容量を有効に利用することができる。そし
て、後者の場合において、上記ビクセルバッファの各区
画領域に、何れかのデバイスのZバッファ領域、−およ
び他のデバイスのセクショニングバッファ領域が割当て
られていれば、同時に同一のデバイスに対するアクセス
が行なわれることはなく、同時に互に異なるデバイスに
対するアクセスが行なわれるのであるから、同一のデバ
イスに隠面処理のための奥行き値、およびセクショニン
グ処理のための奥行き値が格納されていても、両奥行き
値の同時アクセスを行なうことができる。
さらに詳細に説明する。
1画面の解像度を21×2jとし、ビクセルバッファを
2 ×2bヒリセル分の容量とすれば、セクショニング
をダイナミックに1ビクセル毎に実行するためには、ス
キャンライン方向(以下、X方向と略称する)、および
スキャンラインと直角な方向(以下、X方向と略称する
)により形成されるxy平面上に1画面分の隠面処理用
奥行きデータ領域(以下、2データ領域と略称する)、
および1画面分のセクショニング処理用奥行きデータ(
以下、セクショニングデータ領域と略称する)が存在す
ることが必要である。
2 ×2bヒリセル分の容量とすれば、セクショニング
をダイナミックに1ビクセル毎に実行するためには、ス
キャンライン方向(以下、X方向と略称する)、および
スキャンラインと直角な方向(以下、X方向と略称する
)により形成されるxy平面上に1画面分の隠面処理用
奥行きデータ領域(以下、2データ領域と略称する)、
および1画面分のセクショニング処理用奥行きデータ(
以下、セクショニングデータ領域と略称する)が存在す
ることが必要である。
したがって、2 X2bピクセル分の容量を有するビク
セルバッファの1ピクセル毎に1個のDRAMデバイス
を割当て、各D RA Mデバイスの容量をMビットと
し、奥行き値をNビットとすれば、2 x2 XM
xN≧2’ X2jX2XNであることが必要である。
セルバッファの1ピクセル毎に1個のDRAMデバイス
を割当て、各D RA Mデバイスの容量をMビットと
し、奥行き値をNビットとすれば、2 x2 XM
xN≧2’ X2jX2XNであることが必要である。
また、DRAMデバイスのメモリ容量をM−mXk(但
し、kは入出力データ幅)とすれば、xy平面を構成す
るために必要なりRAMデバイス数は、2 ×2b/に
となり、奥行き値がNビットであるから、全体として必
要なりRAMデバイス数nは、 n−2X2bXN/に となる。
し、kは入出力データ幅)とすれば、xy平面を構成す
るために必要なりRAMデバイス数は、2 ×2b/に
となり、奥行き値がNビットであるから、全体として必
要なりRAMデバイス数nは、 n−2X2bXN/に となる。
以上の説明から明らかなように、DRAMデバイス数の
1/2を2バツフアに割当て、残余のDRAMデバイス
をセクショニングバッファに割当てれば、ビクセルバッ
ファのにピクセル毎に異なるDRAMデバイスが割当て
られることになり、2データ、およびセクショニングデ
ータの同時アクセスを行なわせることができる。但し、
この場合には、データ人出力ビット幅が狭くなるが、全
体としてみれば、同時アクセスできることによるメリッ
トが大きいので、特に不都合とはならない。
1/2を2バツフアに割当て、残余のDRAMデバイス
をセクショニングバッファに割当てれば、ビクセルバッ
ファのにピクセル毎に異なるDRAMデバイスが割当て
られることになり、2データ、およびセクショニングデ
ータの同時アクセスを行なわせることができる。但し、
この場合には、データ人出力ビット幅が狭くなるが、全
体としてみれば、同時アクセスできることによるメリッ
トが大きいので、特に不都合とはならない。
また、上記n個のDRAMデバイスのメモリ領域を全て
互に等しい2つの領域に区画し、一方の領域に2データ
を格納し、他方の領域にセクショニングデータを格納す
る場合には、描画面上における同一のxy座標値に対応
する2データとセクショニングデータとを互に異なるD
RAMデバイスに割当てておくことにより、2データ、
およびセクショニングデータの同時アクセスを行なわせ
ることができる。例えば、2 ×2bビクセル分の容量
を有するピクセルバッファにおいてp行q列のビクセル
に対応するDRAMデバイスをD (p、q)とすれば
、ピクセルバッファを2a×2 ピクセル分の容量に
2分割し、セクショニングデータ領域においては、0〜
2b−11にb−1b − 対応するDRAMデバイスと2 〜2 1に対応するD
RAMデバイスとを入替えれば、上記と同様の作用を達
成することができる。
互に等しい2つの領域に区画し、一方の領域に2データ
を格納し、他方の領域にセクショニングデータを格納す
る場合には、描画面上における同一のxy座標値に対応
する2データとセクショニングデータとを互に異なるD
RAMデバイスに割当てておくことにより、2データ、
およびセクショニングデータの同時アクセスを行なわせ
ることができる。例えば、2 ×2bビクセル分の容量
を有するピクセルバッファにおいてp行q列のビクセル
に対応するDRAMデバイスをD (p、q)とすれば
、ピクセルバッファを2a×2 ピクセル分の容量に
2分割し、セクショニングデータ領域においては、0〜
2b−11にb−1b − 対応するDRAMデバイスと2 〜2 1に対応するD
RAMデバイスとを入替えれば、上記と同様の作用を達
成することができる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第6図は3次元グラフィック・デイスプレィ装置の要部
を示す概略ブロック図であり、描画プロセッサ(1)か
ら出力される線分端点データをDDA(21) (22
) (23)に供給している。そして、平面座標データ
生成用のD D A (21)により生成される平面座
標データ、即ち、X+Y座標データをフレームメモリ(
3)およびセクショニングバッファを含む2バツフア(
4)に供給しているとともに、カラーデータ生成用のD
D A (22)により生成されるカラーデータ、即
ち、■データをフレームメモリ(3)に、2データ生成
用のD D A (23)により生成された2データを
2バツフア(4)およびセクショニングバッファ(4′
)にそれぞれピクセルバッファ(5)を介して供給して
いる。
を示す概略ブロック図であり、描画プロセッサ(1)か
ら出力される線分端点データをDDA(21) (22
) (23)に供給している。そして、平面座標データ
生成用のD D A (21)により生成される平面座
標データ、即ち、X+Y座標データをフレームメモリ(
3)およびセクショニングバッファを含む2バツフア(
4)に供給しているとともに、カラーデータ生成用のD
D A (22)により生成されるカラーデータ、即
ち、■データをフレームメモリ(3)に、2データ生成
用のD D A (23)により生成された2データを
2バツフア(4)およびセクショニングバッファ(4′
)にそれぞれピクセルバッファ(5)を介して供給して
いる。
さらに、2バツフア(4)およびセクショニングバッフ
ァ(4′)から出力されるフラグの組合せに対応する2
フラグを書込み制御信号としてフレームメモリ(3)に
供給している。尚、上記描画プロセッサ(1)から描画
コマンドデータが生成され、上記DDA (21)(2
2)(23)に供給されている。
ァ(4′)から出力されるフラグの組合せに対応する2
フラグを書込み制御信号としてフレームメモリ(3)に
供給している。尚、上記描画プロセッサ(1)から描画
コマンドデータが生成され、上記DDA (21)(2
2)(23)に供給されている。
したがって、描画プロセッサ(1)から隠面処理および
セクショニング処理を行なうべきことを指示する描画コ
マンドデータが生成されている状態においては、D D
A (21)によるX+ yデータ生成動作と同期
してD D A (22)によりカラーデータが、D
D A (23)により2データが、それぞれ生成され
、ピクセルバッファ(5)を介してフレームメモリ(3
)、2バツフア(4)、セクショニングバッファ(4’
)にそれぞれ供給される。そして、2バツフア(4)、
セクショニングバッファ(4′)により生成されるフラ
グの組合せに対応する書込み制御信号としての2フラグ
もフレームメモリ(3)に供給されるので、2フラグに
依存する■データの書込みが行なわれ、最終的に隠面処
理およびセクショニング処理が施された画像データが得
られ、CRTデイスプレィ(11)により可視的に表示
される。
セクショニング処理を行なうべきことを指示する描画コ
マンドデータが生成されている状態においては、D D
A (21)によるX+ yデータ生成動作と同期
してD D A (22)によりカラーデータが、D
D A (23)により2データが、それぞれ生成され
、ピクセルバッファ(5)を介してフレームメモリ(3
)、2バツフア(4)、セクショニングバッファ(4’
)にそれぞれ供給される。そして、2バツフア(4)、
セクショニングバッファ(4′)により生成されるフラ
グの組合せに対応する書込み制御信号としての2フラグ
もフレームメモリ(3)に供給されるので、2フラグに
依存する■データの書込みが行なわれ、最終的に隠面処
理およびセクショニング処理が施された画像データが得
られ、CRTデイスプレィ(11)により可視的に表示
される。
第1図はセクショニング装置の要部を示すブロック図で
あり、D D A (23)から出力される奥行きデー
タが一方の入力端子に供給されるとともに、zバッファ
(4)から読出される2データおよびセクショニングバ
ッファ(4′)から読出されるセクショニングデータが
他方の入力端チに供給される、比較手段としての減算器
(6) (7)を有している。そして、各減算器から出
力される符号データOFを、それぞれANDゲート(8
1)(71)、インバータゲート(62)(72)およ
びNANDゲート(63) (73)に供給している。
あり、D D A (23)から出力される奥行きデー
タが一方の入力端子に供給されるとともに、zバッファ
(4)から読出される2データおよびセクショニングバ
ッファ(4′)から読出されるセクショニングデータが
他方の入力端チに供給される、比較手段としての減算器
(6) (7)を有している。そして、各減算器から出
力される符号データOFを、それぞれANDゲート(8
1)(71)、インバータゲート(62)(72)およ
びNANDゲート(63) (73)に供給している。
さらに、上記各インバータゲート(62)(72)から
の出力信号OFを、他方の減算器からの符号データを入
力とするANDゲー) (71)(81)およびNAN
Dゲート(73) (63)にライトイネーブル制御信
号IMとして供給している。
の出力信号OFを、他方の減算器からの符号データを入
力とするANDゲー) (71)(81)およびNAN
Dゲート(73) (63)にライトイネーブル制御信
号IMとして供給している。
また、上記各ANDゲート(61)(71)からの出力
信号OWを書込み制御信号としているとともに、NAN
Dゲート(63)(73)からの出力信号を上記書込み
制御信号と逆レベルの制御信号としている。
信号OWを書込み制御信号としているとともに、NAN
Dゲート(63)(73)からの出力信号を上記書込み
制御信号と逆レベルの制御信号としている。
上記符号データOFは、D D A (23)からの2
値が小さい場合にローレベルになり、そうでなければハ
イレベルになる信号であり、上記出力信号OWは、書込
みを許可する場合にハイレベルとなり、書込みを禁止す
る場合にローレベルになる信号である。
値が小さい場合にローレベルになり、そうでなければハ
イレベルになる信号であり、上記出力信号OWは、書込
みを許可する場合にハイレベルとなり、書込みを禁止す
る場合にローレベルになる信号である。
第2図は2バツフア(4)およびセクショニングバッフ
ァ(4′)に対するアクセスを行なうための概略構成を
示すブロック図であり、D D A (21)から出力
されるx、yアドレスを入力とするアドレス発生型(9
)から出力されるアクセスアドレスデータを2バツフア
(4)、およびセクショニングバッファ(4′)を構成
するDRAMに供給しているとともに、D D A (
23)から出力される奥行き値を2バツフア(4)およ
び上記画成算器(6) (7)を含む比較部(8)に供
給している。そして、2バツフア(4)からの読出しデ
ータおよびセクショニングバッファ(4′)からの読出
しデータをも比較部(8)に供給し、比較部(8)から
出力される比較結果データを人力とするメモリ制御信号
発生部(10)から出力されるメモリ制御信号を2バツ
フア(4)およびセクショニングバッファ(4’)に供
給している。
ァ(4′)に対するアクセスを行なうための概略構成を
示すブロック図であり、D D A (21)から出力
されるx、yアドレスを入力とするアドレス発生型(9
)から出力されるアクセスアドレスデータを2バツフア
(4)、およびセクショニングバッファ(4′)を構成
するDRAMに供給しているとともに、D D A (
23)から出力される奥行き値を2バツフア(4)およ
び上記画成算器(6) (7)を含む比較部(8)に供
給している。そして、2バツフア(4)からの読出しデ
ータおよびセクショニングバッファ(4′)からの読出
しデータをも比較部(8)に供給し、比較部(8)から
出力される比較結果データを人力とするメモリ制御信号
発生部(10)から出力されるメモリ制御信号を2バツ
フア(4)およびセクショニングバッファ(4’)に供
給している。
具体的には、上記比較部(8)が、第1図に示す構成と
なっている。
なっている。
第3図Aは2値データ領域に対応するDRAMの割当て
状態を示す概略図、同図Bはセクショニングデータ領域
に対応するDRAMの割当て状態を示す概略図であり、
ピクセルバッファのp行q列のビクセルに対応するDR
AMをD (p、q)として示している。
状態を示す概略図、同図Bはセクショニングデータ領域
に対応するDRAMの割当て状態を示す概略図であり、
ピクセルバッファのp行q列のビクセルに対応するDR
AMをD (p、q)として示している。
この図から明らかなように、2 a x 2 bピクセ
ル分の容量を有するビクセルバッファにおいて、ピクセ
ルバッファを2 ×2 ピクセル分の容量に2分割し
、セクショニングデータ領域においては、0〜2b−1
1に対応するDRAMデバイb−1b−1に対応するD
RAMデバイスと2 〜2 スとを入替えている。
ル分の容量を有するビクセルバッファにおいて、ピクセ
ルバッファを2 ×2 ピクセル分の容量に2分割し
、セクショニングデータ領域においては、0〜2b−1
1に対応するDRAMデバイb−1b−1に対応するD
RAMデバイスと2 〜2 スとを入替えている。
そして、上記2値データ領域とセクショニングデータ領
域との区分は、yアドレスの最上位ビットか“0”の場
合に2値データ領域が選択され、“1”の場合にセクシ
ョニングデータ領域が選択されるようにしている。
域との区分は、yアドレスの最上位ビットか“0”の場
合に2値データ領域が選択され、“1”の場合にセクシ
ョニングデータ領域が選択されるようにしている。
したがって、DDA(21)からx+Vアドレスが出力
された場合には、アドレス発生器(9)から第3図A、
Bに示すアドレスが各DRAMに対して出力させられる
。具体的には、x、yアドレスが(0,0)である場合
においてZ値とセクショニング値とを読出す場合には、
アドレス発生器(9)からD (0,O)に対して(0
0,00) が供)(EX 給され、D(2,0)に対して(00,80)HEXが
供給される。
された場合には、アドレス発生器(9)から第3図A、
Bに示すアドレスが各DRAMに対して出力させられる
。具体的には、x、yアドレスが(0,0)である場合
においてZ値とセクショニング値とを読出す場合には、
アドレス発生器(9)からD (0,O)に対して(0
0,00) が供)(EX 給され、D(2,0)に対して(00,80)HEXが
供給される。
上記の構成のセクショニング装置の動作は次のとおりで
ある。
ある。
D D A (21)からx、yアドレスが出力された
場合には、アドレス発生器(9)から第3図A、Bに示
すアドレスが各DRAMに対して出力させられる。
場合には、アドレス発生器(9)から第3図A、Bに示
すアドレスが各DRAMに対して出力させられる。
したがって、この状態において、アドレスが供給された
DRAMに対してメモリ制御信号を供給することにより
、2値およびセクショニング値を同時に読出して減算器
(6) (7)に供給することができる。
DRAMに対してメモリ制御信号を供給することにより
、2値およびセクショニング値を同時に読出して減算器
(6) (7)に供給することができる。
また、上記減算器(6) (7)には、D D A (
23)から出力されるZ値が供給されているので、同時
に減算動作が行なわれ、大小判別結果信号が出力され、
ANDゲート、インバータゲートおよびNANDゲート
に供給される。
23)から出力されるZ値が供給されているので、同時
に減算動作が行なわれ、大小判別結果信号が出力され、
ANDゲート、インバータゲートおよびNANDゲート
に供給される。
そして、一方のインバータゲートからの出力信号が他方
のANDゲートおよびNANDゲートに供給されている
のであるから、画成算動作の結果が共に書込みを許可す
るものである場合にのみANDゲートから書込み許可信
号を出力することができる。
のANDゲートおよびNANDゲートに供給されている
のであるから、画成算動作の結果が共に書込みを許可す
るものである場合にのみANDゲートから書込み許可信
号を出力することができる。
即ち、上記の構成によりセクショニング動作を行なわせ
る場合には、DRAMに対するアクセス所要時間が1回
分のアクセス所要時間でよくなり、全体としてセクショ
ニング処理速度を高速化することができるとともに、何
れかの読出しデータを保持しておくための特別の回路°
が不必要になり、構成を簡素化することができる。
る場合には、DRAMに対するアクセス所要時間が1回
分のアクセス所要時間でよくなり、全体としてセクショ
ニング処理速度を高速化することができるとともに、何
れかの読出しデータを保持しておくための特別の回路°
が不必要になり、構成を簡素化することができる。
上記セクショニング処理についてさらに詳細に説明する
。
。
但し、以下の説明において、切断面および2値平面の関
係は第4図に示すように設定されており、しかも、Aが
D D A (23)から出力される2値データ、Bが
描画面上の2値データ、Cがセクショニングデータを示
している。
係は第4図に示すように設定されており、しかも、Aが
D D A (23)から出力される2値データ、Bが
描画面上の2値データ、Cがセクショニングデータを示
している。
(1) Aが第4図中領域Pに該当する場合この場合
には、A−B>Oであるとともに、A−C≧0であるか
ら、両比較部から出力される符号データOFがハイレベ
ルになり、ライトイネーブル制御信号IMがローレベル
になるので、出力信号OWがローレベルとなり、上記A
およびDDA (22)から出力される書込みカラー値
データの書込みが禁止される。
には、A−B>Oであるとともに、A−C≧0であるか
ら、両比較部から出力される符号データOFがハイレベ
ルになり、ライトイネーブル制御信号IMがローレベル
になるので、出力信号OWがローレベルとなり、上記A
およびDDA (22)から出力される書込みカラー値
データの書込みが禁止される。
(I[) Aが第4図中領域Qに該当する場合この場
合には、A−B≧0であるとともに、A−C<Oである
から、セクショニング用の比較部における符号データO
F、信号IM、OWが全てローレベルになり、Z使用の
比較部における符号データOF、信号IM、OWが全て
ローレベルになる。
合には、A−B≧0であるとともに、A−C<Oである
から、セクショニング用の比較部における符号データO
F、信号IM、OWが全てローレベルになり、Z使用の
比較部における符号データOF、信号IM、OWが全て
ローレベルになる。
したがって、セクショニングデータ領域に対するデータ
の書込みは禁止されたままであるが、2値データ領域に
対する新たなZ値の書込みおよびカラーバッファに対す
るカラー値データの書込みが許可される。
の書込みは禁止されたままであるが、2値データ領域に
対する新たなZ値の書込みおよびカラーバッファに対す
るカラー値データの書込みが許可される。
[[IAが第4図中領域Rに該当する場合この場合には
、A−B<Oであるとともに、八−C〈0であるから、
両比較部から出力される符号データOFがローレベルに
なり、ライトイネーブル制御信号IMがハイレベルにな
るので、出力信号OWがローレベルとなり、上記Aおよ
びDDA (22)から出力される書込みカラー値デー
タの書込みが禁止される。
、A−B<Oであるとともに、八−C〈0であるから、
両比較部から出力される符号データOFがローレベルに
なり、ライトイネーブル制御信号IMがハイレベルにな
るので、出力信号OWがローレベルとなり、上記Aおよ
びDDA (22)から出力される書込みカラー値デー
タの書込みが禁止される。
以上の説明から明らかなように、セクショニングデータ
は何れの場合にも更新されず、Z値が領域Qに該当する
場合にのみ更新されており、正確なセクショニング処゛
理を行なうことができる。
は何れの場合にも更新されず、Z値が領域Qに該当する
場合にのみ更新されており、正確なセクショニング処゛
理を行なうことができる。
また、上記実施例においては、同一のDRAMを2値デ
ータ領域とセクショニングデータ領域とに区画しておき
、しかも同一のx、yアドレスに対応する2値データと
セクショニングデータとを互に異なるDRAMに割当て
ているが、必ずしもこの構成に限定されるものではなく
、2値データ領域とセクショニングデータ領域とを互に
別個のDRAMに割当てておき、各領域から2値データ
とセクショニングデータとを同時に読出すようにした場
合にも、上記実施例と同様に特別な読出しデータ保持手
段を必要とせず、しかもセクショニング処理速度を高速
化することができる。
ータ領域とセクショニングデータ領域とに区画しておき
、しかも同一のx、yアドレスに対応する2値データと
セクショニングデータとを互に異なるDRAMに割当て
ているが、必ずしもこの構成に限定されるものではなく
、2値データ領域とセクショニングデータ領域とを互に
別個のDRAMに割当てておき、各領域から2値データ
とセクショニングデータとを同時に読出すようにした場
合にも、上記実施例と同様に特別な読出しデータ保持手
段を必要とせず、しかもセクショニング処理速度を高速
化することができる。
第5図はビクセルバッファ(5)と2バツフア(4)と
の間におけるアクセスを行なわせるための構成を概略的
に示す図であり、4ピクセル分の容量を有するピクセル
バッファ(5)を使用している。
の間におけるアクセスを行なわせるための構成を概略的
に示す図であり、4ピクセル分の容量を有するピクセル
バッファ(5)を使用している。
上記ピクセルバッファ(5)に対して1ビクセル分のデ
ータを一括して転送し得る16ビツト幅のデータバス(
101)を接続しているとともに、任意のプレーンにお
けるデータを一括して転送し得る4ビツト幅のビットオ
ペレーションバス(102)を接続している。そして、
上記データバス(101)を、1個の人出力バッファ(
103)を介して4個のピクセルレジスタ(104a)
(104b) (104c) (104d)に接続し
、各ピクセルレジスタ(104a) (104b) (
104c) (104d)を2バツフア(4)と接続し
ている。また、上記ビットオペレーションバス(102
)を、1個の人出力ハッフy (105)を介して4対
のセレクタ<IQfta) (107a)(108b)
(107b) (10[18) (107c) (1
013d) (107d)に接続し、6対のセレクタを
対応するピクセルレジスタに接続している。
ータを一括して転送し得る16ビツト幅のデータバス(
101)を接続しているとともに、任意のプレーンにお
けるデータを一括して転送し得る4ビツト幅のビットオ
ペレーションバス(102)を接続している。そして、
上記データバス(101)を、1個の人出力バッファ(
103)を介して4個のピクセルレジスタ(104a)
(104b) (104c) (104d)に接続し
、各ピクセルレジスタ(104a) (104b) (
104c) (104d)を2バツフア(4)と接続し
ている。また、上記ビットオペレーションバス(102
)を、1個の人出力ハッフy (105)を介して4対
のセレクタ<IQfta) (107a)(108b)
(107b) (10[18) (107c) (1
013d) (107d)に接続し、6対のセレクタを
対応するピクセルレジスタに接続している。
尚、上記ピクセルレジスタは16ビツトの容量を有して
おり、16ビツトの2値データを保持し得るものである
。また、上記6対のセレクタは、1ビツトのデータをピ
クセルレジスタの16ビツトの領域の何れのビットに書
込むかを選択するセレクタと、ピクセルレジスタの16
ビツトのデータの何れの1ビツトを読出すかを制御する
レジスタとから構成されている。
おり、16ビツトの2値データを保持し得るものである
。また、上記6対のセレクタは、1ビツトのデータをピ
クセルレジスタの16ビツトの領域の何れのビットに書
込むかを選択するセレクタと、ピクセルレジスタの16
ビツトのデータの何れの1ビツトを読出すかを制御する
レジスタとから構成されている。
したがって、任意のピクセルの2値データを読出す場合
には、人出力バッフ7 (103)を出力イネーブル状
態とすればよく、ビクセルバッファ(5)の4ビクセル
分の2値データがデータバス(101)および人出力バ
ッファ(103)を通してそれぞれピクセルレジスタ(
104a) (104b) (1,04c) (104
d)に転送される。その後、各ピクセルレジスタ(10
4a) (104b)(104c) (104d)に保
持されている16ビツトの2値データが2バツフア(4
)の該当アドレスに書込まれる。逆に、任意のビクセル
の2値データを読出す場合には、人出力バッファ(10
3)を入力イネーブル状態とすればよく、2バツフア(
4)の4ピクセル分の2値データがそれぞれピクセルレ
ジスタ(104a) (104b) (104c) (
104d)に読出される。その後、各ピクセルレジスタ
(104a) (104b) (104c) (104
d)に保持されている16ビツトの2値データが人出力
バッファ(103) 、およびデータバス(101)を
通してピクセルバッファ(5)に転送される。
には、人出力バッフ7 (103)を出力イネーブル状
態とすればよく、ビクセルバッファ(5)の4ビクセル
分の2値データがデータバス(101)および人出力バ
ッファ(103)を通してそれぞれピクセルレジスタ(
104a) (104b) (1,04c) (104
d)に転送される。その後、各ピクセルレジスタ(10
4a) (104b)(104c) (104d)に保
持されている16ビツトの2値データが2バツフア(4
)の該当アドレスに書込まれる。逆に、任意のビクセル
の2値データを読出す場合には、人出力バッファ(10
3)を入力イネーブル状態とすればよく、2バツフア(
4)の4ピクセル分の2値データがそれぞれピクセルレ
ジスタ(104a) (104b) (104c) (
104d)に読出される。その後、各ピクセルレジスタ
(104a) (104b) (104c) (104
d)に保持されている16ビツトの2値データが人出力
バッファ(103) 、およびデータバス(101)を
通してピクセルバッファ(5)に転送される。
以上の動作を行なうことにより、ピクセル単位の隠面処
理を行なうことができる。勿論、セクショニング処理に
ついても同様に行なうことができる。
理を行なうことができる。勿論、セクショニング処理に
ついても同様に行なうことができる。
また、2バツフア(4)の任意のブレーンのみにデータ
(例えば、キャラクタフォントデータ等)を書込む場合
には、人出力バッファ(105)を出力イネーブル状態
とすればよく、ピクセルバッファ(5)の任意のブレー
ンの4ビツトのデータを4つのセレクタ(106a)
(106b) (106c) (106d)に転送する
ことができる。そして、全てのセレクタ(106a)
(108b)(106c) (106d)に対して書込
むべき2バツフア(4)のブレーンを指定する信号を選
択制御信号として供給しておけば、ピクセルレジスタ(
104a) (104b)(104e) (104d)
の所望ビット位置にのみデータが保持され、このデータ
を2バツフア(4)に供給することにより、該当するブ
レーンのみに4ビツトのデータを書込むことができる。
(例えば、キャラクタフォントデータ等)を書込む場合
には、人出力バッファ(105)を出力イネーブル状態
とすればよく、ピクセルバッファ(5)の任意のブレー
ンの4ビツトのデータを4つのセレクタ(106a)
(106b) (106c) (106d)に転送する
ことができる。そして、全てのセレクタ(106a)
(108b)(106c) (106d)に対して書込
むべき2バツフア(4)のブレーンを指定する信号を選
択制御信号として供給しておけば、ピクセルレジスタ(
104a) (104b)(104e) (104d)
の所望ビット位置にのみデータが保持され、このデータ
を2バツフア(4)に供給することにより、該当するブ
レーンのみに4ビツトのデータを書込むことができる。
したがって、以上の一連の動作を必要回数反復すること
により、所望のデータを2バツフア(4)の所望ブレー
ンに書込むことができる。逆に、2バツフア(4)の任
意のブレーンからデータを読出す場合には、人出力バッ
ファ(105)を入力イネーブル状態とし、しかも、全
てのセレクタ(107a) (107b) (107c
) (107d)に対して読出すべき2バツフア(4)
のブレーンを指定する信号を選択制御信号として供給し
ておけばよく、2バツフア(4)の該当するブレーンか
ら4ピクセル分のデータを読出し、ピクセルレジスタ(
104a)(104b) (104c) (104d)
に保持させることができる。
により、所望のデータを2バツフア(4)の所望ブレー
ンに書込むことができる。逆に、2バツフア(4)の任
意のブレーンからデータを読出す場合には、人出力バッ
ファ(105)を入力イネーブル状態とし、しかも、全
てのセレクタ(107a) (107b) (107c
) (107d)に対して読出すべき2バツフア(4)
のブレーンを指定する信号を選択制御信号として供給し
ておけばよく、2バツフア(4)の該当するブレーンか
ら4ピクセル分のデータを読出し、ピクセルレジスタ(
104a)(104b) (104c) (104d)
に保持させることができる。
そして、ピクセルレジスタ(104a) (104b)
(104c)(104d)に保持されている各ピクセ
ルのデータのうち、選択制御信号に対応するビットデー
タのみがセレクタ(107a> (107b) (10
7c) (107d)、人出力バッファ(105)およ
びビットオペレーションバス(102)を通して゛ビク
セルバッファ(5)の所望のプレーン領域に転送される
。したがって、以上の一連の動作を必要回数反復するこ
とにより、所望のデータを2バツフア(4)の所望プレ
ーンから読出すことができる。
(104c)(104d)に保持されている各ピクセ
ルのデータのうち、選択制御信号に対応するビットデー
タのみがセレクタ(107a> (107b) (10
7c) (107d)、人出力バッファ(105)およ
びビットオペレーションバス(102)を通して゛ビク
セルバッファ(5)の所望のプレーン領域に転送される
。したがって、以上の一連の動作を必要回数反復するこ
とにより、所望のデータを2バツフア(4)の所望プレ
ーンから読出すことができる。
以上要約すれば、2バツフア(4)として1024X2
048ピクセル分の容量を有するものを使用した場合に
は、1画面分の容量よりも768X1024ピクセル分
の容量が余剰領域になり、また、2バツフア(4)とし
て22O48X204ピクセル分の容量を有するものを
使用し、セクショニングバッファをも兼ねさせた場合に
は、1536x1024ピクセル分の容量が余剰領域に
なる。したがって、1画面分の容量については隠面処理
、セクショニング処理のためにピクセル単位でのアクセ
スを行なうことが必要になる半面、上記余剰領域につい
ては、各ブレーン毎にフォントパターンデータ等を保持
させることによりメモリの有効活用が達成できる。
048ピクセル分の容量を有するものを使用した場合に
は、1画面分の容量よりも768X1024ピクセル分
の容量が余剰領域になり、また、2バツフア(4)とし
て22O48X204ピクセル分の容量を有するものを
使用し、セクショニングバッファをも兼ねさせた場合に
は、1536x1024ピクセル分の容量が余剰領域に
なる。したがって、1画面分の容量については隠面処理
、セクショニング処理のためにピクセル単位でのアクセ
スを行なうことが必要になる半面、上記余剰領域につい
ては、各ブレーン毎にフォントパターンデータ等を保持
させることによりメモリの有効活用が達成できる。
そして、以上のように各領域に対応させてピクセル単位
でのデータ人出力とブレーン単位でのデータ人出力を選
択的に行なわせることにより、データの種類に対応する
最適のアクセス状態を達成することができる。
でのデータ人出力とブレーン単位でのデータ人出力を選
択的に行なわせることにより、データの種類に対応する
最適のアクセス状態を達成することができる。
尚、この発明は上記の実施例に限定されるものではなく
、例えば、比較部から出力される比較結果信号をそのま
ま他方の比較部に供給し、他方の比較部において、供給
された比較結果信号レベルを反転させることが可能であ
るほか、ANDゲートにより書込み制御信号を生成させ
る代わりに他の構成の論理回路を組合せて書込み制御信
号を生成させることが可能であり、その他、この発明の
要旨を変更しない範囲内において種々の設計変更を施す
ことが可能である。
、例えば、比較部から出力される比較結果信号をそのま
ま他方の比較部に供給し、他方の比較部において、供給
された比較結果信号レベルを反転させることが可能であ
るほか、ANDゲートにより書込み制御信号を生成させ
る代わりに他の構成の論理回路を組合せて書込み制御信
号を生成させることが可能であり、その他、この発明の
要旨を変更しない範囲内において種々の設計変更を施す
ことが可能である。
〈発明の効果〉
以上のように第1の発明は、2バツフアおよびセクショ
ニングバッファから同時にデータを読出して生成画素デ
ータとの比較を行ない、何れかの比較結果信号および他
方の比較結果信号に基いて、生成画素データの書込みを
制御する書込み制御信号を生成するようにしているので
、順次比較動作を行なって書込み制御を行なっていた従
来例と比較して、Zバッファおよびセクショニングバッ
ファに対するアクセス所要時間を半減させることができ
、セクショニング処理所要時間を大巾に減少させること
ができるとともに、何れかのバッファからの読出しデー
タを保持しておくための回路が不要となり、構成を簡素
化することができるという特有の効果を奏する。
ニングバッファから同時にデータを読出して生成画素デ
ータとの比較を行ない、何れかの比較結果信号および他
方の比較結果信号に基いて、生成画素データの書込みを
制御する書込み制御信号を生成するようにしているので
、順次比較動作を行なって書込み制御を行なっていた従
来例と比較して、Zバッファおよびセクショニングバッ
ファに対するアクセス所要時間を半減させることができ
、セクショニング処理所要時間を大巾に減少させること
ができるとともに、何れかのバッファからの読出しデー
タを保持しておくための回路が不要となり、構成を簡素
化することができるという特有の効果を奏する。
また、第2の発明は、書込み制御信号を簡単な論理積回
路で構成することができ、構成を一層簡素化することが
できるという効果を奏する。
路で構成することができ、構成を一層簡素化することが
できるという効果を奏する。
さらに、第3および第4の発明は、同一のメモリデバイ
スにデプスバッファとセクショニングバッファとを割当
てているので、メモリデバイスの必要数を最小限に抑制
することができるという効果を奏する。
スにデプスバッファとセクショニングバッファとを割当
てているので、メモリデバイスの必要数を最小限に抑制
することができるという効果を奏する。
第1図はこの発明のセクショニング装置の要部を示すブ
ロック図、 第2図は2バツフアおよびセクショニングバッファに対
するアクセスを行なうための概略構成を示すブロック図
、 第3図Aは2値データ領域に対応するDRAMの割当て
状態を示す概略図、 同図Bはセクショニングデータ領域に対応するDRAM
の割当て状態を示す概略図、 第4図は切断面および2仏画面の関係を示す図、第5図
はビクセルバッファと2バツフアとの間におけるアクセ
スを行なわせるための構成を概略的に示す図、 第6図は3次元グラフィック・デイスプレィ装置の要部
を示す概略ブロック図。 (4)・・・2バツフア、(4’)・・・セクショニン
グバッファ、(5)・・・ビクセルバッファ、(6)(
7)・・・減算器、(8)・・・比較部、 (61)(71)・・・ANDゲート、(62)(72
)・・・インバータゲート特許出願人 ダイキン工業
株式会社 代 理 人 弁理士 津 川 友 土弟1図 第2図
ロック図、 第2図は2バツフアおよびセクショニングバッファに対
するアクセスを行なうための概略構成を示すブロック図
、 第3図Aは2値データ領域に対応するDRAMの割当て
状態を示す概略図、 同図Bはセクショニングデータ領域に対応するDRAM
の割当て状態を示す概略図、 第4図は切断面および2仏画面の関係を示す図、第5図
はビクセルバッファと2バツフアとの間におけるアクセ
スを行なわせるための構成を概略的に示す図、 第6図は3次元グラフィック・デイスプレィ装置の要部
を示す概略ブロック図。 (4)・・・2バツフア、(4’)・・・セクショニン
グバッファ、(5)・・・ビクセルバッファ、(6)(
7)・・・減算器、(8)・・・比較部、 (61)(71)・・・ANDゲート、(62)(72
)・・・インバータゲート特許出願人 ダイキン工業
株式会社 代 理 人 弁理士 津 川 友 土弟1図 第2図
Claims (1)
- 【特許請求の範囲】 1、順次生成される画素データの奥行き値 をデプスバッファ(4)に格納されている奥行き値、お
よび切断面バッファ(4′)に格納されている奥行き値
と比較し、両比較 結果に基いて、上記生成された画素デー タを表示すべきか否かを制御するセクシ ョニング装置において、対象となる画素 に対応する両奥行き値を同時に読出す読 出し手段(5)(9)と、生成された画素データの奥行
き値と、読出された各奥行き値と をそれぞれ比較する比較手段(6)(7)と、何れかの
比較手段から出力される比較結果 信号、および他方の比較手段から生成さ れる比較結果信号に基いて、生成画素デ ータの書込みを制御する書込み制御信号 を生成する信号生成手段(61)(62)(71)(7
2)とを有することを特徴とするセクショニング装置。 2、信号生成手段が、何れかの比較手段か ら出力される比較結果信号、および他方 の比較手段から出力される比較結果信号 の反転信号を入力とするANDゲート (61)(71)である上記特許請求の範囲第1項記載
のセクショニング装置。 3、デプスバッファ(4)と切断面バッファ(4′)と
が同一のメモリデバイスの互に区画された領域に割当て
られているととも に、ピクセルバッファ(5)の互に区画された領域を介
して同時にアクセスされるも のである上記特許請求の範囲第1項、ま たは第2項に記載のセクショニング装置。 4、ピクセルバッファ(5)の各区画領域に、何れかの
デバイスのデプスバッファ領域、 および他のデバイスの切断面バッファ領 域が割当てられている上記特許請求の範 囲第3項記載のセクショニング装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1178788A JPH01187679A (ja) | 1988-01-21 | 1988-01-21 | セクショニング装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1178788A JPH01187679A (ja) | 1988-01-21 | 1988-01-21 | セクショニング装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01187679A true JPH01187679A (ja) | 1989-07-27 |
Family
ID=11787641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1178788A Pending JPH01187679A (ja) | 1988-01-21 | 1988-01-21 | セクショニング装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01187679A (ja) |
-
1988
- 1988-01-21 JP JP1178788A patent/JPH01187679A/ja active Pending
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