JPH0429069B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラスタ走査型表示装置のフレームバツ
フアメモリ、特に高速画像更新及び高速読取り−
変更−書込み動作の可能なフレームバツフアメモ
リに関する。

〔従来技術とその問題点〕

ラスタ走査型フレームバツフア（以下FBと省
略）表示技法は半導体メモリの値段低下につれて
急速に普及しつつある。表示したいイメージ（画
像）はスクリーン上の各画素（ピクセル）の輝度
及び／又は色を表わすデジタルデータをストアす
る大型メモリ（記憶装置）に収納される。メモリ
内にデータを正しく記録すると、任意のイメージ
が表示でき、表示ハードウエアをイメージの内容
に無感覚にできる。FBメモリには表示をリフレ
ツシユするビデオ信号を発生するハードウエア
と、ホストコンピユータ又は表示プロセツサが表
示中のイメージを変更するためFBメモリが変更
できるようにするメモリポートが設けられてい
る。

対話型グラフイツクアプリケーシヨンではFB
メモリの高速変更を必要とする。表示プロセツサ
の速度は高速化にとつて不可欠であり、メモリシ
ステムの更新帯域幅、即ちデータプロセツサが
FBメモリにアクセスできる速度等のメモリシス
テム特性も同様に重要である。一定のメモリ技術
の場合、FBメモリアクセスの絶対ジエオメトリ
がこの速度に影響する。

従来のFBメモリでは、新しいイメージを現に
あるイメージと何らかの合成をしたい場合、例え
ば新しいイメージを現在表示中のイメージと重畳
する場合、現存するイメージデータを読取り、ホ
ストコンピユータに送り、これにより現存のイメ
ージデータを新しいイメージデータと適当な方法
で合成する。その結果をFBメモリに書込む。こ
の操作では、画素合成ロジツクの実行に要する何
らかのプロセツササイクルに加えて、メモリの読
取り及び書込みサイクルを必要とする。

そこで、画素データをFBメモリから読取り又
はFBメモリへ書込むためフレキシビリテイ（柔
軟性）を有し、読取り−変更−書込み操作中FB
メモリへのイメージの更新プロセスを促進する手
段が必要となる。

従つて、本発明の目的は、多ビツトの画素デー
タ・ワードを複数のプレーンに記憶し、画素単位
又はプレーン単位で高速にデータの選択的な読取
り及び書込み動作を実行し得るFBメモリを提供
することである。

〔問題点を解決するための手段〕

本発明のFBメモリは、各々ｎ（ｎは２以上の整
数）ビツトで構成された複数の画素データ・ワー
ドをｎ個のプレーン（プレーン０〜７）で構成さ
れたメモリ・ユニツト・アレイ１６に記憶する。
このメモリ・ユニツト・アレイ１６を構成するｎ
個のプレーンの各々は夫々１ビツト・データを記
憶する複数（例えば1024×1024）のメモリ・ユニ
ツト配列を含んでいる。画素データ・ワードを構
成するｎビツト・データは、ｎ個のプレーンの
夫々対応するｎ個のメモリ・ユニツトに１ビツト
ずつ分配記憶される。アドレス制御手段１８は、
メモリ・ユニツト・アレイの選択した１プレーン
の中の複数のメモリ・ユニツトのみを選択的に且
つ同時にアドレスして他のプレーン中のメモリ・
ユニツトをアドレスしない第１アドレス動作と、
上記メモリ・ユニツト・アレイの上記ｎ個のプレ
ーンの対応するメモリ・ユニツトを選択的且つ同
時にアドレスして他のメモリ・ユニツトをアドレ
スしない第２アドレス動作とを行う。フレームバ
ツフアメモリの入出力データを伝送するデータ・
バス１４が設けられている。更に、ｎ個のデータ
制御手段２０がｎ個のプレーンに夫々対応して設
けられ、データ・バス１４と対応するプレーンの
メモリ・ユニツトの間で送受されるデータを制御
する。

〔実施例〕

第１図を参照すると、カラーFBメモリ１０を
ブロツク図で示す。これは陰極線管（CRT）１
２に、ホストコンピユータ又は表示プロセツサシ
ステムの如き制御デバイスからの16ビツトデータ
バス１４上を伝送されFBメモリにストアされる
データに基づきイメージを発生するよう構成され
たものである。CRT１２のイメージは多数の画
素から成り、各画素のカラー又はその他のアトリ
ビユートは８ビツトの画素データ・ワード（語）
の状態により制御される。FBメモリ１０は画素
データをストアする為のランダムアクセスメモリ
（RAM）アレイ１６、RAMアレイ１６とデータ
バス１４間のデータの流れを制御する８個１組の
データコントローラ２０、RAMアレイ１６のア
ドレス制御用Ｉ／Ｏコントローラ１８、及び
RAMアレイ１６にストアされた画素データに基
づきCRT１２上に表示を生じる従来のビデオ出
力回路２２より構成される。アドレスバス２４及
び外部制御システムからの選択された制御ライン
２６と共に、データバス１４は共通にＩ／Ｏコン
トローラ１８と各データコントローラ２０とに接
続される。

RAMアレイ１６は128個１組の64K×1bitの
RAMチツプを８列（プレーン）と16行に配列し
たものから構成される。各メモリチツプは８個の
アドレスバスターミナルを有し、夫々Ｉ／Ｏコン
トローラ１８からの８ビツトアドレスバス２５に
接続される。アレイ１６の各RAMは２ステツプ
でアドレシングを行う型式である。最初に８ビツ
トの列アドレスをRAMアドレスバス２５にのせ
て列アドレスストローブ（RAS）をRAMに印加
し、列アドレスをRAMチツプにストローブす
る。次に、８ビツトの行アドレスをRAMアドレ
スバス２５にのせ、行アドレスストローブ
（CAS）をRAMに印加して行アドレスをRAMチ
ツプにアドレスする。ストアされる列及び行アド
レスでRAMからデータを読取るか、RAMへデ
ータを書込む。各アレイ１６行の全RAMチツプ
のRASストローブ入力端子はＩ／Ｏコントロー
ラ１８の対応するRAM出力端子（RAS0−
RAS15）に共通接続され、所定行の全RAMチツ
プが同じRAS0−RAS15信号により同時に列アド
レスストローブされる。同様に、各アレイプレー
ンの全RAMチツプのCASストローブ入力端子は
Ｉ／Ｏコントローラ１８のCAS出力端子（CAS0
−CAS7）に共通接続されて、所定プレーンの全
RAMチツプが行アドレスされ、同じCAS0−
CAS7信号により同時にストローブされる。

各RAMチツプはまたデータＩ／Ｏ端子を有
し、それを通して１データビツトをRAMチツプ
から読取つたり又は書込むことができる。あるア
レイプレーンのすべてのRAMのデータＩ／Ｏ端
子を対応するデータバス６０を介して対応するデ
ータコントローラ２０に接続し、各データコント
ローラ２０があるプレーンの16RAMチツプへま
たはそれから16ビツトデータを送受する。各アレ
イプレーンのプレーンデータバス６０はビデオ出
力回路２２にも送つて、データがアレイ１６から
ビデオ出力回路２２へスクリーンのリフレツシユ
用に通過できるようにする。

各画素の最初のビツトはアレイ１６のプレーン
０にストアされる。各画素の第２ビツトはプレー
ン１の同じRAMアドレスにストアされ、また同
じRAMアレイ１６の行に第１画素ビツトとして
ストアされる。同様にして、各画素の順次の画素
ビツトは順次プレーンにストアされ、同じ画素の
全ビツトが同一アドレスとアレイ行に異なるプレ
ーンでストアされる。アレイ１６の各RAMチツ
プは64Kストレージ位置を有し、アレイ１６の各
プレーンには16のRAMチツプがあるので、全体
で64K×16、即ち1024Kの８ビツト画素が各アレ
イアドレス当り16画素でストアできる。これによ
り、例えば1024×1024画素の表示ができる。同じ
RAMアドレスを共用するRAMチツプの各メモ
リセルはＩ／Ｏコントローラ１８からのRAS0−
RAS15及びCAS0−CAS7ラインの適当なストロ
ービングによりメモリ読取り又は書込み動作中に
区別できるが、これについての詳細は後述する。

FBメモリ１０はRAMアレイ１６に種々の方
法でデータの書込みができるようになされてい
る。画素選択書込みモードでは、１度に１つの８
ビツト画素の選択したビツトを変更するようデー
ダをアレイに書込むことができる。プレーン０デ
ータコントローラ２０はその画素の最初のデータ
を０プレーンの16個のRAMに接続されているプ
レーン０データバスの16ライン全部にのせ、同様
方法で順次のデータコントローラ２０が順次の画
素ビツトを順次アレイプレーンのデータバスの関
連データ入力ラインにのせる。次に、Ｉ／Ｏコン
トローラ１８はRAS0−RAS15ラインの適当な１
つをストローブして列アドレスを選択したアレイ
行のRAMチツプ内にストローブし、次にCAS0
−CAS7ラインの１以上をストローブして選択し
たアレイプレーンの選択RAMチツプに行アドレ
スをストローブする。よつて、８ビツトの画素ワ
ードは選択されたアレイ行の選択アドレスで変更
され、他のアレイ行の同様アドレスにストアされ
た画素データは変更しないままとする。更に、
CASストローブされたアレイプレーンに対応す
るビツトのみが書込まれ、選択画素の他のビツト
は変更されないままである。

プレーン選択書込みモードでは、１つの選択メ
モリアレイ１６プレーンの最大16までの同様にア
ドレスされたメモリセルにデータが同時に書込ま
れ、最大16の同様アドレス画素の同じビツト（例
えば第１ビツト）は１書込みサイクル中に変更で
きる。このモードでは、各データコントローラ２
０は16ビツトデータワードを関連プレーンデータ
バスにのせる。Ｉ／Ｏコントローラ１８はまずア
レイ１６の行選択されたRAS0−RAS15ラインを
同時にストローブして変更したい画素をストア
し、次にCAS0−CAS7ラインの選択した１つの
みをストローブして、データコントローラ２０の
１つのみからのデータが対応するアレイプレーン
のRAMに書込まれ、他のプレーンのRAMにス
トアされたデータは変化しないようにする。

プレーン又は画素ブロツク書込みモードでは、
選択されたアレイ行とプレーンとの交点の同様に
アドレスされたメモリセルにデータを書込む。こ
れらモードでは、データコントローラは16ビツト
のデータワードを関連するRAMデータ入力ライ
ンにのせ、選択されたアレイ行及びプレーンに関
連する選択されたRAS0−RAS15及びCAS0−
CAS7ラインのみがストローブされ、データが
RAS0−RAS15とCAS0−CAS7ストローブの両
方を受けた選択されたRAMチツプのみにデータ
がストアされるようにする。

データはまたメモリアレイ１６から読取り、８
ビツト画素ワード（画素選択読取りモード時）又
は16ビツトプレーンワード（プレーン選択読取り
モード時）のいずれかで外部表示コントローラの
データバス１４にのせてもよい。これらモードで
は、Ｉ／Ｏコントローラ１８はRAS0−RAS15ス
トローブを、次にCAS0−CAS7ストローブをア
レイ１６のRAMチツプすべてに送り、各RAM
チツプにストアされた現行RAMアドレスのデー
タは関連するプレーンデータコントローラ２０に
送られる。

画素選択読取りモードでは、プレーン０データ
コントローラ２０は現在アドレスされた16画素の
選択された１つであつて、データラインを通つて
関連するプレーン0RAMチツプから受けた最初
のビツトを16ビツトデータバス１４の最初のデー
タライン（DATA0）にのせる。同様にして、順
次のプレーンデータコントローラ２０は関連する
プレーンの適当なRAMチツプから受けた順次の
データビツトをデータバス１４の順次のDATA0
−DATA7ラインにのせる。よつて、16の現在ア
ドレスされた画素の選択された１つの８画素ビツ
トはすべてデータバス１４の最初の８ライン
（DATA0−DATA7）に現われる。

プレーン選択読取りモードでは、データコント
ローラ２０のただ１つが関連アレイ１６のRAM
チツプから受けた16ビツトプレーンデータワード
をデータバス１４にのせる。

第２図は第１図のＩ／Ｏコントローラ１８を詳
細ブロツクで示すものであつて、画素マスクレジ
スタ３０、画素デコーダ３２、プレーンマスクレ
ジスタ３４、プレーンデコーダ３６、モードレジ
スタ３８、Ｉ／Ｏタイミング兼リフレツシユ回路
４０、マルチプレクサ（MUX）４２及びレジス
タデコーダ４４より構成される。表示プロセツサ
からのアドレスバス２４の選択されたラインは画
素デコーダ３２、プレーンデコーダ３６、及びレ
ジスタデコーダ４４の入力に印加され、アドレス
バス２４の16の他の選択ラインはそれぞれ８つの
２グループに分けて32／８ビツトマルチプレクサ
（MUX）４２の入力に接続される。データバス
１４の選択されたラインはレジスタ３０，３４及
び３８の入力に印加される。外部コントロールシ
ステムからの制御ライン２６はタイミング兼リフ
レツシユ制御回路４０の入力側に接続される。
Ｉ／Ｏタイミング回路兼リフレツシユ制御回路４
０は外部表示コントローラからの制御ライン２６
の状態により適当な時点で必要なRASやCASを
発生する従来回路である。タイミング回路４０は
またMUX４２のスイツチング用制御信号を生
じ、且つリフレツシユ信号REFを発生してスク
リーンのリフレツシユを行う。制御回路４０はま
たスクリーンのリフレツシユ動作中に列及び行ア
ドレスとしてMUX４２の２つの入力に印加する
２組の各８ビツトアドレスワードを発生する。こ
れら列及び行アドレスは制御回路４０の内部カウ
ンタによりスクリーンリフレツシユ中に必要に応
じてインクリメントされ、全表示バツフアメモリ
アレイ１６の列及び行アドレスが適当なシーケン
スで発生される。

レジスタデコーダ４４はアドレスバス２４のア
ドレスをデコードし、第２図の各種レジスタへの
イネーブル信号を発生して、対応するアドレスが
アドレスバス２４に現われるときに各レジスタに
バス１４に現われるデータをストアさせる。

モードレジスタ３８はFBメモリ１０の読取り
又は書込み動作モードを示すデータをストアす
る。レジスタデコーダ４４からの信号によつてモ
ードレジスタ３８がイネーブルされると、データ
バス１４を通つてモードレジスタ３８にデータが
ロードされる。モードレジスタ３８にストアされ
た１モードビツトであるPLANEは、プレーンモ
ードの読取り又は書込み動作の実行時に高にセツ
トされ、このレジスタ３８にストアされている他
のモードビツトであるBLOCKは、ブロツクモー
ド動作の実行時に高にセツトされる。両レジスタ
出力ラインは夫々これら２ビツトのいずれか１つ
の状態で制御され、ORゲート４６の入力に印加
される。ORゲート４６の出力は画素マスクレジ
スタ３０のイネーブル入力Ａに印加され、またイ
ンバータ４８で反転されて画素デコーダ３２のイ
ネーブル入力Ｂに印加される。更に、モードレジ
スタ３８にストアされたPLANE及びBLOCKビ
ツトは夫々他のORゲート５０の非反転及び反転
入力に印加される。ORゲート５０の出力Ｃはプ
レーンマスクレジスタ３４のイネーブル入力に印
加され、またインバータ５２で反転してプレーン
デコーダ３６のイネーブル入力Ｄに印加される。
レジスタ３０及び３４とデコーダ３２及び３６と
はトライステート出力バツフアを内蔵し、出力が
信号Ａ，Ｂ，Ｃ及びＤでイネーブルされない限り
トライステートである。

画素マスクレジスタ３０は、レジスタデコーダ
４４からの信号でイネーブルされるとき、データ
バス１４の16ラインに現われる16ビツトをストア
する。画素マスクレジスタ３０の出力が信号Ａに
よりイネーブルされると、ストアされた各ビツト
はレジスタ３０の16のトライステート出力ライン
の１つの状態を制御する。画素デコーダ３２はま
た16のトライステート出力ラインを有する。デコ
ーダが信号Ｂでイネーブルされると、各ラインの
状態はデコーダ３２の入力側に接続されたアドレ
スバス２４の４ラインの状態により制御される。
画素マスクレジスタ３０の各出力ラインは画素デ
コーダ３２の対応する出力ラインに接続され、ま
た16ORゲート５３の別の１つの入力端子にも接
続される。タイミング回路４０からのREF信号
を伝送するラインはORゲート５７の１つの入力
側に接続される。ORゲート５７の出力側は共通
に各ORゲート５３の第２入力端子に接続され
る。各ORゲート５３の出力は16個のNANDゲー
ト５４の対応する１つの入力側に印加される。制
御回路４０からのRAS信号は各NANDゲート５
４の他の入力に共通に印加される。

各NANDゲート５４の出力はＩ／Ｏコントロ
ーラ１８の１つのRAS0−RAS15制御出力を成
す。よつて、メモリ書込み動作中、RAS0−
RAS15ラインの状態はNANDゲート５４にRAS
信号が印加された瞬間にレジスタ３０又はデコー
ダ３２の一方のトライステート出力ラインにより
制御される。もしシステムがプレーン又はブロツ
クモードであれば、信号Ａは高であり。画素レジ
スタ３０がRAS0−RAS15ラインの状態を制御す
る。システムが画素選択モード（プレーン又はブ
ロツクモード以外）であれば、信号Ｂが高であつ
て、デコーダ３２の出力がRAS0−RAS15ライン
の状態を制御する。リフレツシユ動作中、制御回
路４０からのREF信号は高であり、ORゲート５
７と５３の出力を高にして、RAS0−RAS15ライ
ンはすべて、ORゲート５３に接続されるRASラ
インが付勢されたとき、画素マスクレジスタ３０
又は画素デコーダ３２の出力ラインの状態に拘ら
ず、NANDゲート５４により付勢される（低に
される）。プレーンマスクレジスタ３４はレジス
タデコーダ４４からの信号により入力イネーブル
されたとき、データバス１４の８ラインに現われ
る８ビツトをストアする。レジスタ３４が信号Ｃ
により出力イネーブルされると、ストアされた各
ビツトはレジスタ３４の８つのトライステート出
力ラインの１つの状態を制御する。プレーンデコ
ーダ３６はまた８つのトライステート出力ライン
を有し、各ラインの状態はデコーダ３６が信号Ｄ
でイネーブルされたときアドレスライン２４の３
ラインの状態で制御される。プレーンマスクレジ
スタ３４とプレーンデコーダ３６の８つの対応出
力ラインの各々は、８個のORゲート５５の別々
の入力端子に接続される。ORゲート５７の出力
はまた８個のORゲート５５の各々の第２入力端
子に共通に印加される。各ORゲート５５の出力
は８個のNANDゲート５６の別々の入力端子に
印加され、タイミング回路４０からのCAS信号
が各NANDゲート５６の第２入力端子に共通印
加される。

各NANDゲート５６の出力はＩ／Ｏコントロ
ーラ１８のCAS0−CAS7制御出力の１つを成す。
よつて、メモリ書込み動作中、８つのCAS0−
CAS7ラインの状態はCAS信号がNANDゲート
５６に印加された瞬間に信号Ｃ及びＤの状態によ
つてレジスタ３４又はデコーダ３６により制御さ
れる。システムがブロツクモード又は画素モード
であれば、信号Ｃが高であり、プレーンマスクレ
ジスタ３４がCAS0−CAS7ラインの状態を制御
する。その他の場合、信号Ｄが高であり、プレー
ンデコーダ３６がCAS0−CAS7ラインの状態を
制御する。リフレツシユ動作中、REF入力信号
が高となり、ORゲート５７と５５の出力を高と
して各NANDゲート５６の出力を、CAS信号が
高となるとき付勢する（低とする）。CAS0−
CAS7信号の状態はプレーンマスクレジスタ３４
又はプレーンデコーダ３６にストアされたデータ
により影響を受けない。

リフレツシユサイクル中、タイミング回路４０
はORゲート５７へ高REF信号を発生し、８ビツ
ト列アドレス及び８ビツト行アドレスをMUX４
２に伝達し、MUX４２の状態を切換えて８ビツ
トの列アドレスがアレイ１６の各RAMチツプに
通過するようにする。次に、それはNANDゲー
ト５４に接続されたRASラインをストローブし
て、すべてのRAS0−RAS15ラインを低として各
RAMチツプが列アドレスをストアするようにす
る。制御回路４０は次にMUX４２の状態を切換
えて、行アドレスをアレイ１６の各RAMチツプ
に通過させ、各NANDゲート５６へのCASライ
ンを付勢する。各CAS0−CAS7ラインは次に低
となり、行アドレスをアレイ１６の各RAMチツ
プにストローブする。現在アドレスの各RAMチ
ツプからのデータはビデオ出力回路２２に伝送さ
れ、この出力回路２２はこのデータを用いて
CRT１２の表示をリフレツシユする。タイミン
グ回路４０は動作を反復して、適当に列と行アド
レスをインクリメントしてアドレス全部にアクセ
スし、スクリーンの画素全部をリフレツシユす
る。回路４０及びビデオ出力回路２２のようにタ
イミング兼リフレツシユ制御回路も当業者に周知
であるので、ここでは詳細説明は省略する。

メモリ書込み動作中のＩ／Ｏコントローラ１８
の動作モードはモードレジスタ３８にストアされ
たPLANE及びBLOCKデータビツトにより制御
される。画素選択書込みモードで動作するには、
モードレジスタ３８のPLANE及びBLOCKビツ
トは共に低にセツトされ、信号Ｂ及びＣを高と
し、画素デコーダ３２とプレーンマスクレジスタ
３４を出力イネーブルする。画素マスクレジスタ
３０とプレーンデコーダ３０の出力はトライステ
ートのままである。書込みイネーブルされるアレ
イ１６のプレーンに対応する各ビツト位置の論理
１（高論理レベル）及び不変のままであるアレイ
１６のプレーンに対応する各ビツト位置の論理０
を有する８ビツトデータワードは、データバス１
４にのせられ、次にレジスタデコーダ４４からの
信号によりプレーンマスクレジスタ３４中にスト
ローブされる。レジスタ３４の高ビツトは対応す
るORゲート５５の出力を高とする。適当な４ビ
ツトアドレスを画素デコーダ３２の入力に印加し
て、画素デコーダ３２の選択された１つの出力が
高となり、他の15出力が低にとどまるようにす
る。ORゲート５３の対応出力も高となる。16ビ
ツトRAMアレイアドレスをアドレスバス２４に
のせて、制御回路４０はMUX４２の状態を切換
えて16ビツトアドレスの８ビツト列アドレス部が
アレイ２６の各RAMチツプのアドレス入力端子
に通過するようにする。

次に、Ｉ／Ｏタイミング回路４０はRAS信号
を発生し、ORゲート５３の高出力と組合わされ
て、対応するNANDゲート５４の１つがRAMア
レイ１６の選択された行に負方向のRAS0−
RAS15ストローブ信号を発生し、８ビツトの列
アドレスを選択されたアレイ行の各RAMにスト
ローブする。次に、Ｉ／Ｏタイミング回路４０は
MUX４２の状態を切換えて、RAMアレイ１６
の行アドレスを含む８アドレスラインの他の組が
RAMアレイ１６の各RAMのアドレス端子に印
加されるようにする。次に、タイミング回路４０
は選択されたORゲート５５の出力を高とする
CAS信号を発生し、各対応NANDゲート５６が
負方向のCAS0−CAS7ストローブ信号を発生す
るようにする。よつて、最高８つの選択された
RAMアレイプレーンがCAS0−CAS7ストローブ
され、１つのRAMアレイ行のみがRAS0−
RAS15ストローブされ、その結果、最高８ビツ
トのただ１つの選択された画素が１画素選択書込
み動作中にアクセスされるようにする。

プレーン選択書込みモードで動作するには、モ
ードレジスタ３８のPLANEビツトを高にセツト
し、BLOCKビツトを低にセツトする。これによ
り、信号ＡとＤを高とし、画素マスクレジスタ３
０とプレーンデコーダ３６を出力イネーブルす
る。画素デコーダ３２とプレーンマスクレジスタ
３４の出力はトライステートにされる。書込みイ
ネーブルされるアレイ１６の行に対応する各ビツ
ト位置の論理１を有する、及びアレイ１６の不変
行に対応する各ビツト位置の論理０を有する16ビ
ツトデータワードは画素マスクレジスタ３０にス
トアされて、選択された出力を高にする。３ビツ
トアドレスはプレーンデコーダ３６の入力に印加
され、プレーンデコーダ３６の選択された１つの
出力を高にする。適当な16ビツトアドレスをアド
レスバス２４にのせて、Ｉ／Ｏタイミング回路４
０はRASとCAS信号を発生し、MUX４２を画素
選択モードで説明したように切換える。しかし、
このモードでは、１から16の選択されたRAMア
レイ行がRAS0−RAS15ストローブされるが、た
だ１つのRAMアレイプレーンがCAS0−CAS7ス
トローブされ、ただ１つの選択されたアレイ16の
プレーンを最大16の選択されたRAMチツプが書
込みサイクル中にデータビツトをストアするよう
にする。よつて、プレーン選択書込みモードで
は、16の同様にアドレスされた画素の１つの対応
ビツトが１書込みサイクル中にアクセスできる。

画素又はプレーンブロツク書込みモードで動作
すると、モードレジスタ３８のBLOCKビツトが
高にセツトされ、信号ＡとＣを高となし、画素マ
スクレジスタ３０とプレーンマスクレジスタ３４
を出力イネーブルする。選択された16ビツトデー
タワードは、16ビツトワードのどのビツトが１で
あるかによつて、画素マスクレジスタ３０の出力
の選択したものを高にするべく画素マスクレジス
タ３０にストアされる。選択された８ビツトデー
タワードはプレーンマスクレジスタ３４内にスト
アされて選択された番号のプレーンマスクレジス
タ３６の出力を、８ビツトのうちどのビツトが１
であるかに応じて高とする。タイミング回路４０
がRAS及びCAS信号を発生すると、１以上の
RAMアレイ１６の行が選択的にRAS0−RAS15
ストローブされ、１以上のRAMアレイプレーン
が選択的にCAS0−CAS7ストローブされる。従
つて、プレーン又は画素ブロツク書込みモードで
は、RAS0−RAS15及びCAS0−CAS7ストロー
ブの両方を受けた選択されたRAMチツプのみが
関連データコントローラ２０からのデータをスト
アする。よつて、ブロツクモードでは、最大16ま
での同様にアドレスされた画素の最大８ビツトが
１書込みサイクル中に書込める。

メモリ読取り動作中、表示コントローラはアド
レスバス２４に16ビツトのRAMアレイ１６のア
ドレスをのせ、ORゲート５７の第２入力に接続
される制御ライン２６の１ラインにREAD信号
を発生する。このREAD信号はORゲート５１の
出力を高にする。MUX４２はバスのアドレスの
最初の８ビツトをアレイへのバス２５にのせる。
次に、タイミング回路４０はRASストローブを
発生してNANDゲート５４をすべて低にRASス
トローブし、RAS0−15ストローブラインを付勢
する。MUX４２は次に、切換えられて、他の８
ビツトをアドレスバス２４からRAMアレイへの
アドレスバス２５へ伝送し、次にCASストロー
ブを付勢してNANDゲート５６がCAS0−７ライ
ンのすべてを付勢するようにする。よつて、読取
り発生中、アレイ１６のRAMはすべてRAS及び
CASストローブされる。

第１図のプレーン０データコントローラ２０は
更に詳細なブロツク図で第３図に示す。RAMプ
レーン１−７に関連するデータコントローラ２０
の各々の構成と動作は、１つの対応するDATA0
−DATA7ラインが各データコントローラの２つ
の場所で接続されている点を除きプレーン０のデ
ータコントローラのものと同じである。（第１図
にも示す）この付加データライン接続は後述する
とおり、画素モード動作中に使用される。

第３図において、プレーン又は画素選択読取り
モードでは16プレーン0RAMの各々から読取つ
た１つのビツトデータはプレーン０データバス６
０から、バツフア６２及び32／16ビツトMUX６
４を通つてデータレジスタ６６へ通過する。
MUX６４のスイツチ位置は表示プロセツサから
制御ライン２６を通つて伝送される読取り／書込
みサイクル指示信号により制御される。プレーン
選択読取りモードでは、データレジスタ６６にス
トアされ、更にプレーン0RAMからの16ビツト
データワードは、バツフア６８及びデータライン
１４を介して表示プロセツサに伝送される。他
方、画素選択読取りモードでは、データレジスタ
６０にストアされた16ビツトワードのただ１つの
選択されたビツトがデータバス１４のDATA0ラ
イン上を通つて表示プロセツサに伝送される。こ
のビツトはアドレスバス２４の適当な４ビツトア
ドレスをバツフア７５を介して16／1MUX７２
に印加することにより選択される。MUX７２は
データレジスタ６６の１つの選択された出力ライ
ンをトライステート出力バツフア７４を介して
DATA0ラインに結合する。なお、９５はアドレ
スデコーダである。

いずれかの書込みモード動作中、プレーン
0RAMに書込まれたデータは、まずデータレジ
スタ６６内にストアされ、次にプレーン０データ
バス６０とバツフア７０を介してRAMアレイ１
６に伝送される。メモリ書込み動作の準備中、メ
モリに書込まれるデータは種々の信号源から得
て、データレジスタ６６にストアする前に種々の
方法で操作される。このデータ操作は表示プロセ
ツサにより従来方法で行い、次にメモリ書込みサ
イクル中にデータレジスタ６６に伝送してもよ
い。しかし、本発明はまた、操作したデータをラ
ステロプ（rosterop）組合わせ論理回路８２の16
ビツトデータワード出力Ｄから得られるようにす
る。この論理回路８２のＤ出力はMUX６４の第
２の16ビツト入力に印加される。

論理回路８２は３個の16ビツト入力Ａ，Ｂ及び
Ｃを有し、３つの入力ワードＡ，Ｂ及びＣの対応
するブール代数組合わせのビツトをなす16ビツト
出力ワードＤを発生するよう構成している。論理
回路８２の入力Ａの16ビツトデータワードは読取
り動作中にプレーン0RAMから読取られ、バツ
フア６２、32／16ビツトMUX９２及びラツチ９
４を介して入力端子Ａに伝送される。MUX９２
のスイツチング状態はMUX６４のスイツチング
状態を制御する制御ラインの同じ読取り／書込み
制御信号で制御される。或は、メモリ書込み動作
中は、論理回路８２の入力端子Ａに現われるデー
タは外部表示コントローラからデータバス１４上
をバツフア７６、ラツチ７８、MUX８０と９２
及びラツチ９４を介して印加される。データレジ
スタ６６にストアされた16ビツトワードは論理回
路８２の入力端子Ｂに印加される。

論理回路８２で実行される特定ブール入力組合
わせは、８ビツトのワードのルール（規則）をル
ールレジスタ８６にプレローデイングして選択で
きる。このワードは論理回路８２の制御入力端に
印加される。この８ビツトデータワードはデータ
バス１４からバツフア７６、ラツチ７８を介して
伝送することによりルールレジスタ８６にロード
し、ラツチ７８の出力はルールレジスタ８６のデ
ータ入力に接続される。

第４図は論理回路８２の好適実施例を示すブロ
ツク図であり、MUX0−MUX15のラベルを付し
た１組16個の８／1MUX９６より構成される。
ルールレジスタ８６によりストアされるルールデ
ータの各１ビツトを伝送する８個のデータライン
（R0−R7）は各MUX９６の８個の入力端子に接
続される。論理回路８２の入力端子Ａ，Ｂ及びＣ
に現われる各16ビツトワードの最初のビツトA0，
B0，C0はMUX0９２の３入力端子の対応する１
つに印加される。同様に、論理回路８２のＡ，Ｂ
及びＣ入力の順次のビツトは次段のMUX1９６
の制御入力に印加される。各MUX８２の１ビツ
ト出力D0−D15は論理回路８２の16ビツト出力
Ｄの別々のビツトを成す。

各MUX９２，９６，…はルールレジスタ８６
の出力ラインR0−R7から関連するMUX出力ラ
インD0−D15へ選択された１つで伝送されるデ
ータビツト（０又は１）を通過させ、R0−R7ラ
インはMUXの制御端子に現われる３ビツトコー
ドA0−A15，B0−B15，C0−C15により選択さ
れる。従つて、各MUX９２，９６…はプログラ
ムして、単に適当な８ビツトデータをルールレジ
スタ８６にストアして適当にR0−R7ラインの状
態をセツトして対応するA0−A15，B0−B15，
C0−C15入力状態の組合わせの発生で出力D0−
D15状態を発生するようにする。

プレーン選択又はプレーンブロツクモードでの
メモリ書込み動作中、16ビツトデータワードは、
データバス１４からバツフア７６、ラツチ７８、
32／16ビツトMUX８０を介して論理回路８２の
入力端子Ｃに伝送されてもよい。MUX８０のス
イツチ位置は第２図のモードレジスタ３８と同様
に予めモードレジスタ８４にストアされたプレー
ンモードデータビツト（PLANE）により決定し
てもよい。モードレジスタ８４はデータバス１４
からバツフア７６、ラツチ７８を介してモードレ
ジスタ８４へ伝送される外部表示コントローラか
らのデータでプレロードされている。

このように論理回路８２の入力端子Ｃへ表示コ
ントローラにより伝送される16ビツトワードは、
必要に応じて論理回路８２により変更され、出力
端Ｄ及びMUX６４を通つてデータレジスタ６６
へ通過してそこにストアされ、その後プレーン
0RAMチツプの選択されたアドレスに書込まれ
る。

プレーン選択書込みモードでは、ただ１つの選
択されたRAMアレイ16のプレーンがCASストロ
ーブされ、、一方１から16の選択されたアレイ１
６の行はRASストローブされる。よつて、唯一
のコントローラ２０のレジスタ６６内にストアさ
れたデータは対応するプレーンのRAMとRASス
トローブされたRAMのみに書込まれる。従つ
て、１から16までの同様にアドレスされた画素の
１つの対応ビツトは１書込みサイクル中に再度書
込まれる。

プレーン又は画素ブロツク書込みモードでは、
１以上の選択されたRAMアレイ１６のプレーン
がCASストローブされ、一方１から16の選択さ
れたRAMアレイ１６の行がRASストローブされ
る。よつて、１以上のコントローラ２０のレジス
タ６６内にストアされたデータは、同様にRAS
ストローブされた対応するプレーンのRAM内に
書込まれる。このようにして、１から16の同様に
アドレスされた画素の１か８の対応するビツトは
１書込みサイクル中に再書込みが行われる。もし
各プレーンコントローラ２０の論理回路８２の端
子Ｄに現われるデータが同じであれば、各プレー
ンコントローラ２０のレジスタ６６内にストアさ
れたデータは同じであり、各プレーンに書込まれ
たデータは同じパターンに従う。しかし、各プレ
ーンコントローラ２０のルールレジスタ８６は独
立にロードでき、各プレーンコントローラ２０の
データレジスタ６６及びラツチ９４は独立してロ
ードできるので、各プレーンコントローラの論理
回路８２の出力Ｄは他のプレーンコントローラの
それと異なつてもよい。よつて、１つのプレーン
ブロツクモード書込み動作中、異なるデータを各
プレーンに書込んでもよい。

プレーンブロツク書込みモードはスクリーンに
新しい文字を表示する際に特に有用である。その
文字を構成する画素は１つの色とし、背景画素は
他の色とする。画素をある選択した色にするに
は、対応する画素データのビツトが特別のパター
ンでなければならない。表示コントローラは各プ
レーンのルールレジスタ８６内のルールデータを
別個にセツトでき、入力端子Ｃに現われるワード
のビツトが高であれば、出力Ｄの対応するビツト
はそのプレーンが選択された文字色を生じるよう
適切な状態である。同様に、もし入力Ｃのビツト
が低であれば、対応する出力Ｄのビツト状態はそ
のプレーンでは選択された背景カラーを生じるの
に適当なものである。そこで、プレーンブロツク
書込みモードを使用すると、表示コントローラは
16個のデータバス１４から各表示コントローラ２
０の各論理回路８２の入力Ｃに16ビツトワードを
伝送できる。ここで、各ビツトの状態はアレイ１
６に書かれた画素の色を制御する。よつて、最大
16画素が１書込サイクル中に書込み可能である。
ルールレジスタ内のデータのセツトアツプに予備
的な時間が使われるが、この方法によると、同じ
バイナリカラー方式を用いて多数の画素を変更す
る必要がある場合には、アレイ１６にプレーン単
位又は画素単位でデータを書込む場合に比して時
間の節約が可能である。

画素選択又は画素ブロツクモードでメモリ書込
み動作中、８ビツトのデータワードがデータバス
１４の最初の８ライン（DATA0−DATA7）上
を通つて各プレーンデータコントローラ２０に伝
送できる。プレーン０データコントローラ２０で
は、DATA0ラインに現われるビツトはバツフア
８８とラツチ９０を介してMUX８０の第２組の
16入力端子へ通過させ、これら16端子は共通接続
して、ラインDATA0のビツトが各端子に現われ
るようにする。モードレジスタ８４にストアされ
たPLANEビツトは、（プレーンでなく）画素モ
ード動作中であつて、MUX８０がラツチ９０か
らの１ビツトデータを論理回路８２の入力Ｃの16
入力端子すべてに通過させることを示す。よつ
て、入力Ｃに印加したワードはデータバス１４の
DATA0ライン上を伝送されるビツト状態により
オール０又はオール１である。端子Ｃに現われる
この16ビツトワードは必要に応じて論理回路８２
により変更して、出力端子Ｄ及びMUX６４を介
してデータレジスタ６６へ通過させてそこにスト
アする。その後、ストアされたワードの第１ビツ
トはプレーン0RAMの選択された画素のストレ
ージ位置に書込まれる。

画素選択又は画素ブロツクモードでは、他の７
つのプレーンデータコントローラ２０は夫々デー
タバス１４の関連DATA1−DATA7ラインから
データビツトを受けて、そのビツトをその論理回
路８２の入力端子Ｃに送り、そのルールレジスタ
８６内にストアした論理ルールデータに従つて端
子Ｃのワードを変更し、またその結果をデータレ
ジスタ６６内にストアして同様に動作する。各プ
レーンのデータコントローラのデータレジスタ６
６によりストアされたワードの適当なビツトは、
次に関連するプレーンのRAMの選択された画素
アドレス内に書込まれる。

画素選択書込みモードでは、選択された１つの
RAMアレイ１６の行がRASストローブされ、一
方１から８の選択されたアレイ１６のプレーンが
CASストローブされる。よつて、１から８のプ
レーンコントローラ２０のレジスタ６６にストア
されたデータはただ１つの対応するRASストロ
ーブされたRAMに書込まれる。よつて、１つの
画素のみの１以上のビツトが１書込みサイクル中
に書き換えされる。画素ブロツクモードでは、１
以上の選択されたRAMアレイ１６行がRASスト
ローブされ、一方１から８の選択されたRAMア
レイ１６のプレーンがCASストローブされる。
よつて、１から８のコントローラ２０のレジスタ
６６内にストアされたデータは１から16の対応す
るRASストローブされたRAM内に書込まれる。
従つて１から16の同様にアドレスされた画素の対
応する１以上のビツトが書き換えできる。画素ブ
ロツクモードは、大きい表示エリアを１つのカラ
ーで塗りつぶすとき有用である。

データコントローラ２０の構成と論理回路８２
のプログラム性を組合わせて、広範囲に画素及び
プレーンワードデータの操作を可能とし、もつて
高速でアレイ１６内のデータの読取り、変更、及
び書込みができるようにする。ラステロプ組合わ
せ論理回路８２の典型的な使用例を第５Ａ−５Ｄ
図を参照して説明する。第５Ａ図は第１図の
CRT１２の表示部の一部であつて、小さな矩形
領域は１画素を表わす。この表示エリアにあるイ
メージは白色背景中の黒い十文字であるが、これ
はどんなパターンであつてもよい。第５Ｃ図は図
形文字であつて、この場合、第５Ａ図のイメージ
と中間調で重畳される白色背景中の大きな黒いＸ
であり、第５Ａ図の図形と共に第５Ｄ図に示すよ
うに新しいイメージが作られる。第５Ｄ図で、デ
イスプレイの交互の画素は変更して、第５Ｃ図の
図形文字の対応画素とマツチするようにしてい
る。これは第５Ｃ図の文字を第５Ａ図の文字と重
畳したかの印象を与える。

このイメージの重ね合わせを行うには、プレー
ンブロツク書込みモード動作中にデータバス１４
上に第５Ｂ図に示す中間調パターンを定める点彩
パターンを表わす他の16ビツトデータワードを伝
送し、各プレーンデータコントローラ２０の論理
回路８２の入力端子Ａに印加する。そこで、スト
アされたデータは各プレーンデータコントローラ
２０の論理回路８２の端子Ｂに現われる。第５Ｃ
図の図形文字の16画素の対応ビツトの16ビツトワ
ードは表示コントローラにより、プレーンブロツ
ク書込み動作中に各プレーンコントローラ２０の
論理回路８２の端子Ｃへデータバス１４上を伝送
される。各論理回路８２の出力Ｄは次にレジスタ
６６内にストアされ、関連アレイ１６のプレーン
の16RAMチツプ内に書込まれる。

もし各ルールレジスタ８６内にストアされたビ
ツトが、論理回路８２の各出力ビツトD0−D15
が入力ビツトA0−A15，B0−B15及びC0−C15
の適当な組合わせとなるよう選択されていれば、
新しいイメージは上述したとおり、画素データの
すべてが読取られ、変更され、再書込みされた
後、第５Ｄ図のように見える。この例では、もし
黒がすべてのプレーンにストアされた論理１を表
わし、白がプレーンにストアされた論理０を表わ
すとすれば、適当な組合わせルールは「マジヨリ
テイフアンクシヨン」であつて、出力Ｄは関連す
るＡ，Ｂ及びＣ入力の２以上が１であれば１とな
る。このマジヨリテイフアンクシヨンはルールレ
ジスタ８６に11101000の２進値をストアしている
とき実現できる。このアプローチにより、すべて
の画素データ操作を書込みサイクル中に行い、デ
ータ操作を実行するため書込み及び読取り動作間
に付加表示コントローラ動作時間を必要としない
ようになし得る。

従つて、本発明のFBメモリ１０は外部制御シ
ステムがメモリアレイ１６にデータを多数のモー
ドでアレイにアクセスして読取り書込み出来るよ
うにする。更に、論理回路８２と関連するデータ
コントローラ２０はデータ読取り書込み動作中に
イメージデータの高速操作ができるようにする。

〔変更変形〕

以上本発明の好適実施例に基づいて本発明の説
明をしたが、当業者には本発明の要旨を逸脱する
ことなく種々の変更変形が可能であることが理解
できよう。例えば、本発明はアレイ１６のプレー
ン数を変更することにより８ビツト画素以外のも
のにも容易に適用し得るし、また各種レジスタ、
MUX及び他のコンポーネントのデータ幅を適当
に調整し、他の構成のRAMチツプを用いること
により、16ビツトRAMアドレツシング以外のも
のを使用してもよい。従つて、本発明の技術的範
囲にはこれら変更変形を含むこと勿論である。

〔発明の効果〕

本発明のFBメモリは、ｎビツトの画素デー
タ・ワードをｎ個のプレーンの対応するメモリ・
ユニツトに１ビツトずつ記憶し、１プレーン中の
メモリ・ユニツトのみを選択的且つ同時にアドレ
スする第１アドレス動作により、多数の画素に亘
る１プレーン内のビツト・データについて選択的
且つ同時に読出し又は書込みを高速実行出来る。
また、１つの画素データ・ワードを表すｎ個のプ
レーンに亘るｎビツト・データを選択的且つ同時
にアドレスする第２アドレス動作により、ｎビツ
トの画素データ・ワードを１度に読取し又は書き
込むことが出来る。更に、各プレーン毎にｎ個の
データ制御手段を設け、プレーン毎に独立して入
出力データを高速に制御出来る。これらの機能の
組み合わせにより、多機能で柔軟性が高く且つ高
速のFBメモリを実現している。

【図面の簡単な説明】

第１図は本発明によるFBメモリのブロツク図、
第２図は第１図のＩ／Ｏコントローラの詳細ブロ
ツク図、第３図は第１図のプレーン０データコン
トローラのブロツク図、第４図は第３図のラステ
ロプ組合わせ論理回路のブロツク図、第５Ａ乃至
５Ｄ図は本発明の読取り−変更−書込み動作に含
まれる画素イメージの図である。 図中、１０はフレームバツフア（FB）メモリ、
１６はメモリ・ユニツト・アレイ、１８はアドレ
ス制御手段、１４はデータ・バス、２０はデータ
制御手段である。

Claims (1)

1. 【特許請求の範囲】 １ 各々ｎ（ｎは２以上の整数）ビツトで構成さ
   れた複数の画素データ・ワードを記憶するフレー
   ムバツフアメモリであつて、 アドレス可能な複数のメモリ・ユニツトをｎ個
   のプレーンに配列し、該プレーンの各々は他のプ
   レーンのメモリ・ユニツトに対応する複数のメモ
   リ・ユニツトを含み、上記画素データ・ワードの
   ｎビツト・データを上記ｎ個のプレーンの対応す
   るｎ個のメモリ・ユニツトに１ビツトずつ記憶す
   るメモリ・ユニツト・アレイと、 該メモリ・ユニツト・アレイの選択した１プレ
   ーンの中の複数のメモリ・ユニツトのみを選択的
   に且つ同時にアドレスして他のプレーン中のメモ
   リ・ユニツトをアドレスしない第１アドレス動作
   と、上記メモリ・ユニツト・アレイの上記ｎ個の
   プレーンの対応するメモリ・ユニツトを選択的且
   つ同時にアドレスして他のメモリ・ユニツトをア
   ドレスしない第２アドレス動作とを行うアドレス
   制御手段と、 上記フレームバツフアメモリの入出力データを
   伝送するデータ・バスと、 上記ｎ個のプレーンに夫々対応して設けられ、
   該対応するプレーンのメモリ・ユニツトと上記デ
   ータ・バスとの間で送受されるデータを制御する
   ｎ個のデータ制御手段とを備えることを特徴とす
   るフレームバツフアメモリ。