JPH0416996A - ディスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はディスプレイ装置の高速化、高機能化に関す
るものである。

［従来の技術］ ディスプレイ装置の高速化は文書や画像を取り扱うＯＡ
分野をはじめとして、グラフィックを扱うＣＡＤ／ＣＡ
Ｍ分野などに於て一般的な要求であるが、特に高速なシ
ミュレーションなどを必要とするＣＡＤ／ＣＡＭ分野で
は切実な課題であり、数々の高速化のための努力が払わ
れてきた。その中でも処理の分散化による方法は高速化
の一つの一般的な方向として広く用いられており、　”
Ａ　ｔｒａｎｓｐｕｔｅｒ　　ｂａｓｅｄ　　ｄｉｓｔ
、ｒｊｂｕＬｅｄ　　ｇｒａｐｈｊｃ　　ｄｉｓｐｌａ
ｙ（ＴＲＡＮＳＰｔｌＴＥＲＴＥＣＨＮＩＣＡＬ　　Ｎ
０ＴＥＳ、　　ＩＮＭＯ５Ｌ］ｍ１ｔｅｄ。

Ｐｒｅｎｊｉｃｅ　Ｈａｌｌ、　１９８９．　ｐ１７０
−２０４　）には分散型のグラフィックディスプレイに
ついての検討と実現例について述べられている。また、
最近の高速グラフィックワークステーションなどではフ
レームメモリを分割し、描画の高速化を図っている。

［発明が解決しようとする課！］ しかし、これらの従来のディスプレイ装置では、それぞ
れ分散化によって高速化が実現されているものの、ハー
ドウェア面では固定的な構成であり、多様な表現の必要
なＣＡＤ／ＣＡＭへの用途においては必ずしも最適な構
成とはいえなかった。ＣＡＤ／ＣＡＭ分野のグラフィッ
クアプリケーションには、複雑な３次元形状のシェーデ
ィング表示や２次元的画像の高速なアニメーション表示
などがあるが、前者では座標変換、面の明るさの算出な
ど前処理の演算負荷が高く、後者ではフレームメモリ上
の画像転送など出力側の処理の負荷が高い。これらの両
方の高速化を図るためにグラフィックスワークステーシ
ョンなどでは前段では複数の演算用プロセッサをパイプ
ラインで結合し、出力段ではフレームメモリを領域分割
しそれぞれに書き込み用プロセッサをもたせる構成をと
っており、そのために第９図に示したように多数のプロ
セッサを持った大規模で高価な装置となっていた。

また、上述のようないくつかのアプリケーションを動か
した場合、処理の負荷の偏りのためにプロセッサ効率の
面から問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、多様なＣＡＤ／ＣＡＭグラフィックアプリケ
ーションに効率的に適用できるようなハードウェア構成
を持ったグラフィック装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係るディスプレイ装置は、ディスプレイに表
示するためのデータを保持する複数のクレームメモリと
、このフレームメモリに接続された１つ以上の表示デー
タ書き込み手段と、フレームメモリ上の表示データディ
スプレイへ出力するための出力ロジックを有し、上記フ
レームメモリから上記出力ロジックへの接続を水平帰線
期間あるいは垂直帰線期間の両方のタイミングで切り、
替える機能を有するようにしたものである。

［作用］ この発明におけるディスプレイ装置は、複数の表示書き
込み手段あるいは演算手段としてのプロセッサと、これ
に接続された複数のフレームメモリとディスプレイ装置
を構成し、さらにこれ等のフレームメモリと出力ロジッ
クとの接続をソフトウェアによって柔軟に切り替えるこ
とのできる構成をとり、上述のような多様なアプリケー
ションにもそれぞれのニーズに応じた接続モードを選択
することで効果的なハードウェア資源の利用を可能にし
たものである。

［実施例］ 以下、この発明の一実施例を図について説明する。本発
明によれば、第１図〜第３図に示したようにいくつかの
プロセッサの論理的構成が可能となるが、ここでは６個
のプロセッサを用いた例を示している。これらの構成は
、上述の複雑な３次元形状のシェーディングと２次元画
像の高速なアニメーションに、その負荷バランスを考え
て適用したものである。第１図と第２図は３次元形状の
シェーディングに適用するものであり、第３図は２次元
画像の高速アニメーションに適用するものである。第１
図では３次元形状のシェーディングで負荷の高い前処理
の部分に５個の演算手段としてのプロセッサを割り当て
、これらのプロセッサに比べて比較的負荷の少ない表示
データ書き込み手段としてのプロセッサに１個を割り当
てる。また、書き込み処理の負荷がそれよりも少し高い
ような３次元シェーディングアルゴリズムを用いた場合
や、ダブルバッファを用いる場合には第２図のように、
演算手段としてのプロセッサに４個を割り当て、書き込
み手段としてのプロセッサに２個を割り当てる。ダブル
バッファを用いる場合には一方のフレームメモリを表示
ロジックに接続し。

他方のフレームバッファに書き込みを行う。書き込みが
終了した次の垂直帰線期間中にこれらのフレームバッフ
ァを切り替えることにより、ちらつきのないスムーズな
アニメーションが可能である。

この時表示中のフレームメモリ側のプロセッサは演算手
段としての利用も５ｆ能である。さらに古き込み処理の
負荷の高い２次元画像によるアニメーションの場合には
第３図のように、演算手段としてのプロセッサに２個を
割り当て、４個を書き込み手段としてのプロセッサに割
り当てる。第２図、第３図のように書き込み手段の分散
を行った場合には、例えば水平操作毎に表示するフレー
ムメモリを切り替えることによって、必要な書き込み領
域を１／２（第２図）または１／４（第３図）に減少さ
せることか可能であり、これに伴ってその書き込み負荷
を小さくできる。以上の説明のように、この発明を用い
れば前処理としての演算と表示データの書き込み処理の
負荷変動に応じて、柔軟にその構成を切り替えることが
でき、プロセッサ効率の高いディスプレイ装置の実現が
可能である。

次にこの柔軟な構成切り替えを実現するためのハードウ
ェア構成例について述べる。第４図はこれを実現するた
めの一実施例であるが、図中（１）はプロセッサ、（２
）はアドレス切り替え器、（３−ａ）〜（３−ｄ）は画
像出力のためのシリアル出力を持ったデュアルポートメ
モリで構成されたフレームメモリ、（４）はフレームメ
モリ上の表示アドレスを生成するＣＲＴコントローラ、
（５）は出力ロジック、（６）は本発明の主たる構成要
素であるフレーム切り替え制御器、（１０）はプロセッ
サ（１）のアドレスバス、（１１）はＣＲＴコントロー
ラの表示アドレスバス、（１２）はアドレス切り替え器
ばよって選択され、フレームメモリへ供給されるアドレ
スバス、（１３）はプロセッサ（１）とフレームメモリ
（３）を結ぶデータバス、（１４）はフレームメモリの
シリアル出力と出力ロジックを結ぶ表示出力バス、（２
０）〜（２３）はプロセッサからのアドレスバス（１０
）とＣＲＴコントローラからのアドレスバス（１１）の
切り替えを制御するアドレスバスセレクト信号、（３０
）〜（３３）はフレームメモリのシリアル出力を制御す
る出力イネーブル信号である。第４図には上述のプロセ
ッサの内の２個と、プロセッサ間の通信経路などについ
ては示されていないが、第１図〜第３図を実現するため
には２個のプロセッサは固定的に演算手段としてのプロ
セッサとして割り付けることが可能であり、その論理的
結合については、前出のＡ　ｔｒａｎｓｐｕｔｅｒ　ｂ
ａｓｅｄ　ｄｉｓｔｒｉｂｕｔｅｄ　ｇｒａｐｈｉｃ　
ｄｉｓｐｌａｙ”（ＴｆｉＡＮＳＰＵＴＥＲＴＥＣＩ（
ＮＩＣＡＬ　Ｎ０ＴＥＳ、　Ｉ〜ＭＯ５Ｌｉｍ１ｔｅｄ
、　Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ、　１９８９．　ｐ１
７０−２０４　）などに示されるプロセッサであるトラ
ンスピユータ（Ｔｒａｎｓｐｕｔｅｒ　）などのプロセ
ッサを用いれば、同文献に示されたように、容易にソフ
トウェアによってその構成を切り替えることが可能であ
るので、ここではフレームメモリと出力ロジックの選択
的結合に関連する４個のプロセッサについてのみ説明を
行う。

以下、第５図〜第８図の説明においては（３０）〜（３
３）のフレームメモリのシリアル出力を制御する出力イ
ネーブル信号は正論理（Ｈ（ハイ）でイネーブル、Ｌ（
ロウ）でディスエーブル）として説明する。

第４図に於て、第１図の結合を実現するには、第５図に
示したように、高力制御信号（３Ｇ）のみを隼にＨとし
、（３１）〜（３３）を常にＬとする。アドレス選択信
号については（２０）のみをその表示タイミングに合わ
せてコントロールし、（２１）〜（２３）は常にプロセ
ッサからのアドレス（１０）を接続するように制御する
。こうすることによってフレームメモリ（３−ａ）のみ
が常にフレームメモリとして接続され、その他のプロセ
ッサは演算手段としてのみ使用される。

第２図の結合の内、ダブルバッファを用いる場合には、
例えば第６図のように、表示更新の完了した垂直帰線タ
イミングで（３０）と（３１）のＨとＬを切り替える。

アドレス選択信号（２０）と（２１）はこれに応じて、
その表示タイミングに合わせてコントロールする。こう
することによってフレームメモリ（３−ａ）と（３−ｂ
）を垂直帰線のタイミングで切り替えることができる。

第２図の結合の内、フレームメモリを分散させる場合に
は、例えば第７図のように、水平帰線期間タイミング毎
に（３０）と（３１）とを切り替える。アドレス選択信
号（２０Ｈ２１）はこれに応じて、その表示タイミング
に合わせてコントロールする。これによって１つの画面
を水平走査線毎に１７２づつ分担することになり、書き
込みに要する負荷をそれぞれ１／２とすることが可能で
ある。

＠３図の結合を実現するには、例えば第８図のように、
（３０）〜（３３）の高力制御信号を順次−つずつＨと
し−　その他の信号をＬとする。アドレス選択信号（２
０）〜（２３）はこれに応じて、その表示タイミングに
合わせてコントロールする。これによって１つの画面を
水平走査線毎に１／４づつ分担すことになり、書き込み
負荷をそれぞれ１／４とすることができる。

以上のように、フレーム切り替え制御器（６）によって
上述のような単純な制御信号を生成することにより、こ
のような柔軟な構成の切り替えが可能となるが、現存の
ハードウェア素子を持ってすれば、ＣＲＴコントローラ
のタイミングとプロセッサからのソフトウェアコントロ
ールによってこのような信号を生成することはいたって
簡単な技術であり、ここに詳しく述べるまでもない。

ここではダブルバッファ利用は第２図に基づいて説明し
たように、フレームメモリを切り替えて実現する方法に
ついて述べたが、第１図の場合、第２図でフレームメモ
リを分散させる場合、第３図の場合においても表示開始
のフレームメモリアドレスを変更する方法によっての実
現も可能である。また、いうまでもないが、プロセッサ
、フレームメモリの数についてもここに示した例に限定
されるものではない。

［発明の効果］ 以上述べてきたように、本発明によるディスプレイ装置
を用いれば、多様なアプリケーションに対して、柔軟に
かつ効率的にプロセッサなどの資源を生かすことが可能
となる。

【図面の簡単な説明】

第１図、第２図および第３図は本発明のディスプレイ装
置によるプロセッサ構成の説明図、第４図はこの切り替
えをソフトウェアにて実現するためのハードウェアの構
成図、第５図〜第８図は、第１図、第２図および第３図
の構成を実現するためにフレーム切り替え制御器（６）
が生成すべき出力イネーブル信号の説明図、第９図は従
来のグラフィックワークステーションなどに利用される
ディスプレイ装置の実現例の表示図である。 図において（１）はプロセッサ、（２）はアドレス切り
替え器、（３−ａ）〜（３−ｄ）は画像出力のためのシ
リアル出力を持ったデュアルポートメモリで構成された
フレームメモリ、（４）はフレームメモリ上の表示アド
レスを生成するＣＲＴコントローラ、（５）は出力ロジ
ック、（６）は本発明の主たる構成要素であるフレーム
切り替え制御器、（１０）はプロセッサ（１）のアドレ
スバス、（１１）はＣＲＴコントローラの表示アドレス
バス、（１２）はアドレス切り替え器によって選択され
、フレームメモリへ供給されるアドレスバス、（１３）
はプロセッサ（１）とフレームメモリ（３）を結ぶデー
タバス、（１４）はフレームメモリのシリアル出力と出
力ロジックを結ぶ表示出力バス＋　　（２０）〜（２３
）はプロセッサからのアドレスバス（１０）とＣＲＴコ
ントローラからのアドレスバス（１１）の切り替えを制
御するアドレスバスセレクト信号、（３０）〜（３３）
はフレームメモリのシリアル高力を制御する比カイネー
ブル信号である。 なお、図中、同一符号は同一部分または相当部分を示す
。 第 ］ 図

Claims (1)

【特許請求の範囲】
1. ディスプレイに表示するためのデータを保持する複数の
   フレームメモリと、このフレームメモリに接続された１
   つ以上の表示データ書き込み手段と、フレームメモリ上
   の表示データをディスプレイへ出力するための出力ロジ
   ックとを有し、上記フレームメモリから上記出力ロジッ
   クへの接続を、水平帰線期間あるいは垂直帰線期間の両
   方のタイミングで切り替える機能を有することを特徴と
   するディスプレイ装置。