JPS63282790A - 表示制御装置 - Google Patents
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- JPS63282790A JPS63282790A JP62032226A JP3222687A JPS63282790A JP S63282790 A JPS63282790 A JP S63282790A JP 62032226 A JP62032226 A JP 62032226A JP 3222687 A JP3222687 A JP 3222687A JP S63282790 A JPS63282790 A JP S63282790A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技監立夏
この発明は、オフィスコンピュータやパーソナルコンピ
ュータ、ワードプロセッサ、ＤＰＳ （データ・プロセ
ッシング・システム）、その他ディスプレイターミナル
を有する各種データ処理装置で使用するのに好適な、Ｃ
ＲＴディスプレイ装置の表示制御装置に関する。
ュータ、ワードプロセッサ、ＤＰＳ （データ・プロセ
ッシング・システム）、その他ディスプレイターミナル
を有する各種データ処理装置で使用するのに好適な、Ｃ
ＲＴディスプレイ装置の表示制御装置に関する。
一層具体的にいえば、少なくとも２個の独立したＣＲＴ
ビデオ情報源からのビデオ信号を、１個のＣＲＴディス
プレイ装置の画面上に表示させるための表示制御装置に
係り、特に、それぞれ固有の周波数の画素クロックや同
期信号等で制御される複数個のサブシステムのビデオ情
報源（群）のビデオデータを、メインシステムのビデオ
信号としてそのビデオ情報源と結合させ、同一画面上で
、同時に見えるようにすることによって、ビデオ情根源
の有効利用と、併行処理データの参照を容易にするとと
もに、オペレータの操作上の負担を軽減させて、操作性
を向上させた表示制御装置に関する。
ビデオ情報源からのビデオ信号を、１個のＣＲＴディス
プレイ装置の画面上に表示させるための表示制御装置に
係り、特に、それぞれ固有の周波数の画素クロックや同
期信号等で制御される複数個のサブシステムのビデオ情
報源（群）のビデオデータを、メインシステムのビデオ
信号としてそのビデオ情報源と結合させ、同一画面上で
、同時に見えるようにすることによって、ビデオ情根源
の有効利用と、併行処理データの参照を容易にするとと
もに、オペレータの操作上の負担を軽減させて、操作性
を向上させた表示制御装置に関する。
従】ｕｌｌ
従来から、それぞれ固有の周波数の画素クロックや同期
信号等で制御されるビデオ情報源、すなわち、そのメー
カー等が種々に異なるビデオデータが格納された複数個
のディジタルのビデオ情報源と、１個のＣＲＴディスプ
レイ装置へ接続して表示するようにしたイメージ表示シ
ステムは、公知である。
信号等で制御されるビデオ情報源、すなわち、そのメー
カー等が種々に異なるビデオデータが格納された複数個
のディジタルのビデオ情報源と、１個のＣＲＴディスプ
レイ装置へ接続して表示するようにしたイメージ表示シ
ステムは、公知である。
この発明の表示制御装置は、本来、それぞれ独立したイ
メージ摩示システムで、固有の周波数の同期信号で制御
されるＣＲＴディスプレイ装置へ接続して、別個の画面
上に表示す名ためのＣＲＴビデオ情報源を利用して、１
個のＣＲＴディスプレイ装置へ表示できるようにしてい
る。なお、以下の説明では、固有の周波数の同期信号で
制御される１個のＣＲＴディスプレイ装置を備えたイメ
ージ表示システムをメインシステムと呼び、このメイン
システム以外のイメージ表示システムを、サブシステム
と呼んで、区別している。
メージ摩示システムで、固有の周波数の同期信号で制御
されるＣＲＴディスプレイ装置へ接続して、別個の画面
上に表示す名ためのＣＲＴビデオ情報源を利用して、１
個のＣＲＴディスプレイ装置へ表示できるようにしてい
る。なお、以下の説明では、固有の周波数の同期信号で
制御される１個のＣＲＴディスプレイ装置を備えたイメ
ージ表示システムをメインシステムと呼び、このメイン
システム以外のイメージ表示システムを、サブシステム
と呼んで、区別している。
第１３図は、従来から使用されているイメージ表示シス
テムの一例を示す機能ブロック図である。
テムの一例を示す機能ブロック図である。
図面において、１はＣＰＵ、２はビデオバッファメモリ
、３はＣＲＴコントローラ、４はＣＲＴディスプレイ装
置を示す。
、３はＣＲＴコントローラ、４はＣＲＴディスプレイ装
置を示す。
ＣＰＵＩは、イメージ表示システムを制御する中央処理
装置で、ビデオデータの処理を制御し、また、作成した
ビデオデータをビデオバッファメモリ２に記憶させる機
能を有している。
装置で、ビデオデータの処理を制御し、また、作成した
ビデオデータをビデオバッファメモリ２に記憶させる機
能を有している。
ビデオ六ツファメモリ２は、ビデオデータを格納する記
憶手段である。
憶手段である。
ＣＲＴコントローラ３は、ビデオバッファメモリ２から
ビデオデータを読出して、シリアル信号に変換し、ＣＲ
Ｔディスプレイ装置４へ送出する。
ビデオデータを読出して、シリアル信号に変換し、ＣＲ
Ｔディスプレイ装置４へ送出する。
逆にいえば、ビデオバッファメモリ２は、このＣＲＴコ
ントローラ３によって走査される。ＣＲＴビデオ信号は
、このシリアル変換されたビデオデータによって生成さ
れる。
ントローラ３によって走査される。ＣＲＴビデオ信号は
、このシリアル変換されたビデオデータによって生成さ
れる。
ＣＲＴディスプレイ装Ｍ４は：画面上にビデオ情報を表
示する表示手段である。
示する表示手段である。
従来から使用されているイメージ表示システムは、この
第１３図のような構成である。
第１３図のような構成である。
ところで、それぞれ別個独立のイメージ表示システムで
生成された情報源のビデオデータを、１個のＣＲＴディ
スプレイ装置へ送出し、そのＣＲ１画面を分割して同一
画面上に表示するためには、後述するように、各ビデオ
情報を合成処理する必要がある。
生成された情報源のビデオデータを、１個のＣＲＴディ
スプレイ装置へ送出し、そのＣＲ１画面を分割して同一
画面上に表示するためには、後述するように、各ビデオ
情報を合成処理する必要がある。
要約すれば、各ビデオ情報源をサブシステムとメインシ
ステムとに対応させ、それぞれのシステム内で°処理す
ることになる。
ステムとに対応させ、それぞれのシステム内で°処理す
ることになる。
すなわち、イメージ表示のサブシステムは、複数個のシ
ステムから構成することが可能であり。
ステムから構成することが可能であり。
各サブシステムは、自己のシステムのビデオデータを作
成し、かつ、そのデータを専用のビデオバッファに記憶
する。しかし、これらのビデオデータは、メインシステ
ムのイメージ表示装置に表示する。
成し、かつ、そのデータを専用のビデオバッファに記憶
する。しかし、これらのビデオデータは、メインシステ
ムのイメージ表示装置に表示する。
イメージ表示のメインシステムは、自己のシステムのビ
デオデータを作成し、また、ユーザが、各情報源を表示
することができるように、すべてのサブシステムのビデ
オデータと混合する機能を有している。その垂直方向の
表示解像度は、すべてのシステムの中で、最も高い値に
設定されている。
デオデータを作成し、また、ユーザが、各情報源を表示
することができるように、すべてのサブシステムのビデ
オデータと混合する機能を有している。その垂直方向の
表示解像度は、すべてのシステムの中で、最も高い値に
設定されている。
そして、１個のメインシステムと、少、なくとも２個の
サブシステムのＣＲＴビデオ情報を、１個のＣＲＴディ
スプレイ画面上に表示する方式として、コンピュータの
技術分野では、従来がら２つの方式が知られている。
サブシステムのＣＲＴビデオ情報を、１個のＣＲＴディ
スプレイ画面上に表示する方式として、コンピュータの
技術分野では、従来がら２つの方式が知られている。
第１４図は、従来の第１の方式を実施する表示システム
について、その要部構成を示す機能ブロック図である０
図面において、ＩＭはメインシステムのＣＰＵ、２Ｍは
そのビデオバッファメモリ、３ＭはＣＲＴ＝Ｉントロー
ラ、４ＭはＣＲＴディスプレイ装置、ＩＳｌは第１のサ
ブシステムのｃＰＵ、２Ｓ１はそのビデオバッファメモ
リ、３Ｓ。
について、その要部構成を示す機能ブロック図である０
図面において、ＩＭはメインシステムのＣＰＵ、２Ｍは
そのビデオバッファメモリ、３ＭはＣＲＴ＝Ｉントロー
ラ、４ＭはＣＲＴディスプレイ装置、ＩＳｌは第１のサ
ブシステムのｃＰＵ、２Ｓ１はそのビデオバッファメモ
リ、３Ｓ。
はＣＲＴコントローラ、４Ｓ、はＣＲＴディスプレイ装
置、ＩＳｎは第ｎのサブシステムのＣＰＵ。
置、ＩＳｎは第ｎのサブシステムのＣＰＵ。
２ＳｒＬはそのビデオバッファメモリ、３ＳｎはＣＲＴ
コントローラ、４Ｓ、はＣＲＴディスプレイ装置を示し
、また、５はインターフェース回路を示す。
コントローラ、４Ｓ、はＣＲＴディスプレイ装置を示し
、また、５はインターフェース回路を示す。
例えば、第１の方式では、この第１４図に示すように、
各サブシステムのビデオデータは、それぞれのビデオバ
ッファ２Ｓ、、２８ｎから、メインシステムのビデオバ
ッファ２Ｍへ送られる。そして、ＣＲＴコントローラ３
Ｍによってスキャンされて、ＣＲＴディスプレイ装置４
Ｍの画面上に表示される。
各サブシステムのビデオデータは、それぞれのビデオバ
ッファ２Ｓ、、２８ｎから、メインシステムのビデオバ
ッファ２Ｍへ送られる。そして、ＣＲＴコントローラ３
Ｍによってスキャンされて、ＣＲＴディスプレイ装置４
Ｍの画面上に表示される。
すなわち、サブシステムのビデオデータは、それぞれ第
１〜第ｎのサブシステムのＣＰＵ １ ｓｔ〜ＩＳ０に
よって読出され、各ＣＰＵ間のインターフェース回路５
を介して、メインシステム側へ送出される。このインタ
ーフェース回路５は、コンピュータシステム等に適用す
る場合、例えばＲ３−２３２Ｃ型のようなインターフェ
ース回路、あるいはパラレル型インターフェース回路、
標準のバス等の適当な回路に置換えられる。なお、サブ
システムのＣＰＵＩ Ｓｔ −Ｉ Ｓｎと、メインシス
テムのＣＰＵＩＭとを、共通のＣＰＵで構成することも
可能である。
１〜第ｎのサブシステムのＣＰＵ １ ｓｔ〜ＩＳ０に
よって読出され、各ＣＰＵ間のインターフェース回路５
を介して、メインシステム側へ送出される。このインタ
ーフェース回路５は、コンピュータシステム等に適用す
る場合、例えばＲ３−２３２Ｃ型のようなインターフェ
ース回路、あるいはパラレル型インターフェース回路、
標準のバス等の適当な回路に置換えられる。なお、サブ
システムのＣＰＵＩ Ｓｔ −Ｉ Ｓｎと、メインシス
テムのＣＰＵＩＭとを、共通のＣＰＵで構成することも
可能である。
この第１４図に示す第１の方式の場合には、ビデオデー
タを、一方のビデオバッファ２Ｓ１ 、２Ｓｎから他方
のビデオバッファ２Ｍへ送出するために、時間を必要と
する、という不都合がある。
タを、一方のビデオバッファ２Ｓ１ 、２Ｓｎから他方
のビデオバッファ２Ｍへ送出するために、時間を必要と
する、という不都合がある。
第１５図は、同じ〈従来の第２の方式を実施する表示シ
ステムについて、その要部構成を示す機能ブロック図で
ある１図面における符号は、第１４１９と同様である。
ステムについて、その要部構成を示す機能ブロック図で
ある１図面における符号は、第１４１９と同様である。
この第２の方式の場合には、各サブシステムのビデオバ
ッファ２Ｓ１．２Ｓｎを、メインシステムのＣＲＴコン
トローラ３Ｍによって、直接スキャンすることができる
、という利点がある。
ッファ２Ｓ１．２Ｓｎを、メインシステムのＣＲＴコン
トローラ３Ｍによって、直接スキャンすることができる
、という利点がある。
しかしながら、一般に、各サブシステムは、別個のメー
カーによって製作される。
カーによって製作される。
そのため、多くの場合に、同期信号等が異なり。
メインシステム用のＣＲＴコントローラ３Ｍによって、
各サブシステムのビデオバッファ２Ｓ１゜２Ｓｒｌを、
直接アクセスすることは困難である。
各サブシステムのビデオバッファ２Ｓ１゜２Ｓｒｌを、
直接アクセスすることは困難である。
したがって、２個のシステムの間で可能なインターフェ
ースは、極めてまれであり、結果的には、前述の第１の
方式の場合と同様に、余り大きな効果は期待できない。
ースは、極めてまれであり、結果的には、前述の第１の
方式の場合と同様に、余り大きな効果は期待できない。
このように、従来の第１や第２の方式では、サブシステ
ムのビデオデータを、メインシステムのＣＲＴディスプ
レイ装置へ表示するのに、複雑な仲介装置を要したり、
処理時間が多くかかる等の不都合があった。
ムのビデオデータを、メインシステムのＣＲＴディスプ
レイ装置へ表示するのに、複雑な仲介装置を要したり、
処理時間が多くかかる等の不都合があった。
ここで、この発明の表示制御装置で使用するのに好適な
、ディジタルのビデオ信号を表示するディジタルＣＲＴ
ディスプレイ装置（ＤＴＶ）について、説明する。
、ディジタルのビデオ信号を表示するディジタルＣＲＴ
ディスプレイ装置（ＤＴＶ）について、説明する。
第１６図は、複数のイメージ表示システムで使用される
ビデオ情報源のデータを、１個のディジタルＣＲＴディ
スプレイ装置へ表示する場合において、ディジタルＣＲ
Ｔディスプレイ装置とビデオミキサーとの同期信号等の
関係を示す図である。
ビデオ情報源のデータを、１個のディジタルＣＲＴディ
スプレイ装置へ表示する場合において、ディジタルＣＲ
Ｔディスプレイ装置とビデオミキサーとの同期信号等の
関係を示す図である。
この第１６図に示すように、ＤＴＶでは、ビデオ情報源
の周波数は、はぼ等しいが、ビデオ情報源の同期は、非
同期である。
の周波数は、はぼ等しいが、ビデオ情報源の同期は、非
同期である。
また、ビデオミキサーでは、ビデオ情報源の周波数は、
異なっており、その同期も非同期の関係にある。
異なっており、その同期も非同期の関係にある。
さらに、画面の横・縦の比率は、ＤＴＶでは、同じであ
るが、ビデオミキサーでは、異なっている。
るが、ビデオミキサーでは、異なっている。
したがって、このような関係にある両イメージ表示シス
テムのビデオ情報源のデータを、メインシステムの１個
のディジタルＣＲＴディスプレイ装置の画面上に表示さ
せるのは、余り簡単ではない。
テムのビデオ情報源のデータを、メインシステムの１個
のディジタルＣＲＴディスプレイ装置の画面上に表示さ
せるのは、余り簡単ではない。
■−一」在
この発明の表示制御装置では、従来の第１や第２の方式
におけるこのような不都合を解決し、サブシステムのビ
デオデータが、メインシステムの１個のＣＲＴディスプ
レイの画面上に合成されて表示できるようにすることに
より、ビデオ情報源の利用範囲を拡大して、有効利用を
可能にするとともに、イメージ表示システムの操作性を
向上させることを目的とする。
におけるこのような不都合を解決し、サブシステムのビ
デオデータが、メインシステムの１個のＣＲＴディスプ
レイの画面上に合成されて表示できるようにすることに
より、ビデオ情報源の利用範囲を拡大して、有効利用を
可能にするとともに、イメージ表示システムの操作性を
向上させることを目的とする。
具体的にいえば、この発明の表示制御装置では、ビデオ
データに代えて、各システムのＣＲＴビデオ信号を処理
することにより、従来の第１の方式のように、ビデオデ
ータを一方のビデオバッファから他方のビデオバッファ
へ移動させる操作を不要にして、処理時間の短縮を可能
にすることを第１の目的とする。
データに代えて、各システムのＣＲＴビデオ信号を処理
することにより、従来の第１の方式のように、ビデオデ
ータを一方のビデオバッファから他方のビデオバッファ
へ移動させる操作を不要にして、処理時間の短縮を可能
にすることを第１の目的とする。
また、ビデオバッファにビデオデータを記憶させる代り
に、ＣＲＴビデオ信号を生成してメインシステム側へ送
出することにより、第２の方式のような、サブシステム
のハードウェアの変更を不要にして、サブシステムで自
分のＣＲＴに表示させたい場合には、ハードウェアの使
用を可能にすることを第２の目的とする。
に、ＣＲＴビデオ信号を生成してメインシステム側へ送
出することにより、第２の方式のような、サブシステム
のハードウェアの変更を不要にして、サブシステムで自
分のＣＲＴに表示させたい場合には、ハードウェアの使
用を可能にすることを第２の目的とする。
碧ニーー成。
そのために、この発明の表示制御装置では、固有の周波
数の同期信号で制御される１個のＣＲＴディスプレイ装
置と、該ＣＲＴディスプレイ装置と同じ周波数の画素ク
ロックや同期信号等で制御される第１のビデオ情報源と
、それぞれ固有の周波数の画素クロックや同期信号等で
制御される第２のビデオ情報源（群）として、ビデオデ
ータが格納された複数個のディジタルのビデオ情報源と
を具備する表示システムにおいて、前記第２のビデオ情
報源（群）に接続されて該ビデオ情報源からのビデオデ
ータを記憶するデュアルポートのビデオバッファと、前
記ＣＲＴディスプレイ装置の同期信号と選択された前記
第２のビデオ情報源（群）に対応して最適な周波数の画
素クロックや同期信号等を発生する同期クロック発生手
段と、前記ビデオバッファから出力されるビデオ信号と
、前記第１のビデオ情報源からのビデオ信号とを合成す
るビデオ信号合成手段とで構成している。
数の同期信号で制御される１個のＣＲＴディスプレイ装
置と、該ＣＲＴディスプレイ装置と同じ周波数の画素ク
ロックや同期信号等で制御される第１のビデオ情報源と
、それぞれ固有の周波数の画素クロックや同期信号等で
制御される第２のビデオ情報源（群）として、ビデオデ
ータが格納された複数個のディジタルのビデオ情報源と
を具備する表示システムにおいて、前記第２のビデオ情
報源（群）に接続されて該ビデオ情報源からのビデオデ
ータを記憶するデュアルポートのビデオバッファと、前
記ＣＲＴディスプレイ装置の同期信号と選択された前記
第２のビデオ情報源（群）に対応して最適な周波数の画
素クロックや同期信号等を発生する同期クロック発生手
段と、前記ビデオバッファから出力されるビデオ信号と
、前記第１のビデオ情報源からのビデオ信号とを合成す
るビデオ信号合成手段とで構成している。
２個のＣＲＴビデオ情報源が、互いに独立していると、
表示動作中に、メインシステムが、成る走査ライン上の
成る画素を表示している瞬間に、サブシステムでは、そ
れとは異なった、成る別の走査ライン上の成る画素を表
示する、というケースが、しばしば発生する。
表示動作中に、メインシステムが、成る走査ライン上の
成る画素を表示している瞬間に、サブシステムでは、そ
れとは異なった、成る別の走査ライン上の成る画素を表
示する、というケースが、しばしば発生する。
この発明では、次のような着想によって、このように相
互に独立で、同期信号等も異なるＣＲＴビデオ情報源を
結合させ、同一画面上に表示できるようにしている。
互に独立で、同期信号等も異なるＣＲＴビデオ情報源を
結合させ、同一画面上に表示できるようにしている。
バッファメモリ、いわゆるビデオバッファは、サブシス
テムの各ＣＲＴフレームのビデオデータを記憶するため
に使用されており、成るフレームのビデオデータが記憶
されている間に、このビデオバッファ中の他のビデオデ
ータが取出されて、画面上に表示される。
テムの各ＣＲＴフレームのビデオデータを記憶するため
に使用されており、成るフレームのビデオデータが記憶
されている間に、このビデオバッファ中の他のビデオデ
ータが取出されて、画面上に表示される。
言い換えれば、このビデオバッファは、デュアルポート
であり、サブシステム側から送出されるどのビデオデー
タも、このビデオバッファに一旦記憶され、同時に、メ
インシステムのＣＲＴ画面上に表示されるタイミングに
適合するように、成る他のビデオデータが、このビデオ
バッファがら続出される。
であり、サブシステム側から送出されるどのビデオデー
タも、このビデオバッファに一旦記憶され、同時に、メ
インシステムのＣＲＴ画面上に表示されるタイミングに
適合するように、成る他のビデオデータが、このビデオ
バッファがら続出される。
この発明の表示制御装置では、このようなデュアルポー
トのビデオバッファを使用する。
トのビデオバッファを使用する。
次に、この発明の表示制御装置について、図面を参照し
ながら、その実施例を詳細に説明する。
ながら、その実施例を詳細に説明する。
第１図は、この発明の表示制御装置の一実施例について
、その要部構成を示す機能ブロック図である１図面にお
ける符号は、第１５図と同様であり、また、６ＭはＣＲ
Ｔビデオミキサーを示す。
、その要部構成を示す機能ブロック図である１図面にお
ける符号は、第１５図と同様であり、また、６ＭはＣＲ
Ｔビデオミキサーを示す。
この第１図から明らかなように、この発明の表示制御装
置では、メインシステムに、ＣＲＴビデオミキサー６Ｍ
が付加されている。
置では、メインシステムに、ＣＲＴビデオミキサー６Ｍ
が付加されている。
このＣＲＴビデオミキサー６Ｍへは、メインシステムの
ＣＲＴコントローラ３Ｍ、および第１のサブシステムＣ
ＲＴコントローラ３Ｓ１、第ｎの・サブシステムのＣＲ
Ｔコントローラ３Ｓｎから、それぞれビデオ信号が入力
される。
ＣＲＴコントローラ３Ｍ、および第１のサブシステムＣ
ＲＴコントローラ３Ｓ１、第ｎの・サブシステムのＣＲ
Ｔコントローラ３Ｓｎから、それぞれビデオ信号が入力
される。
したがつて、この発明の表示制御装置では、各サブシス
テムのビデオデータは、予め、そのシステム内でビデオ
信号に変換され、ビデオ信号の形でメインシステムへ与
えられることになる。
テムのビデオデータは、予め、そのシステム内でビデオ
信号に変換され、ビデオ信号の形でメインシステムへ与
えられることになる。
−例として、最も単純なケース、すなわち、メインシス
テムに、１個のサブシステムのビデオ情報源からのビデ
オ信号を表示する場合について説明する。
テムに、１個のサブシステムのビデオ情報源からのビデ
オ信号を表示する場合について説明する。
この発明の表示制御装置は、次のようなブロックによっ
て構成される。
て構成される。
第２図は、第１図に示したこの発明の表示制御装置の要
部について、その詳細な構成の一実施例を示す機能ブロ
ック図である。図面において、１１はサブシステム用ド
ツトクロック発生回路、１２はメインシステム用ドツト
クロック発生回路。
部について、その詳細な構成の一実施例を示す機能ブロ
ック図である。図面において、１１はサブシステム用ド
ツトクロック発生回路、１２はメインシステム用ドツト
クロック発生回路。
１３はブランキング信号発生回路、１４は同期クロック
信号発生回路、１５はビデオバッファで、１５Ａはその
メモリアレイ、１５Ｂはシフトレジスタ、１６はメモリ
制御・リフレッシュ論理回路、１７はアップデート・ア
ドレス発生回路、１８．はリフレッシュ・アドレス発生
回路、１９はアドレス用マルチプレクサ、２０は５−ｐ
（シリアルイン・パラレルアウト）シフトレジスタ、２
１はＰ−Ｓ （パラレルイン・シリアルアウト）シフト
レジスタ、２２は混合回路、２３は走査ラインカウンタ
、２４は画面アドレスラッチ回路、２５は第１の比較器
、２６は変換アドレスカウンタ制御論理回路、２７は変
換アドレスカウンタ、２８は第２の比較器、２９は左上
のＹレジスタ、３０は右下のＹレジスタ、３１は左上の
Ｘレジスタ、３２は右下のＸレジスタ、３３は画素カウ
ンタ、３４は比較・制御用論理回路、３５は表示制御用
論理回路を示し、また、ＭＳ−ＶＤはメインシステムの
ビデオデータ、５ｓ−ｖｓはサブシステムのビデオ信号
、５Ｓ−Ｈｓｙはサブシステムの水平同期信号、ＳＳ−
Ｖｇｙはサブシステムの垂直同期信号、ＭＳ−Ｈｓｙは
メインシステムあ水平同期信号、ＭＳ−Ｖｓｙはメイン
システムの垂直同期信号、ＭＳ−ＤＢはメインシステム
のデータバス、ＰＣＫは画素（ドツト）クロック、ＵＤ
ＣＫはアップデ」ト・アドレス用クロック、５ＳＣＫリ
フレツシユ・アドレス用クロックＲＡＣＫは、Ｓ−Ｐシ
フトレジスタ２０用のシフトクロック、ＰＳＣＫはＰ−
Ｓシフトレジスタ２１用のシフトクロック、ＡＳＥＬは
アドレス選択信号、３３−ＢＳはサブシステムのブラン
キング信号、ＭＳ−ＢＳはメインシステムのブランキン
グ信号、ＴＬｘ−ｅｎは左上のＸレジスタ３１を制御す
るイネーブル信号、ＢＲｘ−ｅｎは右下のＸレジスタ３
２を制御するイネーブル信号、ＨＤ −ｅｎはサブシス
テムの水平表示可能信号、ＶＤ−ｅｎは垂直表示可能信
号、Ｄｉｓ−ｅｎはＣＲＴディスプレイ°の表示可能信
号、ｍｓＯ〜ｍｓ２はモードセレクト信号、Ｍｉス−ｖ
Ｓは混合ビデオ信号を示す。
信号発生回路、１５はビデオバッファで、１５Ａはその
メモリアレイ、１５Ｂはシフトレジスタ、１６はメモリ
制御・リフレッシュ論理回路、１７はアップデート・ア
ドレス発生回路、１８．はリフレッシュ・アドレス発生
回路、１９はアドレス用マルチプレクサ、２０は５−ｐ
（シリアルイン・パラレルアウト）シフトレジスタ、２
１はＰ−Ｓ （パラレルイン・シリアルアウト）シフト
レジスタ、２２は混合回路、２３は走査ラインカウンタ
、２４は画面アドレスラッチ回路、２５は第１の比較器
、２６は変換アドレスカウンタ制御論理回路、２７は変
換アドレスカウンタ、２８は第２の比較器、２９は左上
のＹレジスタ、３０は右下のＹレジスタ、３１は左上の
Ｘレジスタ、３２は右下のＸレジスタ、３３は画素カウ
ンタ、３４は比較・制御用論理回路、３５は表示制御用
論理回路を示し、また、ＭＳ−ＶＤはメインシステムの
ビデオデータ、５ｓ−ｖｓはサブシステムのビデオ信号
、５Ｓ−Ｈｓｙはサブシステムの水平同期信号、ＳＳ−
Ｖｇｙはサブシステムの垂直同期信号、ＭＳ−Ｈｓｙは
メインシステムあ水平同期信号、ＭＳ−Ｖｓｙはメイン
システムの垂直同期信号、ＭＳ−ＤＢはメインシステム
のデータバス、ＰＣＫは画素（ドツト）クロック、ＵＤ
ＣＫはアップデ」ト・アドレス用クロック、５ＳＣＫリ
フレツシユ・アドレス用クロックＲＡＣＫは、Ｓ−Ｐシ
フトレジスタ２０用のシフトクロック、ＰＳＣＫはＰ−
Ｓシフトレジスタ２１用のシフトクロック、ＡＳＥＬは
アドレス選択信号、３３−ＢＳはサブシステムのブラン
キング信号、ＭＳ−ＢＳはメインシステムのブランキン
グ信号、ＴＬｘ−ｅｎは左上のＸレジスタ３１を制御す
るイネーブル信号、ＢＲｘ−ｅｎは右下のＸレジスタ３
２を制御するイネーブル信号、ＨＤ −ｅｎはサブシス
テムの水平表示可能信号、ＶＤ−ｅｎは垂直表示可能信
号、Ｄｉｓ−ｅｎはＣＲＴディスプレイ°の表示可能信
号、ｍｓＯ〜ｍｓ２はモードセレクト信号、Ｍｉス−ｖ
Ｓは混合ビデオ信号を示す。
この第２図のブロック図の各部について説明する前に、
重要な機能を有するブロックについて。
重要な機能を有するブロックについて。
その構成と動作とを予め説明しておく。
まず、同期クロック信号発生回路１４について述べる。
第２図のブロック図は、サブシステムのビデオ信号をメ
インシステムのビデオ信号と合成して、メインシステム
のＣＲＴ上に表示する回路であるから、サブシステムの
ビデオ信号を、メインシステムの同期信号と同期させる
必要がある。
インシステムのビデオ信号と合成して、メインシステム
のＣＲＴ上に表示する回路であるから、サブシステムの
ビデオ信号を、メインシステムの同期信号と同期させる
必要がある。
そのために、この同期クロック信号発生回路１４が設け
られており、メインシステムの同期信号と同期するよう
に機能している。
られており、メインシステムの同期信号と同期するよう
に機能している。
具体的には、水平同期信号の発生期間中は、クロック信
号を発生せず、水平同期信号の期間外は、直ちに、ビデ
オバッファ１５のシフトレジスタ１５Ｂに記憶されたサ
ブシステムのビデオデータをシフトアウトするクロック
信号を発生するように動作する。
号を発生せず、水平同期信号の期間外は、直ちに、ビデ
オバッファ１５のシフトレジスタ１５Ｂに記憶されたサ
ブシステムのビデオデータをシフトアウトするクロック
信号を発生するように動作する。
したがって、各水平走査ラインに対応して、これら２つ
のシステムすなわち、サブシステムとメインシステムの
最初の画素を整列させることができる。
のシステムすなわち、サブシステムとメインシステムの
最初の画素を整列させることができる。
このような動作を行う同期クロック信号発生回路１４と
しては、各種のものを使用することができる。
しては、各種のものを使用することができる。
第３図は、第２図に示した同期クロック信号発生回路１
４について、その−例を示す機能ブロック図である１図
面において、１４Ａは遅延線、１４Ｂは論理ゲート回路
を示す。
４について、その−例を示す機能ブロック図である１図
面において、１４Ａは遅延線、１４Ｂは論理ゲート回路
を示す。
この第３図に示す論理ゲート回路１４Ｂは、例えばノア
ゲート回路、３ステート出力の反転用バッファ、その他
の論理回路手段によって構成される。
ゲート回路、３ステート出力の反転用バッファ、その他
の論理回路手段によって構成される。
遅延線１４Ａによる遅延時間と論理ゲート回路１４Ｂに
よる遅延時間との、合計の遅延時間は。
よる遅延時間との、合計の遅延時間は。
例えば、次のような方法で決定される。
ここでは、メインシステムのＣＲＴの解像度が、ＭｈＸ
Ｍｖであり、サブシステムのＣＲＴの解像度は、５ｈＸ
Ｓｖであるとする。
Ｍｖであり、サブシステムのＣＲＴの解像度は、５ｈＸ
Ｓｖであるとする。
この場合に、サブシステムのビデオ信号の全体を、メイ
ンシステムのＣＲＴディスプレイの画面上に表示し、か
つ、サブシステムのビデオ信号の原寸法比を保つために
は、次の式が成立する必要がある。
ンシステムのＣＲＴディスプレイの画面上に表示し、か
つ、サブシステムのビデオ信号の原寸法比を保つために
は、次の式が成立する必要がある。
（ａ） Ｐｖ ＝ Ｒｖ Ｘ （ＳＶ／ＭＶ） Ｘ １
’ Ｏ０（ｂ） Ｐｈ ＝ Ｐｖ Ｘ （Ｓｘ／Ｓｙ）
Ｘ （Ｍｙ／Ｍｘ）ここで、Ｒｖは整数であり、サブ
システムのビデオデータが垂直方向に繰返えされる倍数
の関数である。換言すれば、サブシステムのビデオ、信
号は、垂直方向について、このＲｖ回だけ繰返えされる
ことになる。
’ Ｏ０（ｂ） Ｐｈ ＝ Ｐｖ Ｘ （Ｓｘ／Ｓｙ）
Ｘ （Ｍｙ／Ｍｘ）ここで、Ｒｖは整数であり、サブ
システムのビデオデータが垂直方向に繰返えされる倍数
の関数である。換言すれば、サブシステムのビデオ、信
号は、垂直方向について、このＲｖ回だけ繰返えされる
ことになる。
なお、Ｐｖは、メインシステムの画面上で、その垂直方
向に、サブシステムの画面が占める割合を示す数で、単
位はパーセントである。
向に、サブシステムの画面が占める割合を示す数で、単
位はパーセントである。
Ｐｈは、同じくメインシステムの画面上で、その水平方
向に、サブシステムの画面が占める割合を示す数で、単
位はパーセントである。
向に、サブシステムの画面が占める割合を示す数で、単
位はパーセントである。
Ｓ ｘ ／ Ｓ ｙは、サブシステムのＣＲＴディスプ
レイ装置において、その垂直方向の画面長に対する水平
方向の画面長の割合である。
レイ装置において、その垂直方向の画面長に対する水平
方向の画面長の割合である。
Ｍ ｙ ／ Ｍ ｘは、メインシステムのＣＲＴディス
プレイ装置において、その垂直方向の画面長に対する水
平方向の画面長の割合である。
プレイ装置において、その垂直方向の画面長に対する水
平方向の画面長の割合である。
さらに、サブシステムのビデオ信号が、水平方向に繰返
えされる倍数の関数として、Ｒｈを設定する。ここで、
Ｒｈ ＝ Ｐｈ Ｘ （ＭＨ／ＳＨ）である。
えされる倍数の関数として、Ｒｈを設定する。ここで、
Ｒｈ ＝ Ｐｈ Ｘ （ＭＨ／ＳＨ）である。
サブシステムのビデオ信号は、水平方向において、メイ
ンシステムの画素クロック周期のＲｈ倍に引き延ばされ
る。
ンシステムの画素クロック周期のＲｈ倍に引き延ばされ
る。
上述の式（ａ）と（ｂ）が成立するための関数ＲＶとし
ては、いくつかの値が可能であるが、その最大値Ｒｖ（
ｗａｘ）は、サブシステムのビデオ表示が、メインシス
テムのＣＲＴ画面のほぼ全領域を占めるような値に設定
される必要がある。
ては、いくつかの値が可能であるが、その最大値Ｒｖ（
ｗａｘ）は、サブシステムのビデオ表示が、メインシス
テムのＣＲＴ画面のほぼ全領域を占めるような値に設定
される必要がある。
ここで、
ＤＮＴ ＝ ＤＴ Ｘ Ｐｈ
ＰＣＫ＝ＤＮＴ／ＳＨ
とする、なお、ＤＮＴは、サブシステムの水平走査ライ
ンにおける表示可能時間、ＰＣＫは、ビデオバッファの
画素クロック周期であり、また、ＤＴはメインシステム
の水平走査ラインにおける表示可能時間である。
ンにおける表示可能時間、ＰＣＫは、ビデオバッファの
画素クロック周期であり、また、ＤＴはメインシステム
の水平走査ラインにおける表示可能時間である。
その結果、先の遅延時間、すなわち、遅延線１４Ａによ
る遅延時間と論理ゲート回路１４Ｂによる遅延時間との
合計の遅延時間は、このビデオバッファ１５の画素クロ
ックＰＣＫ周期の１／２に設定される。
る遅延時間と論理ゲート回路１４Ｂによる遅延時間との
合計の遅延時間は、このビデオバッファ１５の画素クロ
ックＰＣＫ周期の１／２に設定される。
この第３図のような回路を使用すると、高精度の同期ク
ロック信号発生回路１４を構成することはできない。
ロック信号発生回路１４を構成することはできない。
しかし、人間の目では、Ｓ ｘ ／ Ｓ ｙに比較して
、ｐｖ／Ｐｈの割合の差は正確に区別できないから、こ
のような不都合は無視することができる。なお、Ｐｖ／
Ｐｈは、水平方向におけるメインシステムの画面に占め
るサブシステムの画面のパーセント比に対する、垂直方
向における同様のパーセント比の割合である。
、ｐｖ／Ｐｈの割合の差は正確に区別できないから、こ
のような不都合は無視することができる。なお、Ｐｖ／
Ｐｈは、水平方向におけるメインシステムの画面に占め
るサブシステムの画面のパーセント比に対する、垂直方
向における同様のパーセント比の割合である。
次に、ビデオバッファ１５について説明する。
このビデオバッファ１５は、サブシステムから送出され
るビデオ信号を記憶するメモリで、そのメモリ容量は、
サブシステムのビデオバッファと同等である。
るビデオ信号を記憶するメモリで、そのメモリ容量は、
サブシステムのビデオバッファと同等である。
第４図は、この発明の表示制御装置で使用されるビデオ
バッファ１５の詳細な構成を示す図である０図面におけ
る符号は第２図と同様である。
バッファ１５の詳細な構成を示す図である０図面におけ
る符号は第２図と同様である。
このように、この発明の表示制御装置では、ビデオバッ
ファ１５として、マルチボート・ビデオＲＡＭを用いて
いるので、サブシステムでは、画素クロックおよび同期
信号に同期した最新のタイミングで、新しいデータに書
換えることができ、同時に、このマルチポート・ビデオ
ＲＡＭに一旦記憶されたビデオデータを、同期クロック
信号発生回路１４からの同期クロック信号ＳＣＫ （こ
のクロック周期はＰＣＫと同じ）によって取出し、メイ
ンシステムからのビデオ信号と合成することができる。
ファ１５として、マルチボート・ビデオＲＡＭを用いて
いるので、サブシステムでは、画素クロックおよび同期
信号に同期した最新のタイミングで、新しいデータに書
換えることができ、同時に、このマルチポート・ビデオ
ＲＡＭに一旦記憶されたビデオデータを、同期クロック
信号発生回路１４からの同期クロック信号ＳＣＫ （こ
のクロック周期はＰＣＫと同じ）によって取出し、メイ
ンシステムからのビデオ信号と合成することができる。
なお、この第４図では、１個のビデオバッファ１５につ
いて示したが、第２図の表示制御装置では、複数個のビ
デオバッファ１５を使用する。
いて示したが、第２図の表示制御装置では、複数個のビ
デオバッファ１５を使用する。
次に、メモリ制御・リフレッシュ論理回路１６について
説明する。
説明する。
この実施例のシステムでは、大別して３つのメモリサイ
クル、すなわち、アップデート・サイクルと、リフレッ
シュ・サイクルと、転送サイクル、の３つのメモリサイ
クルがある。
クル、すなわち、アップデート・サイクルと、リフレッ
シュ・サイクルと、転送サイクル、の３つのメモリサイ
クルがある。
このような３つのメモリサイクルで動作するビデオバッ
ファ１５に対して、それに必要なすべての制御信号は、
このメモリ制御・リフレッシュ論理回路１６によって発
生される。
ファ１５に対して、それに必要なすべての制御信号は、
このメモリ制御・リフレッシュ論理回路１６によって発
生される。
第５図は、第４図に示したビデオバッファ１５における
３つのサイクルの関係の一例を示すタイムチャートであ
る。
３つのサイクルの関係の一例を示すタイムチャートであ
る。
サブシステムの表示可能期間は、アップデート・サイク
ルとなる。この期間中は、サブシステムのビデオ信号が
、サンプリングされ、ビデオバッファ１５に記憶される
。
ルとなる。この期間中は、サブシステムのビデオ信号が
、サンプリングされ、ビデオバッファ１５に記憶される
。
サブシステムの同期信号期間中に、ビデオバッファ１５
であるダイナミックＲＡＭをリフレッシュするために、
リフレッシュ・サイクルが設けられている。
であるダイナミックＲＡＭをリフレッシュするために、
リフレッシュ・サイクルが設けられている。
メインシステムの水平同期信号の発生期間中の微少時間
だけ、転送サイクルが設けられている。
だけ、転送サイクルが設けられている。
ビデオバッファ１５のメモリアレイ１５Ａに記憶された
ビデオデータは、先の第４図に示したように、シフトレ
ジス１５Ｂへ転送され、該当する走査ラインの表示時に
、メインシステムのＣＲＴディスプレイ装置に表示され
るように準備される。
ビデオデータは、先の第４図に示したように、シフトレ
ジス１５Ｂへ転送され、該当する走査ラインの表示時に
、メインシステムのＣＲＴディスプレイ装置に表示され
るように準備される。
その理由は、メインシステムとサブシステムのビデオ信
号は非同期であり、転送サイクルが、アップデート・サ
イクルや、リフレッシュ・サイクルとオーバラップする
可能性があるからである。
号は非同期であり、転送サイクルが、アップデート・サ
イクルや、リフレッシュ・サイクルとオーバラップする
可能性があるからである。
この場合には、転送サイクルが最も高い優先度を有して
おり、転送サイクルが確実に実行されるように、アップ
デート・サイクルや、リフレッシュ・サイクルは、数サ
イクル（例えば２〜４サイクル）の間、無効とされる。
おり、転送サイクルが確実に実行されるように、アップ
デート・サイクルや、リフレッシュ・サイクルは、数サ
イクル（例えば２〜４サイクル）の間、無効とされる。
リフレッシュ・サイクルでは、リフレッシュ・サイクル
用クロックの数は充分にあるので、このような数サイク
ル程度の短期間だけ、リフレッシュ・サイクルを与えな
くても、ビデオバッファ１５のダイナミックＲＡＭをリ
フレッシュするのは可能であり、全く問題はない。
用クロックの数は充分にあるので、このような数サイク
ル程度の短期間だけ、リフレッシュ・サイクルを与えな
くても、ビデオバッファ１５のダイナミックＲＡＭをリ
フレッシュするのは可能であり、全く問題はない。
また、アップデート・サイクルでは、いくつかの画素は
アップデートされないが、次のフレームで、これらの画
素はアップデートされる。
アップデートされないが、次のフレームで、これらの画
素はアップデートされる。
したがって、ビデオミキサーとしての機能は、全く影響
を受けない。
を受けない。
このメモリ制御・リフレッシュ論理回路１６は、これら
３つのメモリサイクルを協調させ、また、メモリ制御信
号ＲＡＳ、ＣＡＳ、ＷＥを発生し、さらに、アップデー
ト・アドレス用クロックＵＤＣＫや、リフレッシュ・ア
ドレス用クロックＲＡＣＫを発生する。
３つのメモリサイクルを協調させ、また、メモリ制御信
号ＲＡＳ、ＣＡＳ、ＷＥを発生し、さらに、アップデー
ト・アドレス用クロックＵＤＣＫや、リフレッシュ・ア
ドレス用クロックＲＡＣＫを発生する。
その上、アドレス用マルチプレクサ１９に対して、アド
レス選択信号ＡＳＥＬを発生し、Ｓ−Ｐシフトレジスタ
２０に対しては、シフトクロック５ＳＣＫを、Ｐ−Ｓシ
フトレジスタ２１に対しては、シフトクロックＰＳＣＫ
を、それぞれ発生する。
レス選択信号ＡＳＥＬを発生し、Ｓ−Ｐシフトレジスタ
２０に対しては、シフトクロック５ＳＣＫを、Ｐ−Ｓシ
フトレジスタ２１に対しては、シフトクロックＰＳＣＫ
を、それぞれ発生する。
しかも、サブシステムのビデオ信号を垂直方向に繰返え
すために、変換アドレスカウンタ２７のクロックも、こ
のメモリ制御・リフレッシュ論理回路１６によって制御
される。この変換アドレスは、サブシステムのビデオデ
ータが垂直方向に繰返えされる倍数の関数の最大値Ｒｖ
（ｍａス）に従って定まる値、すなわち水平走査ライン
の合計の成る値に達するまで不変値に保たれる。
すために、変換アドレスカウンタ２７のクロックも、こ
のメモリ制御・リフレッシュ論理回路１６によって制御
される。この変換アドレスは、サブシステムのビデオデ
ータが垂直方向に繰返えされる倍数の関数の最大値Ｒｖ
（ｍａス）に従って定まる値、すなわち水平走査ライン
の合計の成る値に達するまで不変値に保たれる。
次に、混合回路２２について述べる。
この混合回路２２には、メインシステムのブランキング
信号、サブシステムの表示可能信号Ｄ−ｅｎ、モードセ
レクト信号ｍｓＯ〜ｍｓ２を受けて、それぞれに対応し
た処理を実行する論理回路が設けられている。
信号、サブシステムの表示可能信号Ｄ−ｅｎ、モードセ
レクト信号ｍｓＯ〜ｍｓ２を受けて、それぞれに対応し
た処理を実行する論理回路が設けられている。
第６図は、第２図に示した混合回路２２の機能の一例を
示す図である０図面について、ｍｓｏ〜ｍｓ２はモード
セレクト信号を示す。
示す図である０図面について、ｍｓｏ〜ｍｓ２はモード
セレクト信号を示す。
モードセレクト信号ｍｓＯ〜ｍｓ２を、この第６図のよ
うに、「０」または［１」で与えることによって、第６
図の最右列に示すなような表示状態が得られる。
うに、「０」または［１」で与えることによって、第６
図の最右列に示すなような表示状態が得られる。
サブシステムのビデオ表示と、メインシステムのビデオ
表示は、ＣＲＴディスプレイ装置の画面上で、同じ位置
になる可能がある。
表示は、ＣＲＴディスプレイ装置の画面上で、同じ位置
になる可能がある。
そこで、所望のメインシステムのビデオ表示が、サブシ
ステムのビデオ表示によって覆われないように、いわゆ
るサブシステムのウィンドウ機能が設けられている。
ステムのビデオ表示によって覆われないように、いわゆ
るサブシステムのウィンドウ機能が設けられている。
このサブシステムのウィンドウ機能は、第２図のブロッ
ク図で体、２３〜３５までの各ブロック、すなわち、走
査ラインカウンタ２３から表示制御用論理回路３５まで
の各部によって実現される。
ク図で体、２３〜３５までの各ブロック、すなわち、走
査ラインカウンタ２３から表示制御用論理回路３５まで
の各部によって実現される。
サブシステムのウィンドウ機能の特徴は、次のように極
めて柔軟性を有していることである。
めて柔軟性を有していることである。
第１に、ユーザが、ウィンドウの幅と長さを、任意に指
定できることであり、ビデオバッファ１５のどの領域で
も覆うことが可能である。
定できることであり、ビデオバッファ１５のどの領域で
も覆うことが可能である。
第２に、ウィンドウを、ＣＲＴフレームレートと同じ速
度で、ＣＲＴ画面上を垂直方向へ移動させることが可能
である。この第２の特徴によって、所望のメインシステ
ムのビデオ表示が、サブシステムのビデオ表示によって
覆われることは、充分に防止できる。
度で、ＣＲＴ画面上を垂直方向へ移動させることが可能
である。この第２の特徴によって、所望のメインシステ
ムのビデオ表示が、サブシステムのビデオ表示によって
覆われることは、充分に防止できる。
ここで、ビデオバッファ１５上の表示領域と、ＣＲＴ画
面上の表示領域との対応関係について説明する。
面上の表示領域との対応関係について説明する。
第７図は、第２図に示したビデオバッファ１５とＣＲＴ
画面との対応関係の一例を示す図である。
画面との対応関係の一例を示す図である。
図面において、ＴＬｘはビデオバッファ１５の左上のＸ
アドレス、ＴＬ７は左上のＹアドレス、ＢＲｘは右下の
Ｘアドレス、ＢＲＹは右下のＹアドレス、ＤＡｄｄはＣ
ＲＴ画面上の表示アドレスを示し、また、ａｒｅａ−Ａ
はビデオバッファ１５上の表示エリア、ａｒｅａ−Ｂは
ＣＲＴ画面上の表示エリアを示す。
アドレス、ＴＬ７は左上のＹアドレス、ＢＲｘは右下の
Ｘアドレス、ＢＲＹは右下のＹアドレス、ＤＡｄｄはＣ
ＲＴ画面上の表示アドレスを示し、また、ａｒｅａ−Ａ
はビデオバッファ１５上の表示エリア、ａｒｅａ−Ｂは
ＣＲＴ画面上の表示エリアを示す。
この第７図で、左側のビデオバッファ１５に示した表示
エリアａｒｅａ−Ａは、そのビデオデータを、例えば、
その右側に示したＣＲＴ画面上の表示エリアａｒｅａ−
Ｂにウィンドウ表示させたいエリアである。
エリアａｒｅａ−Ａは、そのビデオデータを、例えば、
その右側に示したＣＲＴ画面上の表示エリアａｒｅａ−
Ｂにウィンドウ表示させたいエリアである。
表示エリア６ｒｅａ−Ａ内のビデオデータは、ユーザが
、サブシステムのウィンドウとして、ＣＲＴ画面上の表
示エリアａｒｅａ−Ｈに表示したいデータである。
、サブシステムのウィンドウとして、ＣＲＴ画面上の表
示エリアａｒｅａ−Ｈに表示したいデータである。
このような場合、ビデオバッファ１５上の表示エリアａ
ｒｅａ−Ａを指定するために、ビデオバッファ１５の左
上のＸアドレスＴＬｘ、左上のＹアドレスＴＬＹ、右下
のＸアドレスＢ Ｒｘ 、右下のＹアドレスＢＲｙの、
計４つのアドレスが必要である。
ｒｅａ−Ａを指定するために、ビデオバッファ１５の左
上のＸアドレスＴＬｘ、左上のＹアドレスＴＬＹ、右下
のＸアドレスＢ Ｒｘ 、右下のＹアドレスＢＲｙの、
計４つのアドレスが必要である。
また、このビデオバッファ１５上の表示エリアａｒｅａ
−Ａを、ＣＡＲＴ画面上のどの表示エリアａｒｅａ−Ｂ
に表示させるか、ということを指定するために、ＣＲＴ
画面上の表示アドレスＤＡｄｄを与えることも必要であ
る。
−Ａを、ＣＡＲＴ画面上のどの表示エリアａｒｅａ−Ｂ
に表示させるか、ということを指定するために、ＣＲＴ
画面上の表示アドレスＤＡｄｄを与えることも必要であ
る。
以上の各部が、第２図のブロック図で、特に特徴的な事
項である。
項である。
次に、第２図の各部について、その全体を説明する。
サブシステム用ドツトクロック発生回路１１は、サブシ
ステムで使用するドツト（画素）クロックを発生し、サ
ブシステムのビデオデータを、このドツトクロックのク
ロック周波数で送出する。
ステムで使用するドツト（画素）クロックを発生し、サ
ブシステムのビデオデータを、このドツトクロックのク
ロック周波数で送出する。
メインシステム用ドツトクロック発生回路１２は、メイ
ンシステムで使用するドツト（画素）クロックを発生し
、メインシステムのビデオデータを、そのクロック周波
数で送出する。
ンシステムで使用するドツト（画素）クロックを発生し
、メインシステムのビデオデータを、そのクロック周波
数で送出する。
ブランキング信号発生回路１３は、メインシステムとサ
ブシステムのブランキング信号を発生する、このブラン
キング信号発生回路１３内には、カウンタとディップス
イッチが内蔵されており、オペレータがブランキング情
報をディップスイッチにセットする。
ブシステムのブランキング信号を発生する、このブラン
キング信号発生回路１３内には、カウンタとディップス
イッチが内蔵されており、オペレータがブランキング情
報をディップスイッチにセットする。
このブランキング信号発生回路１３が必要な理由は、一
般に、ＣＲＴに接続されるビデオシステムの出力には、
ビデオ信号、水平同期信号、垂直同期信号、アース電位
は含まれているが、ブランキング信号は含まれていない
からである。そこで、このブランキング信号発生回路１
３によって、これらの水平同期信号や垂直同期信号等と
同期関係を有するブランキング信号を発生させる。
般に、ＣＲＴに接続されるビデオシステムの出力には、
ビデオ信号、水平同期信号、垂直同期信号、アース電位
は含まれているが、ブランキング信号は含まれていない
からである。そこで、このブランキング信号発生回路１
３によって、これらの水平同期信号や垂直同期信号等と
同期関係を有するブランキング信号を発生させる。
同期クロック信号発生回路１４は、サブシステムのビデ
オ信号を、メインシステムのＣＲＴ上に表示させるため
に必要な同期クロック信号を発生する機能を有している
。換言すれば、サブシステムのビデオ信号の比率変更に
必要な同期クロック信号を発生する。その詳細について
は、すでに先の第４図に関連して、詳しく説明した。
オ信号を、メインシステムのＣＲＴ上に表示させるため
に必要な同期クロック信号を発生する機能を有している
。換言すれば、サブシステムのビデオ信号の比率変更に
必要な同期クロック信号を発生する。その詳細について
は、すでに先の第４図に関連して、詳しく説明した。
ビデオバッファ１５は、すでに第５図で説明したように
、メモリアレイ１５Ａと、シフトレジスタ１５Ｂとから
構成されており、マルチポート・ビデオＲＡＭが用いら
れる。
、メモリアレイ１５Ａと、シフトレジスタ１５Ｂとから
構成されており、マルチポート・ビデオＲＡＭが用いら
れる。
メモリ制御・リフレッシュ論理回路１６についても、す
でに詳しく説明した。後記のブロック１７〜２１に対し
て、各種の制御信号を出力する。
でに詳しく説明した。後記のブロック１７〜２１に対し
て、各種の制御信号を出力する。
すなわち、３つのメモリサイクルを協調させるとともに
、メモリ制御信号ＲＡＳ、ＣＡＳ、ＷＥを発生し、アッ
プデート・アドレス用クロックＵＤＣＫや、リフレッシ
ュ・アドレス用クロックＲＡＣＫを発生する。
、メモリ制御信号ＲＡＳ、ＣＡＳ、ＷＥを発生し、アッ
プデート・アドレス用クロックＵＤＣＫや、リフレッシ
ュ・アドレス用クロックＲＡＣＫを発生する。
また、アドレス用マルチプレクサ１９に対して、アドレ
ス選択信号ＡＳＥＬを発生し、Ｓ−Ｐシフトレジスタ２
０とＰ−Ｓシフトレジスタ２１に対して、それぞれシフ
トクロック５ＳＣＫ、ＰＳＣＫを、それぞれ発生する。
ス選択信号ＡＳＥＬを発生し、Ｓ−Ｐシフトレジスタ２
０とＰ−Ｓシフトレジスタ２１に対して、それぞれシフ
トクロック５ＳＣＫ、ＰＳＣＫを、それぞれ発生する。
さらに、変換アドレスカウンタのクロックも制御する。
アップデート・アドレス発生回路１７は、サブシステム
のビデオデータが格納されているアドレスを発生する。
のビデオデータが格納されているアドレスを発生する。
リフレッシュ・アドレス発生回路１８は、ダイナミック
ＲＡＭからなるビデオバッファ１５をリフレッシュする
ために、リフレッシュ用のアドレスを発生する。
ＲＡＭからなるビデオバッファ１５をリフレッシュする
ために、リフレッシュ用のアドレスを発生する。
アドレス用マルチプレクサ１９は、メモリサイクルに対
応して、アップデート・アドレス、リフレッシュ用アド
レス、変換アドレスの内から、その１個のアドレスを選
択する。
応して、アップデート・アドレス、リフレッシュ用アド
レス、変換アドレスの内から、その１個のアドレスを選
択する。
Ｓ−Ｐシフトレジスタ２０は、Ｓ／Ｐ （シリアル−パ
ラレル）変換器である。
ラレル）変換器である。
正常状態では、サブシステムのビデオデータの画素クロ
ック周波数は、ビデオバッファ１５のメモリアレイ１５
Ａのアクセスタイムより速い。このサブシステムの高速
のビデオデータを一旦記憶するために、このＳ／Ｐ変換
器で、低速のパラレルのビデオデータに変換し、これら
パラレルのビデオデータを、シリアル配列されたメモリ
アレイ１５Ａへ分散させて記憶させる。
ック周波数は、ビデオバッファ１５のメモリアレイ１５
Ａのアクセスタイムより速い。このサブシステムの高速
のビデオデータを一旦記憶するために、このＳ／Ｐ変換
器で、低速のパラレルのビデオデータに変換し、これら
パラレルのビデオデータを、シリアル配列されたメモリ
アレイ１５Ａへ分散させて記憶させる。
その結果、画素クロック周波数が低下され、ビデオバッ
ファ１５内のメモリアレイ１５Ａでは、アクセスタイム
の必要条件が満足されることになる。
ファ１５内のメモリアレイ１５Ａでは、アクセスタイム
の必要条件が満足されることになる。
正常状態では、サブシステムのビデオデータの画素クロ
ック周波数は、ビデオバッファ１５のメモリアレイ１５
Ａのアクセスタイムより速い、このサブシステムの高速
のビデオデータを一旦記憶するために、このＳ／Ｐ変換
器で、低速のパラレルのビデオデータに変換し、これら
パラレルのビデオデータを、シリアル配列されたメモリ
アレイ１５Ａへ分散させて記憶させる。
ック周波数は、ビデオバッファ１５のメモリアレイ１５
Ａのアクセスタイムより速い、このサブシステムの高速
のビデオデータを一旦記憶するために、このＳ／Ｐ変換
器で、低速のパラレルのビデオデータに変換し、これら
パラレルのビデオデータを、シリアル配列されたメモリ
アレイ１５Ａへ分散させて記憶させる。
その結果、画素クロック周波数が低下され、ビデオバッ
ファ１５内のメモリアレイ１５Ａでは、アクセスタイム
の必要条件が満足されることになる。
ファ１５内のメモリアレイ１５Ａでは、アクセスタイム
の必要条件が満足されることになる。
Ｐ−Ｓシフトレジスタ２１は、Ｐ／Ｓ変換器である。シ
リアルのビデオ信号は、先のＳ−Ｐシフトレジスタ２０
によって、パラレルのビデオデータに変換され、シリア
ル配列されたメモリアレイ１５Ａへ分散的に記憶されて
いるので、このｐ −Ｓシフトレジスタ２１によって、
シリアル配列されたシフトレジスタ１５Ｂから画素デー
タを取出し、メインシステムのＣＲＴディスプレイ装置
へ送出する前に、シリアルのビデオ信号に変換する。
リアルのビデオ信号は、先のＳ−Ｐシフトレジスタ２０
によって、パラレルのビデオデータに変換され、シリア
ル配列されたメモリアレイ１５Ａへ分散的に記憶されて
いるので、このｐ −Ｓシフトレジスタ２１によって、
シリアル配列されたシフトレジスタ１５Ｂから画素デー
タを取出し、メインシステムのＣＲＴディスプレイ装置
へ送出する前に、シリアルのビデオ信号に変換する。
混合回路２２についても、すでに述べた。すなわち、メ
インシステムのビデオ信号とサブシステムのビデオ信号
とを、指定された状態、換言すれば、選択あるいは組合
せに応じて、ＣＲＴ画面上に表示させるように機能する
。
インシステムのビデオ信号とサブシステムのビデオ信号
とを、指定された状態、換言すれば、選択あるいは組合
せに応じて、ＣＲＴ画面上に表示させるように機能する
。
走査ラインカウンタ２３は、メインシステムの表示可能
期間中、ＣＲＴ画面の走査ラインの数をカウントする。
期間中、ＣＲＴ画面の走査ラインの数をカウントする。
画面アドレスラッチ回路２４は、表示したいサブシステ
ムのビデオデータが記憶された領域、すなわち、ウィン
ドウのスタートアドレスを記憶する。このウィンドウは
、垂直方向へ任意に移動させることができる。
ムのビデオデータが記憶された領域、すなわち、ウィン
ドウのスタートアドレスを記憶する。このウィンドウは
、垂直方向へ任意に移動させることができる。
第１の比較器２５は、走査ラインカウンタ２３の出力ア
ドレスを、画面アドレスラッチ回路２４にラッチされた
画面の表示アドレスと比較する。
ドレスを、画面アドレスラッチ回路２４にラッチされた
画面の表示アドレスと比較する。
もし、面アドレスが一致すると、第１の比較器２５は、
変換アドレスカウンタ制御論理回路２６へ一致信号を送
出して、変換アドレスカウンタ２７のカウント動作を開
始させる。この場合に、変換アドレスカウンタ２７へは
、左上のＹレジスタ２９にセットされた内容が与えられ
ており、この値から、カウント動作を開始する。
変換アドレスカウンタ制御論理回路２６へ一致信号を送
出して、変換アドレスカウンタ２７のカウント動作を開
始させる。この場合に、変換アドレスカウンタ２７へは
、左上のＹレジスタ２９にセットされた内容が与えられ
ており、この値から、カウント動作を開始する。
変換アドレスカウンタ制御論理回路２６は、第１の比較
器２５と第２の比較器２８の出力によって、サブシステ
ムの垂直方向のビデオ表示を可能にする垂直表示可能信
号ＶＤ−ｅｎを発生し、表示制御用論理回路３５へ出力
する。
器２５と第２の比較器２８の出力によって、サブシステ
ムの垂直方向のビデオ表示を可能にする垂直表示可能信
号ＶＤ−ｅｎを発生し、表示制御用論理回路３５へ出力
する。
この垂直表示可能信号ＶＤ−ｅｎの発生期間中、変換ア
ドレスカウンタ制御論理回路２６は、メインシステムの
ブランキング信号によって制御され、変換アドレスカウ
ンタ２７ヘクロツク信号を出力する。
ドレスカウンタ制御論理回路２６は、メインシステムの
ブランキング信号によって制御され、変換アドレスカウ
ンタ２７ヘクロツク信号を出力する。
変換アドレスカウンタ２７は、ビデオバッファ１５であ
るダイナミックＲＡＭのロウ・アドレスをカウントする
。このロウ・アドレスによって指示されたビデオデータ
は、マルチポート・ビデオＲＡＭのシフトレジスタ１５
Ｂへ送出される。
るダイナミックＲＡＭのロウ・アドレスをカウントする
。このロウ・アドレスによって指示されたビデオデータ
は、マルチポート・ビデオＲＡＭのシフトレジスタ１５
Ｂへ送出される。
第２の比較器２８は、変換アドレスカウンタ２７の出力
と、右下のＹレジスタ３０にセットされた内容とが与え
られている。
と、右下のＹレジスタ３０にセットされた内容とが与え
られている。
両方の出力が一致すると、第２の比較器２８は、変換ア
ドレスカウンタ制御論理回路２６へ一致信号を出力して
、変換アドレスカウンタ２７のカウント動作を停止させ
る。
ドレスカウンタ制御論理回路２６へ一致信号を出力して
、変換アドレスカウンタ２７のカウント動作を停止させ
る。
左上のＹレジスタ２９は、ビデオバッファ１５のＹアド
レス、すなわち、ユーザが設定した領域の左上端のアド
レスを記憶する。この左上のＹレジスタ２９には、第７
図のビデオバッファ１５上では、左上端のＹアドレスＴ
ＬＹが記憶されることになる。
レス、すなわち、ユーザが設定した領域の左上端のアド
レスを記憶する。この左上のＹレジスタ２９には、第７
図のビデオバッファ１５上では、左上端のＹアドレスＴ
ＬＹが記憶されることになる。
右下のＹレジスタ３０は、Ｙアドレス、すなわち、ビデ
オバッファ１５上のユーザが設定した領域の右下端のア
ドレスを記憶する。この右下のＹレジスタ３０には、第
７図では、右下のＹアドレスＢＲｙが記憶される。
オバッファ１５上のユーザが設定した領域の右下端のア
ドレスを記憶する。この右下のＹレジスタ３０には、第
７図では、右下のＹアドレスＢＲｙが記憶される。
左上のＸレジスタ３１には、同じく、第７図のビデオバ
ッファ１５の左上のＸアドレスＴＬｘが記憶される。
ッファ１５の左上のＸアドレスＴＬｘが記憶される。
右下のＸレジスタ３２には、ビデオバッファ１５の右下
のＸアドレスＢＲｘが記憶される。
のＸアドレスＢＲｘが記憶される。
画素カウンタ３３は、メインシステムの表示可能期間中
、画素の数をカウントし、その出力を、比較・制御用論
理回路３４へ送出する。
、画素の数をカウントし、その出力を、比較・制御用論
理回路３４へ送出する。
比較・制御用論理回路３４は、最初に、画素カウンタ３
３の出力と左上のＸレジスタ３１の出力とを比較し、そ
の後に１画素カウンタ３３の出力と右下のＸレジスタ３
２の出力とを比較する。
３の出力と左上のＸレジスタ３１の出力とを比較し、そ
の後に１画素カウンタ３３の出力と右下のＸレジスタ３
２の出力とを比較する。
このような各出力を比較し、その比較結果によって、こ
の比較・制御用論理回路３４は、水平表示可能信号ＨＤ
−ｅｎを発生させる。この水平表示可能信号ＨＤ−ｅ
ｎの発生期間中は、水平方向におけるサブシステムのビ
デオ表示が可能である。
の比較・制御用論理回路３４は、水平表示可能信号ＨＤ
−ｅｎを発生させる。この水平表示可能信号ＨＤ−ｅ
ｎの発生期間中は、水平方向におけるサブシステムのビ
デオ表示が可能である。
また、この比較・制御用論理回路３４へは、左上のＸレ
ジスタ３１を制御するイネーブル信号ＴＬｘ−ｅｎと、
右下のＸレジスタ３２を制御するイネーブル信号Ｂ Ｒ
ｘ−ａｎとを発生させるために、メインシステムのブラ
ンキング信号発生回路１３の出力が与えられている。そ
して、これらのイネーブル信号ＴＬｘ−ｅｎと、イネー
ブル信号ＢＲｘ−ｅｎは、同時に、イネーブル状態の信
号を出力する。
ジスタ３１を制御するイネーブル信号ＴＬｘ−ｅｎと、
右下のＸレジスタ３２を制御するイネーブル信号Ｂ Ｒ
ｘ−ａｎとを発生させるために、メインシステムのブラ
ンキング信号発生回路１３の出力が与えられている。そ
して、これらのイネーブル信号ＴＬｘ−ｅｎと、イネー
ブル信号ＢＲｘ−ｅｎは、同時に、イネーブル状態の信
号を出力する。
表示制御用論理回路３５は、水平表示可能信号ＨＤ−ｅ
ｎと垂直表示可能信号ＶＤ−ｅｎとによって、表示可能
信号Ｄ ｉｓ −ｅｎを発生する。
ｎと垂直表示可能信号ＶＤ−ｅｎとによって、表示可能
信号Ｄ ｉｓ −ｅｎを発生する。
そのために、この表示制御用論理回路３５には、比較・
制御用論理回路３４から水平表示可能信号ＨＤ−ｅｎが
、また、変換アドレスカウンタ制御論理回路２６から垂
直表示可能信号ＶＤ−ｅｎが、それぞれ入力されている
。
制御用論理回路３４から水平表示可能信号ＨＤ−ｅｎが
、また、変換アドレスカウンタ制御論理回路２６から垂
直表示可能信号ＶＤ−ｅｎが、それぞれ入力されている
。
表示可能信号Ｄ ｉｓ −ａｎの発生期間中は、サブシ
ステムのビデオ信号の表示が可能であり、その他の期間
中は、表示されない。
ステムのビデオ信号の表示が可能であり、その他の期間
中は、表示されない。
以上に詳細に説明したとおり、この発明の表示制御装置
では、固有の周波数の同期信号で制御される１個のＣＲ
Ｔディスプレイ装置と、該ＣＲＴディスプレイ装置と同
じ周波数の画素クロックや同期信号等で制御される第１
のビデオ情報源と、それぞれ固有の周波数の画素クロッ
クや同期信号等で制御される第２のビデオ情報源（群）
として、ビデオデータが格納された複数個のディジタル
のビデオ情報源とを具備する表示システムにおいて、前
記第２のビデオ情報源（群）に接続されて該ビデオ情報
源からのビデオデータを記憶するデュアルポートのビデ
オバッファと、前記ＣＲＴディスプレイ装置の同期信号
と選−択された前記第２のビデオ情報源（群）に対応し
て最適な周波数の画素クロックや同期信号等を発生する
同期クロック発生手段と、前記ビデオバッファから出力
されるビデオ信号と、前記第１のビデオ情報源からのビ
デオ信号とを合成するビデオ信号合成手段とで構成して
いる。
では、固有の周波数の同期信号で制御される１個のＣＲ
Ｔディスプレイ装置と、該ＣＲＴディスプレイ装置と同
じ周波数の画素クロックや同期信号等で制御される第１
のビデオ情報源と、それぞれ固有の周波数の画素クロッ
クや同期信号等で制御される第２のビデオ情報源（群）
として、ビデオデータが格納された複数個のディジタル
のビデオ情報源とを具備する表示システムにおいて、前
記第２のビデオ情報源（群）に接続されて該ビデオ情報
源からのビデオデータを記憶するデュアルポートのビデ
オバッファと、前記ＣＲＴディスプレイ装置の同期信号
と選−択された前記第２のビデオ情報源（群）に対応し
て最適な周波数の画素クロックや同期信号等を発生する
同期クロック発生手段と、前記ビデオバッファから出力
されるビデオ信号と、前記第１のビデオ情報源からのビ
デオ信号とを合成するビデオ信号合成手段とで構成して
いる。
１の ・
以上のような構成によって、この発明の表示制御装置は
、それぞれ２つの異なるビデオ情報源からのビデオ信号
を合成して、専用のイメージ表示システムのビデオ信号
を発生する。
、それぞれ２つの異なるビデオ情報源からのビデオ信号
を合成して、専用のイメージ表示システムのビデオ信号
を発生する。
ここで、第１のシステムは、何種類かのテキストモード
とグラフィックモードとを有しており、テキストモード
の最大の解像度が、７２０Ｘ３５０ （ドツト）で、グ
ラフィックモードの最大の解像度は、６４０Ｘ３５０
（ドツト）であるとする。
とグラフィックモードとを有しており、テキストモード
の最大の解像度が、７２０Ｘ３５０ （ドツト）で、グ
ラフィックモードの最大の解像度は、６４０Ｘ３５０
（ドツト）であるとする。
そして、−次側に赤、緑、青、二次側に赤、緑。
青、の計６つの駆動ビデオ信号が存在しており、第１と
第２のシステムが直接接続されるものとする。
第２のシステムが直接接続されるものとする。
また、ビデオバッファのメモリサイズは、６ビツトプレ
ーンで構成され、かつ、各プレーンは、７６８Ｘ５１２
（ビット）構成であるとする。
ーンで構成され、かつ、各プレーンは、７６８Ｘ５１２
（ビット）構成であるとする。
さらに、イメージ表示システムの同期信号は、次のとお
りとする。
りとする。
水平走査周波数 ＝５２．４５ＫＨｚ
垂直走査周波数 ＝７１．８６１１ｚ
ビデオのバンド幅＝ １００ＭＨｚ
解 像 度 ＝１２８０Ｘ１２８０ （インター
レース）このような同期信号を用いて、ビデオバッファ
１５に記憶され第１のビデオデータを表示するために、
同期クロック信号発生回路１４が設けられている。
レース）このような同期信号を用いて、ビデオバッファ
１５に記憶され第１のビデオデータを表示するために、
同期クロック信号発生回路１４が設けられている。
第８図は、イメージ表示システムにおける水平走査のタ
イムチャートである。
イムチャートである。
このイメージ表示システムの水平同期信号によって、第
１のシステムが同期されたとき、ビデオバッファ１５の
クロック周波数は、任意に選択することができる。
１のシステムが同期されたとき、ビデオバッファ１５の
クロック周波数は、任意に選択することができる。
しかし、イメージ表示システムの表示画面にできるだけ
大きく表示し、かつ、第１のシステムのテキスト画像と
グラフィック画像を可能な限り忠実に再現するためには
、画素クロックの周波数は、次のように選択する必要が
ある。
大きく表示し、かつ、第１のシステムのテキスト画像と
グラフィック画像を可能な限り忠実に再現するためには
、画素クロックの周波数は、次のように選択する必要が
ある。
表示画面の横と縦の比は、それぞれ、第１のシステムが
４：３で、イメージ表示システムは１：１であるから、 （Ｓｘ／５ｙ）Ｘ （Ｍｙ／Ｍｘ）＝ （４／３）Ｘ
（１／１）＝４７３ となる。
４：３で、イメージ表示システムは１：１であるから、 （Ｓｘ／５ｙ）Ｘ （Ｍｙ／Ｍｘ）＝ （４／３）Ｘ
（１／１）＝４７３ となる。
したがって、先の式（ａ）と（ｂ）は、下記のように単
純化される。
純化される。
（ａ）’ Ｐｖ ＝ Ｒｖ Ｘ （ＳＶ／ＭＶ） Ｘ
１００（ｂ）’ Ｐｈ ＝ＰＶ Ｘ （４／３）この第
１のシステムは、グラフィックモードの最大の解像度が
、６４０ｘ３５０ （ドツト）であり、テキストモード
の最大の解像度は、７２０Ｘ３５０（ドツト）であるか
ら、Ｒｖ（ｗａｘ） ＝ ２であり、 Ｐｖ＝ ２Ｘ （２５０／１２８０）Ｘ１００＝ ５４
．６８７５ （％） Ｐｈ＝ ５４．６８７５ Ｃ％）Ｘ（４／３）＝ ７２
．９１７ ＜％） また、第１のシステムの水平走査ラインの表示可能信号
Ｄ ｉｓ −ｅｎは、 （Ｄｉｓ−ａｎ） ＝ １４．６６５ （ｕｓ） Ｘ７
２．９１７ （％）＝ １０．６９３ （μ５） ６４０Ｘ３５０モードの画素クロックＰＣＫは、ＰＣＫ
（６４０Ｘ３５０）＝ １０．６９３ （ｕｓ）
／６４０＝ １６．７１ （ｎｓ） ”＝ ５９．８５１ＭＨｚ ７２０Ｘ３５０モードの画素クロックＰＣＫは、ＰＣＫ
（７２０Ｘ３５０）＝ １０． ６９３ （ｕｓ）
／７２０＝ １４．８５ （ｎｓ） 押６７．３３２ＭＨｚ となる。
１００（ｂ）’ Ｐｈ ＝ＰＶ Ｘ （４／３）この第
１のシステムは、グラフィックモードの最大の解像度が
、６４０ｘ３５０ （ドツト）であり、テキストモード
の最大の解像度は、７２０Ｘ３５０（ドツト）であるか
ら、Ｒｖ（ｗａｘ） ＝ ２であり、 Ｐｖ＝ ２Ｘ （２５０／１２８０）Ｘ１００＝ ５４
．６８７５ （％） Ｐｈ＝ ５４．６８７５ Ｃ％）Ｘ（４／３）＝ ７２
．９１７ ＜％） また、第１のシステムの水平走査ラインの表示可能信号
Ｄ ｉｓ −ｅｎは、 （Ｄｉｓ−ａｎ） ＝ １４．６６５ （ｕｓ） Ｘ７
２．９１７ （％）＝ １０．６９３ （μ５） ６４０Ｘ３５０モードの画素クロックＰＣＫは、ＰＣＫ
（６４０Ｘ３５０）＝ １０．６９３ （ｕｓ）
／６４０＝ １６．７１ （ｎｓ） ”＝ ５９．８５１ＭＨｚ ７２０Ｘ３５０モードの画素クロックＰＣＫは、ＰＣＫ
（７２０Ｘ３５０）＝ １０． ６９３ （ｕｓ）
／７２０＝ １４．８５ （ｎｓ） 押６７．３３２ＭＨｚ となる。
同様に、この第１のシステムのグラフィックモードの最
大の解像度が、６４０Ｘ２００ （ドツト）であり、テ
キストモードの最大の解像度は、３２０ｘ２００ （ド
ツト）であるから、Ｒｖ（＋ｍａｘ） ＝ ４であり、 Ｐｖ＝ ４ｘ （２００／１２８０）Ｘ１００＝ ６２
．５ （％） Ｐｈ＝ ６２．５ （％’Ｉ Ｘ （４／３）＝ ８
３．３３３ （％） また、第１のシステムの水平走査ラインの表示可能信号
Ｄ ｉｓ −ｏｎは、 （Ｄｉｓ−ｅｎ） ＝ １４．６６５ （ｕｓ） Ｘ８
３．３３３ （％）＝ １２，２２１ （μ５） ６４０Ｘ２００モードの画素クロックＰＣＫは、ＰＣＫ
（６４０Ｘ２００）＝ １２．２２１ （ｕｓ）
／６４０＝ １９．１ （ｎｓ） 押 ５２．３７ＭＨｚ ３２０Ｘ２００モードの画素クロックＰＣＫは、ＰＣＫ
（３２０Ｘ２００）＝ ＰＣＫ（６４０Ｘ２００）Ｘ
（１／２）となる。
大の解像度が、６４０Ｘ２００ （ドツト）であり、テ
キストモードの最大の解像度は、３２０ｘ２００ （ド
ツト）であるから、Ｒｖ（＋ｍａｘ） ＝ ４であり、 Ｐｖ＝ ４ｘ （２００／１２８０）Ｘ１００＝ ６２
．５ （％） Ｐｈ＝ ６２．５ （％’Ｉ Ｘ （４／３）＝ ８
３．３３３ （％） また、第１のシステムの水平走査ラインの表示可能信号
Ｄ ｉｓ −ｏｎは、 （Ｄｉｓ−ｅｎ） ＝ １４．６６５ （ｕｓ） Ｘ８
３．３３３ （％）＝ １２，２２１ （μ５） ６４０Ｘ２００モードの画素クロックＰＣＫは、ＰＣＫ
（６４０Ｘ２００）＝ １２．２２１ （ｕｓ）
／６４０＝ １９．１ （ｎｓ） 押 ５２．３７ＭＨｚ ３２０Ｘ２００モードの画素クロックＰＣＫは、ＰＣＫ
（３２０Ｘ２００）＝ ＰＣＫ（６４０Ｘ２００）Ｘ
（１／２）となる。
同期クロック信号発生回路１４は、４つの画素クロック
ＰＣＫ （１６，７１ｎｓ、１４．８５ｎ８、ｔ９．Ｉ
ｎｓ、 ３ｇ、２ｎｓ）を、同時に発生する。この第１
のシステムには、どのモードが実行されているかを検出
する回路が設けられており、これら４つの画素クロック
ＰＣＫから、その内の１つの画素クロックＰＣＫを自動
的に選択する。
ＰＣＫ （１６，７１ｎｓ、１４．８５ｎ８、ｔ９．Ｉ
ｎｓ、 ３ｇ、２ｎｓ）を、同時に発生する。この第１
のシステムには、どのモードが実行されているかを検出
する回路が設けられており、これら４つの画素クロック
ＰＣＫから、その内の１つの画素クロックＰＣＫを自動
的に選択する。
２の ・
この発明の表示制御装置は、少なくとも２個の独立した
ＣＲＴビデオ信号を受信する場合にも、同様に実施する
ことができる。
ＣＲＴビデオ信号を受信する場合にも、同様に実施する
ことができる。
先の第２図のブロック図では、１つのサブシステムと１
つのメインシステムのビデオ情報を合成する場合につい
て説明した。
つのメインシステムのビデオ情報を合成する場合につい
て説明した。
サブシステムが２つ以上ある場合には、この第２図に示
した全ブロックを、サブシステムと同じ数だけ設けるこ
とになる。
した全ブロックを、サブシステムと同じ数だけ設けるこ
とになる。
第９図は、この発明の表示制御装置の要部構成について
、接続されるサブシステムが２つ以上ある場合における
一実施例を示す゛機能ブロック図である。図面における
符号は第２図と同様であり、また、４０ａと４Ｏｎは表
示制御部を示す。
、接続されるサブシステムが２つ以上ある場合における
一実施例を示す゛機能ブロック図である。図面における
符号は第２図と同様であり、また、４０ａと４Ｏｎは表
示制御部を示す。
この第９図に示すように、接続されるサブシステムが２
つ以上ある場合には、その数だけ、表示制御部４０ａ、
４０ｎを設ければよい。なお、各表示制御部４０ａ、４
０ｎは、第２図に示したようなビデオバッファ、および
その周辺回路から構成されている。
つ以上ある場合には、その数だけ、表示制御部４０ａ、
４０ｎを設ければよい。なお、各表示制御部４０ａ、４
０ｎは、第２図に示したようなビデオバッファ、および
その周辺回路から構成されている。
第３の具体的実施例
この発明の表示制御装置は、先の第２図で説明したよう
なモノクロのビデオ信号でけでなく、その他のビデオ信
号の場合にも、同様に実施可能である。
なモノクロのビデオ信号でけでなく、その他のビデオ信
号の場合にも、同様に実施可能である。
例えば、入力されるビデオ信号は、合成アナログ信号や
、同期信号と分離されたアナログ信号等でもよい。
、同期信号と分離されたアナログ信号等でもよい。
これらの場合には、第２図のブロック図に、他のブロッ
クを付加するだけでよい。
クを付加するだけでよい。
第１０図は、この発明の表示制御装置において、２個の
システムを合成する場合の水平走査方向における信号の
一例を示すタイムチャートである。
システムを合成する場合の水平走査方向における信号の
一例を示すタイムチャートである。
この第１０図に示すように、イメンシステムとサブシス
テムとは、そのＣＲＴディスプレイの表示時間とブラン
キング時間とが異なっている。
テムとは、そのＣＲＴディスプレイの表示時間とブラン
キング時間とが異なっている。
そのため、画素クロック信号の周波数も、異なっている
。
。
この発明の表示制御装置によれば、このような２つのイ
メージ表示システムでも、同一の画面上に合成して表示
することができる。
メージ表示システムでも、同一の画面上に合成して表示
することができる。
第１１図は、同期信号を有する合成アナログ信号が入力
される場合について、この発明の表示制御装置における
要部構成の一実施例を示す機能ブロック図である。図面
において、４１ａ〜４１ｃは、それぞれｎビット構成の
Ａ／Ｄコンバータ、４２は同期分離回路を示す。
される場合について、この発明の表示制御装置における
要部構成の一実施例を示す機能ブロック図である。図面
において、４１ａ〜４１ｃは、それぞれｎビット構成の
Ａ／Ｄコンバータ、４２は同期分離回路を示す。
カラー用ＣＲＴへ合成アナログのビデオ信号が入力され
る場合には、３つの信号ラインが必要であり、この第１
１図のように構成される。
る場合には、３つの信号ラインが必要であり、この第１
１図のように構成される。
そして、各信号ラインには、アナログ赤色のビデオ信号
と、同期信号を有するアナログ緑色のビデオ信号、およ
びアナログ青色のビデオ信号、がそれぞれ入力される。
と、同期信号を有するアナログ緑色のビデオ信号、およ
びアナログ青色のビデオ信号、がそれぞれ入力される。
ｎビット構成のＡ／Ｄコンバータ４１ａ〜４１Ｃは、ア
ナログのビデオ信号を数ビットのディジタルのビデオ信
号に変換するが、このようにして変換されたディジタル
の各ビデオ信号は、先の第２図のビデオ信号と同じであ
り、その後の処理も同様に実行される。
ナログのビデオ信号を数ビットのディジタルのビデオ信
号に変換するが、このようにして変換されたディジタル
の各ビデオ信号は、先の第２図のビデオ信号と同じであ
り、その後の処理も同様に実行される。
また、同期分離回路４２は、アナログ緑色のビデオ信号
から、水平同期信号と垂直同期信号を分離する。
から、水平同期信号と垂直同期信号を分離する。
先の第２図のブロック図へ、この第１１図のブロックと
、ディジタルのビデオ信号と同じ個数のシフトレジスタ
およびビデオバッファを付加することによって、ビデオ
ミキサーは、合成アナログのビデオ信号を受信すること
が可能となる。
、ディジタルのビデオ信号と同じ個数のシフトレジスタ
およびビデオバッファを付加することによって、ビデオ
ミキサーは、合成アナログのビデオ信号を受信すること
が可能となる。
なお、モノクロ用ＣＲＴへ合成アナログのビデオ信号を
入力する場合は、同期信号を有するアナログ緑色のビデ
オ信号用のブロックだけが必要である、という点を除け
ば、このカラー用ＣＲＴへ合成アナログのビデオ信号を
入力する場合と同様である。
入力する場合は、同期信号を有するアナログ緑色のビデ
オ信号用のブロックだけが必要である、という点を除け
ば、このカラー用ＣＲＴへ合成アナログのビデオ信号を
入力する場合と同様である。
次に、カラー用ＣＲ″Ｉ′あるいはモノクロ用ＣＲＴへ
、同期信号が分離されたアナログのビデオ信号が入力さ
れる場合について述べる。
、同期信号が分離されたアナログのビデオ信号が入力さ
れる場合について述べる。
この場合には、同期信号が分離されて入力される点が、
先に説明した、同期信号を有するアナログ緑色のビデオ
信号が入力される場合と異なるだけである。
先に説明した、同期信号を有するアナログ緑色のビデオ
信号が入力される場合と異なるだけである。
第１２図は、同期信号が分離された合成アナログ信号が
入力される場合について、この発明の表示制御装置にお
ける要部構成の一実施例を示す機能ブロック図である。
入力される場合について、この発明の表示制御装置にお
ける要部構成の一実施例を示す機能ブロック図である。
図面における符号は、第１１図と同様である。
この第１２図のブロック図は、カラー用ＣＲＴの場合で
あり、同期信号の入力ラインが別個に設けられている点
を除けば、基本的には、先の第１１図と同様である。
あり、同期信号の入力ラインが別個に設けられている点
を除けば、基本的には、先の第１１図と同様である。
最後に、カラー用ＣＲＴのビデオ信号が分離されている
場合について説明する。
場合について説明する。
この場合には、カラー用ＣＲＴへの３つの色信号（赤、
緑、青）に対して、それぞれ１本の信号ラインを与える
ことができる。
緑、青）に対して、それぞれ１本の信号ラインを与える
ことができる。
したがって、この場合には、先の第２図のブロック図へ
、カラービデオの信号ラインと同数のシフトレジスタお
よびビデオバッファを付加すればよい。
、カラービデオの信号ラインと同数のシフトレジスタお
よびビデオバッファを付加すればよい。
来−−ユ果
この発明の表示制御装置によれば、第１の効果として、
低価格化が実現されることである。
低価格化が実現されることである。
少なくとも２個のＣＲＴビデオ情報源の信号を１個のＣ
ＲＴディスプレイ装置に表示できるので、ＣＲＴディス
プレイ装置が１個だけで済む。表示制御装置のコストは
、ＣＲＴディスプレイ装置のコストに比較して低いので
、全体として低価格となる。
ＲＴディスプレイ装置に表示できるので、ＣＲＴディス
プレイ装置が１個だけで済む。表示制御装置のコストは
、ＣＲＴディスプレイ装置のコストに比較して低いので
、全体として低価格となる。
第２の効果として、オペレータの操作性が向上される。
１つのシステムが２個のＣＲＴビデオ情報源を有してい
る場合に、この発明の表示制御装置を使用しなければ、
オペレータは、２個のＣＲＴディスプレイ装置を操作し
なければならない、このように、２個のＣＲＴディスプ
レイ装置を操作する場合は、オペレータの負担が増加す
るので、操作能率が低下するが、この発明の表示制御装
置を使用すれば、１個のＣＲＴディスプレイ装置に表示
できるから、このような不都合がない。
る場合に、この発明の表示制御装置を使用しなければ、
オペレータは、２個のＣＲＴディスプレイ装置を操作し
なければならない、このように、２個のＣＲＴディスプ
レイ装置を操作する場合は、オペレータの負担が増加す
るので、操作能率が低下するが、この発明の表示制御装
置を使用すれば、１個のＣＲＴディスプレイ装置に表示
できるから、このような不都合がない。
第３の効果として、情報源を有効に利用することができ
る。
る。
一般に、メインシステムで、他のサブシステムと接続し
て、それらの情報を互いに利用し合いたい、という必要
が生じることがある。例えば、成るメーカーでは、パー
ソナル・コンピュータシステム用の多くの情報源をパッ
ケージとして販売しているが、もし、イメンシステム専
用のイメージ表示装置が、これらのパッケージされた情
報源を使用する必要が生じたときは、そのサブシステム
でビデオ信号を発生させて、イメンシステム専用のイメ
ージ表示装置へ送出することにより、そのイメージ画面
上に表示して可視情報として利用することが可能となる
。したがって、ユーザーは、別個に処理され、それぞれ
独立した情報でも、互に関連を有する情報源として利用
することができる。
て、それらの情報を互いに利用し合いたい、という必要
が生じることがある。例えば、成るメーカーでは、パー
ソナル・コンピュータシステム用の多くの情報源をパッ
ケージとして販売しているが、もし、イメンシステム専
用のイメージ表示装置が、これらのパッケージされた情
報源を使用する必要が生じたときは、そのサブシステム
でビデオ信号を発生させて、イメンシステム専用のイメ
ージ表示装置へ送出することにより、そのイメージ画面
上に表示して可視情報として利用することが可能となる
。したがって、ユーザーは、別個に処理され、それぞれ
独立した情報でも、互に関連を有する情報源として利用
することができる。
このように、この発明の表示制御装置を使用すれば、イ
メージ表示システムの低コスト化、操作性の向上、他の
表示システムとの独立規格の併用 。
メージ表示システムの低コスト化、操作性の向上、他の
表示システムとの独立規格の併用 。
可能によるビデオ情報源の有効利用、等の多くの優れた
効果が奏せられる。
効果が奏せられる。
第１図は、この発明の表示制御装置の一実施例について
、その要部構成を示す機能ブロック図、第２図は、第１
図に示したこの発明の表示制御装置の要部について、そ
の詳細な構成の一実施例を示す機能ブロック図、 第３図は、第２図に示した同期クロック信号発生回路１
４について、その−例を示す機能ブロック図、 第４図は、この発明の表示制御装置で使用されるビデオ
バッファ１５の詳細な構成を示す図、第５図は、第４図
に示したビデオバッファ１５における３つのサイクルの
関係の一例を示すタイムチャート、 第６図は、第２図に示した混合回路２２の機能の一例を
示す図、 第７図は、第２図に示したビデオバッファ１５とＣＲＴ
画面との対応関係の一例を示す図、第８図は、イメージ
表示システムにおける水平走査のタイムチャート、 第９図は、この発明の表示制御装置の要部構成について
、接続されるサブシステムが２つ以上ある場合における
一実施例を示す機能ブロック図、第１０図は、この発明
の表示制御装置において、２個のシステムを合成する場
合の水平走査方向における信号の一例を示すタイムチャ
ート、第１１図は、同期信号を有する合成アナログ信号
が入力される場合について、この発明の表示制御装置に
おける要部構成の一実施例を示す機能ブロック図、 第１２図は、同期信号が分離された合成アナログ信号が
入力される場合について、この発明の表示制御装置にお
ける要部構成の一実施例を示す機能ブロック図、 第１３図は、従来から使用されているイメージ表示シス
テムの一例を示す機能ブロック図、第１４図は、従来の
第１の方式を実施する表示システムについて、その要部
構成を示す機能ブロック図、 第１５図は、同じ〈従来の第２の方式を実施する表示シ
ステムについて、その要部構成を示す機能ブロック図、 第１６図は、複数のイメージ表示システムで使用される
ビデオ情報源のデータを、１個のディジタルＣＲＴディ
スプレイ装置へ表示する場合において、ディジタルＣＲ
Ｔディスプレイ装置とビデオミキサーとの同期信号等の
関係を示す図。 図面において、１１はサブシステム用ドツトクロック発
生回路、１２はメインシステム用ドツトクロック発生回
路、１３はブランキング信号発生回路、１４は同期クロ
ック信号発生回路、１５は。 ビデオバッファで、１５Ａはそのメモリアレイ、１５Ｂ
はシフトレジスタ、１６はメモリ制御・リフレッシュ論
理回路、１７はアップデート・アドレス発生回路、１８
はリフレッシュ・アドレス発生回路、１９はアドレス用
マルチプレクサ、２０はＳ−Ｐシフトレジスタ、２１は
Ｐ−Ｓシフトレジスタ、２２は混合回路、２３は走査ラ
インカウンタ、２４は画面アドレスラッチ回路、２５は
第１の比較器、２６は変換アドレスカウンタ制御論理回
路、２７は変換アドレスカウンタ、２８は第２の比較器
、２９は左上のＹレジスタ、３０は右下のＹレジスタ、
３１は左上のＸレジスタ、３２は右下のＸレジスタ、３
３は画素カウンタ、３４は比較・制御用論理回路、３５
は表示制御用論理回路。 特許出願人 株式会社 リ コ − 枡１図 ＼ヤ・ｈ・へスキＡ ￥←＼・＼ト麩ト〈
））？１２ 図 碑 １３ 巳 身 １４ 図 第１５図
、その要部構成を示す機能ブロック図、第２図は、第１
図に示したこの発明の表示制御装置の要部について、そ
の詳細な構成の一実施例を示す機能ブロック図、 第３図は、第２図に示した同期クロック信号発生回路１
４について、その−例を示す機能ブロック図、 第４図は、この発明の表示制御装置で使用されるビデオ
バッファ１５の詳細な構成を示す図、第５図は、第４図
に示したビデオバッファ１５における３つのサイクルの
関係の一例を示すタイムチャート、 第６図は、第２図に示した混合回路２２の機能の一例を
示す図、 第７図は、第２図に示したビデオバッファ１５とＣＲＴ
画面との対応関係の一例を示す図、第８図は、イメージ
表示システムにおける水平走査のタイムチャート、 第９図は、この発明の表示制御装置の要部構成について
、接続されるサブシステムが２つ以上ある場合における
一実施例を示す機能ブロック図、第１０図は、この発明
の表示制御装置において、２個のシステムを合成する場
合の水平走査方向における信号の一例を示すタイムチャ
ート、第１１図は、同期信号を有する合成アナログ信号
が入力される場合について、この発明の表示制御装置に
おける要部構成の一実施例を示す機能ブロック図、 第１２図は、同期信号が分離された合成アナログ信号が
入力される場合について、この発明の表示制御装置にお
ける要部構成の一実施例を示す機能ブロック図、 第１３図は、従来から使用されているイメージ表示シス
テムの一例を示す機能ブロック図、第１４図は、従来の
第１の方式を実施する表示システムについて、その要部
構成を示す機能ブロック図、 第１５図は、同じ〈従来の第２の方式を実施する表示シ
ステムについて、その要部構成を示す機能ブロック図、 第１６図は、複数のイメージ表示システムで使用される
ビデオ情報源のデータを、１個のディジタルＣＲＴディ
スプレイ装置へ表示する場合において、ディジタルＣＲ
Ｔディスプレイ装置とビデオミキサーとの同期信号等の
関係を示す図。 図面において、１１はサブシステム用ドツトクロック発
生回路、１２はメインシステム用ドツトクロック発生回
路、１３はブランキング信号発生回路、１４は同期クロ
ック信号発生回路、１５は。 ビデオバッファで、１５Ａはそのメモリアレイ、１５Ｂ
はシフトレジスタ、１６はメモリ制御・リフレッシュ論
理回路、１７はアップデート・アドレス発生回路、１８
はリフレッシュ・アドレス発生回路、１９はアドレス用
マルチプレクサ、２０はＳ−Ｐシフトレジスタ、２１は
Ｐ−Ｓシフトレジスタ、２２は混合回路、２３は走査ラ
インカウンタ、２４は画面アドレスラッチ回路、２５は
第１の比較器、２６は変換アドレスカウンタ制御論理回
路、２７は変換アドレスカウンタ、２８は第２の比較器
、２９は左上のＹレジスタ、３０は右下のＹレジスタ、
３１は左上のＸレジスタ、３２は右下のＸレジスタ、３
３は画素カウンタ、３４は比較・制御用論理回路、３５
は表示制御用論理回路。 特許出願人 株式会社 リ コ − 枡１図 ＼ヤ・ｈ・へスキＡ ￥←＼・＼ト麩ト〈
））？１２ 図 碑 １３ 巳 身 １４ 図 第１５図
Claims (1)
- 固有の周波数の同期信号で制御される１個のＣＲＴディ
スプレイ装置と、該ＣＲＴディスプレイ装置と同じ周波
数の画素クロックや同期信号等で制御される第１のビデ
オ情報源と、それぞれ固有の周波数の画素クロックや同
期信号等で制御される第２のビデオ情報源（群）として
、ビデオデータが格納された複数個のディジタルのビデ
オ情報源とを具備する表示システムにおいて、前記第２
のビデオ情報源（群）に接続されて該ビデオ情報源から
のビデオデータを記憶するデュアルポートのビデオバッ
ファと、前記ＣＲＴディスプレイ装置の同期信号と選択
された前記第２のビデオ情報源（群）に対応して最適な
周波数の画素クロックや同期信号等を発生する同期クロ
ック発生手段と、前記ビデオバッファから出力されるビ
デオ信号と、前記第１のビデオ情報源からのビデオ信号
とを合成するビデオ信号合成手段とを備えたことを特徴
とする表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032226A JPS63282790A (ja) | 1987-02-14 | 1987-02-14 | 表示制御装置 |
| GB8802990A GB2202397B (en) | 1987-02-14 | 1988-02-10 | Display control unit for a crt display device |
| US07/155,511 US4878117A (en) | 1987-02-14 | 1988-02-12 | Video signal mixing unit for simultaneously displaying video signals having different picture aspect ratios and resolutions |
| DE3804460A DE3804460A1 (de) | 1987-02-14 | 1988-02-12 | Anzeigesteuerung fuer ein datensichtgeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032226A JPS63282790A (ja) | 1987-02-14 | 1987-02-14 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63282790A true JPS63282790A (ja) | 1988-11-18 |
Family
ID=12353051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032226A Pending JPS63282790A (ja) | 1987-02-14 | 1987-02-14 | 表示制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4878117A (ja) |
| JP (1) | JPS63282790A (ja) |
| DE (1) | DE3804460A1 (ja) |
| GB (1) | GB2202397B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266887A (ja) * | 1990-03-16 | 1991-11-27 | Mitsubishi Electric Corp | 画面入出力制御装置 |
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| DE3915562C1 (ja) * | 1989-05-12 | 1990-10-31 | Spea Software Ag, 8130 Starnberg, De | |
| JPH0416996A (ja) * | 1990-05-11 | 1992-01-21 | Mitsubishi Electric Corp | ディスプレイ装置 |
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| US5442406A (en) * | 1990-06-01 | 1995-08-15 | Thomson Consumer Electronics, Inc. | Wide screen television |
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- 1988-02-12 DE DE3804460A patent/DE3804460A1/de active Granted
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Also Published As
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| US4878117A (en) | 1989-10-31 |
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