KR19980071592A

KR19980071592A - 이미지 업스케일 방법 및 장치

Info

Publication number: KR19980071592A
Application number: KR1019980005538A
Authority: KR
Inventors: 알렉산더 줄리안 에그리트
Original assignee: 샤프진 리차드; 파라다이스 일렉트로닉스 인코퍼레이티드
Priority date: 1997-02-24
Filing date: 1998-02-23
Publication date: 1998-10-26
Also published as: EP0865020A2; KR100303723B1; JPH10334227A; EP0865020A3; US6002446A; TW516758U; US5739867A; JP2975585B2

Abstract

본 발명은 그래픽 시스템, 특히 목적 이미지를 발생하기 위한 소스 이미지를 업스케일링하는 방법 및 장치에 관한 것으로, 소스 이미지를 업스케일 하여 소스 이미지의 종횡비(소스 이미지의 길이와 폭의 비)를 유지하지 않고 목적 이미지를 발생하며, 소스 이미지 픽셀 데이터가 제1 클록율로 수신되고 목적 이미지는 제2 클록율로 발생되며, 상기 제2 클록율은 수신된 소스 이미지의 프레임율이 발생된 업스케일된 이미지의 프레임율과 같도록 계산되고, 이 클록율로인해, 업스케일 장치는 소스 이미지를 업스케일 하는 라인 버퍼만으로 업스케일 하는 것을 특징으로 한다. 종래의 시스템은 본 발명과 같은 기능을 수행하기 위해서는 프레임 버퍼 등의 대형 메모리를 필요로 했다.

Description

이미지 업스케일 방법 및 장치

관련 기술

그래픽 시스템은 디스플레이 스크린상에서 표현되곤 한다. 예를들어, 컴퓨터 시스템은 플랫-패널 모니터상에 대상의 이미지를 디스플레이 한다. 텔레비젼 및 카메라는 그러한 그래픽 시스템의 다른 예가 된다 하겠다. 이미지의 디스플레이를 얻기 위해서는, 이미지는 이미지 데이터(예를들어 RGB 데이터 또는 YUV 데이터)로 보통 표현되며, 디스플레이 신호는 그 이미지 데이터로 발생된다. 이 디스플레이 이미지는 해당 디스플레이 스크린상에 상기 이미지가 디스플레이되도록 한다.

디스플레이가 이루어지는 동안, 그래픽 시스템은 그 이미지를 업스케일링할 필요가 있게 된다. 이 업스케일링은 하나 또는 여러 이유를 필요로 하기도 한다. 예를들면, 소스 이미지는 하나의 해상도(예를들어 CD롬 디코더로부터 160x120 크기의 이미지)로 제공되기도 하고, 상기 이미지가 더 큰 디스플레이 스크린(예를들면 640x480 CRT 스크린)상에 디스플레이될 필요가 있기도 하다. 더 큰 디스플레이 영역에서의 유리한 점을 얻기 위해서 그래픽 시스템은 상기 이미지를 업스케일 해야 할 것이다.

또한, 사용자 인터페이스의 발전으로, 그래픽 시스템의 사용자는 그 소스 이미지의 종횡비(aspect ratio)가 재조정된 이미지를 원할 수도 있다. 즉, 그 이미지가 길이 및 폭에 대해 다른 성분에 의해 업스케일링될 필요가 있게 된다. 따라서, 사용자는 그 이미지를 성분 1.5로 폭 디멘죤을 업스케일링하여 길이 디멘죤으로 상기 이미지를 두배가 되도록 정의하기도 한다. 훌륭하게 디자인된 그래픽 시스템은 사용자에게 그러한 어려움의 충죽을 줄 수 있어야 한다.

그래픽 시스템은 보통 이미지를 업스케일링 하는 특별한 회로를 포함하고 있다. 그러한 회로의 예로는 컴퓨터 시스템의 주기판에 보통 장착된 널리 알려진 그래픽 제어 칩 및 컴퓨터 시스템이나 비디오 카메라의 LCD 패널에 제공된 특별한 칩 세트 등이다.

이러한 업스케일링 기능을 제공하기 위해, 사용 환경에서 특별히 요구하는 것을 만족시키는 특별한 회로가 필요하게 된다. 예를들어, 평판 모니터에 특별한 회로가 사용된다면, 그 회로는 소형일 필요가 있다. 그러한 소형이 아니라면, 상기 회로는 평판 모니터 환경에 적합하도록 적은 공간을 차자해야 할 것이다. 또한, 상기 특별한 회로는 전체 소모 전력을 최소 레벨로 유지해야 할 필요가 있는데, 특히 휴대용 제품 시장(예를들어 랩탑 컴퓨터)에서 그러하다.

발명의 요약

본 발명은 소스 이미지를 업스케일링 하여 목적 이미지를 발생시키는 업스케일 장치(upscaler)에 직접 관련되어 있다. 상기 소스 이미지는 일반적으로 하나 또는 그 이상의 연속되는 프레임으로 수신된다. 각 각의 소스 프레임 또는 프레임의 부분은 본 발명에 따라 업스케일링 될 수 있다. 각 각의 소스 프레임(또는 일반적으로 소스 이미지)에는 여러 소스 주사선(source scan line)이 있는데, 각 각의 주사선에는 여러 픽셀(소스 이미지 픽셀 데이터)이 포함되어 있다.

상기 소스 이미지 픽셀 데이터는 최초의 클록율(clock rate)로 수신된다. 업스케일된 이미지 픽셀 데이터는 두번째 클록율을 사용하여 발생된다. 이 두번째 클록율은 수신된 소스 이미지가 상기 발생된 업스케일된 이미지의 플레임율과 동일한 프레임율이 되도록 계산된다. 상기 업스케일 장치의 다른 내부 블록이 이 요구를 만족하여 동작되도록 디자인될 필요가 있다.

상기 두 프레임율을 동일하게 선택함으로서, 본 발명에 따른 업스케일 장치는 이미지의 종횡비(상기 이미지의 폭과 길이의 비)를 유지하지 않고 소스 이미지를 업스케일 할 수 있다. 즉, 목적 이미지가 상기 소스 이미지와 다른 종횡비를 가질수 있다. 따라서, 사용자는 상기 소스 이미지의 해당 디멘죤에 구애받지 않고 목적 디스플레이 길이 및 폭을 정할 수 있게 된다.

또한, 이러한 기능은 본 발명의 한 실시예내의 라인 버퍼(line buffer)만을 사용하여 얻을 수도 있다. 그러므로, 본 발명에 따른 시스템에는 본 발명의 하나 이상의 장점을 제공하는 플레임 버퍼 등의 큰 메모리를 요구하지 않기도 한다. 프레임 버퍼는 메모리 크기가 커서 많은 양의 전력을 소비하고 가격이 비싸기도 하다. 따라서, 라인 버퍼만을 사용하여 본 발명은 높은 전력소비 및 고비용을 피할 수 있다.

본 발명에 따르면, 제2 클록 신호의 클록 주기가 제1 클록 신호의 클록 주기의 일정한 배수가 된다. 이 상수값은 수평 및 수직 업스케일링 성분에 따라 달라진다. 이 상수값은 소스 이미지 및 목적 (또는 업스케일된) 이미지의 디멘죤에 기초한 주기로 계산될 수 있다. 또한, 목적 클록 신호는 상기 소스 클록 신호를 추적하여 수행될 수 있다.

본 발명의 업스케일 장치의 한 예에는 제1 클록 신호를 사용하여 소스 이미지 픽셀 데이터를 수신하고, 제2 클록 신호를 사용하여 상기 동일한 픽셀 데이터를 제공하는 입력 데이터 동기화 회로(synchronizer)가 포함되어 있다. 데이터가 상기 동기화 회로에 의해 수신 및 상기 동기화 회로에서 전송되는 경우 다른 클록 신호가 사용되는 경우라 할지라도, 주어진 시간 주기내에 동일한 양의 데이터가 상기 두 경우에서 전송된다. 그 결과, 데이터 전송의 효율은 상기 두 경우와 동일하다.

상기 필셀 데이터는 상기 제2 클록 신호를 사용하여 상기 입력 데이터 동기화 회로로부터 라인 버퍼로 수신된다. 이 데이터는 제2 클록 신호를 사용하여 상기 라인 버퍼로부터 전송된다. 그러나, 소스 이미지 픽셀 데이터의 일부는 여러번 제공된다(전송된다). 특히, 상기 소스 이미지 주사선의 일부는 반복되고 각 각의 주사선 내의 픽셀 데이터의 일부 또한 반복된다. 그리고, 라인 수식기 신호(line qulifier signal) 및 픽셀 수식 신호가 상기 픽셀 처리가 다음의 소스 주사선 및 다음의 소스 픽셀 데이터보다 각 각 앞서는 때를 표시하기 위해 제공된다. 이 수식 신호들은 일정한 동작을 위해 본 발명의 다른 성분들에서 사용된다.

상기 동기화 회로 및 라인 버퍼는 함께 시간축 컨버터(time base converter) 내에 포함되는 것으로 기술된다. 상기 라인 버퍼에서 전송된 데이터의 양은 라인 버퍼에서 수신된 데이터 양보다 많다. 이 데이터는 제2 클록을 사용하여 전송된다. 따라서, 상기 라인 버퍼로부터의 데이터의 전송율은 라인 버퍼로 전송되는 데이터의 전송율과는 다르다. 또한, 상기 데이터 흐름용 시간축은 상기 시간축 컨버터 내에서 변화되는 것으로 되어있다.

상기 시간축 컨버터에서 나온 상기 소스 이미지 픽셀 데이터는 보간기(interpolator)에 선택적으로 제공된다. 보간된 픽셀 데이터로 인한 이미지는 보통 상기 시간축 컨버터에서 발생된 픽셀 데이터로부터 발생되는 이미지보다 더 스므스(smooth)하다. 상기 보간기의 한 예로는 상기 소스 이미지의 수직 및 수평 방향을 모두 보간한다. 상기 보간기는 현재의 주사선 및 앞서의 주사선을 사용하여 그러한 보간을 수행한다. 상기 보간기는 라인 수식기 신호를 사용하여 현재 수신된 픽셀 데이터가 다음 주사선에 대응하는 때를 결정한다. 즉, 라인 수식기 신호가 수신된 현재의 픽셀 데이터가 다음 소스 이미지 주사선에 해당하는 때를 표시한다.

본 발명의 더 다른 특징 및 장점들은 본 발명의 여러 실시예의 구조 및 동작을 통해 아래에 도면을 참고하여 자세히 설명되어 있다. 도면에서, 동일하고 유사한 기능 및/또는 구조적으로 유사한 성분들은 동일한 번호를 기재하였다. 처음 나타나는 성분은 해당 번호의 맨 왼쪽에 표시되어 있다.

도 1은 본 발명의 업스케일 장치의 블록 다이어그램;

도 2는 본 발명에 따른 소스 이미지을 업스케일링 하는 방법을 설명하는 흐름도;

도 3은 서브-블록을 설명하는 본 발명의 상기 업스케일 장치의 한 실시예의 블록 다이어그램;

도 4는 본 발명에 따른 시간축 컨버터의 동작의 개략도를 보여주는 블록 다이어그램;

도 5는 업스케일된 이미지 픽셀 데이터를 보간하는 보간기의 블록 다이어그램;

도 6은 실시예의 보간 구조에 따른 보간 결과로서 발생된 추가 픽셀 데이터의 시퀀스를 설명하는 설명도;

도 7은 본 발명의 한 실시예의 업스케일 장치의 여러 부분에서의 데이터 흐름율을 설명하기 위해 나란히 배열되게 도시된 시간축 컨버터 및 보간기 성분의 블록 다이어그램;

도 8은 라인 수식기 신호 및 V 위상값을 발생시키는 방법의 한 예를 설명하는 VDTO 의 블록 다이어그램;

도 9는 픽셀 수식 신호 및 H 위상값을 발생시키는 방법의 한 예를 설명하는 HDTO의 블록 다이어그램;

도 10은 시간축 컨버터 실행예의 블록 다이어그램;

도 11은 본 발명의 업스케일 장치의 여러 성분들내의 데이터 흐름을 설명하는 타이밍 다이어그램;

도 12는 본 발명의 업스케일 장치를 포함하고 있는 그래픽 제어기 회로 예의 블록 다이어그램;

도 13은 본 발명의 업스케일 장치를 포함하고 있는 그래픽 제어기의 다른 예의 블록 다이어그램;

도 14는 본 발명의 업스케일 장치를 사용하는 컴퓨터 시스템의 예의 블록 다이어그램;

도 15는 이미지를 디스플레이하는 평판 모니터/패널을 사용하는 시스템의 블록 다이어그램;

도 16은 본 발명의 업스케일 장치를 사용하는 텔레비젼 시스템 예의 블록 다이어그램;

도 17은 본 발명의 업스케일 장치를 사용하는 디지털 비디오 카메라 예의 블록 다이어그램; 및

도 18은 CCD 뷰파인더가 장착된 디지털 카메라 예의 블록 다이어그램이다.

실시예의 상세한 설명

1. 본 발명의 설명

본 발명을 한 크기(보통 높이와 폭으로 정의된)의 소스 이미지를 업스케일하여 목적 다른 크기의 이미지를 발생시키는 업스케일 장치를 참고로 설명하도록 한다. 상기 소스 이미지는 어떠한 형태를 가질 수 있으나, 그래픽 이미지(예를들어, 컴퓨터에서 발생된) 및 비디오 이미지(종래 텔레비젼에서 발생된 신호) 등으로 제한되는 것은 아니다. 상기 소스 이미지는 보통 하나 또는 그 이상의 연속 프레임으로 표현되는데, 각 각의 프레임에는 다수의 주사선이 포함되어 있다. 목적 이미지는 디스플레이 되거나(예를들어 컴퓨터 시스템에서) 또는 저장되거나(예를들어 디지털 카메라에) 또는 다른 처리를 위한 다른 회로에 제공되기도 한다. 이 목적 이미지는 픽셀 데이터로도 표현될 수 있고 특정한 상황에서 요구되는 경우에는 아날로그 형태로 바뀔 수 도 있다.

본 발명의 응용에서 사용되는 경우, 이미지는 완전한 프레임 또는 그 부분으로 표현되기도 한다. 본 발명이 완전한 프레임/이미지를 업스케일 환경에서 설명될지라도, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게는 본 명세어를 읽고 상기 프레임/이미지의 부분만을 업스케일하는 방법은 명백한 것이다. 또한, 본 명세서에서 사용된 프렝임 및 이미지라는 단어는 그것에 해당 부분도 포함하는 것이다.

이 업스케일 작업은 상기 소스 이미지의 종횡비를 특정 상황에 요구되는 것으로 유지할 필요없이 수행될 수 있다. 일반적으로 이미지의 종횡비는 그 이미지의 길이와 폭의 비를 의미한다. 본 발명의 업스케일 장치는 소스 이미지의 종횡비를 유지하지 않고 이미지를 업스케일 할 수 있다. 또한, 사용자(종단 사용자 또는 응용 프로그램 또는 링크중 하나)는 보통 상기 소스 이미지의 종횡비를 여의치 않고 목적 이미지의 길이와 폭을 특정하는 옵션을 가지고 있다.

상기 업스케일 장치는 오직 라인 버퍼만을 사용하여 변환을 수행한다. 여기에 설명된 예에서, 상기 라인 버퍼에는 데이터의 두 주사선을 저장하기에 충분한 메모리를 포함하고 있다. 반대로, 종래의 컨버터들은 크기가 큰 메모리(보통 프레임 버퍼로 알려져 있음)를 요구하여 비슷한 기능을 수행하였다.

본 발명에서 상기 업스케일 장치가 라인 버퍼를 사용함으로 인해, 상기 업스케일 장치는 최소 공간을 점유할 수 있게 된다. 또한, 제한된 메모리 양을 사용함으로서, 전력소비양도 줄어들게 된다. 그러므로, 이 업스케일 장치는 플랫-패널 환경에 특히 적합하고 특별한 공간 및/또는 전력을 소비하는 다른 환경에도 적합하다. 그러나, 본 명세서에 서술된 내용을 읽고 당 기술분야의 통상의 지식을 가진 자에게는 본 발명이 다른 환경에서도 사용될 수 있다는 것은 명백한 것이다.

도 1에, 업스케일 장치(100)의 한 예가 도시되어 있다. 업스케일 장치(100)는 소스 이미지를 업스케일 한다. 소스 이미지를 업스케일 하는 동안, 업스케일 장치(100)는 두 모드의 하나로 동작할 수 있는데, 주로 마스터 모드(master mode)와 슬레이브 모드(slave mode)이다. 마스터 모드에서는, 업스케일 장치(100)는 상기 소스 이미지를 제공하는 외부 장치로 클록 신호(SCLK)를 발생한다. 이 SCLK는 이 외부 장치에서 사용되어 데이터를 표본추출한다. 이 표본추출된 데이터는 아날로그 데이터(아래에 그 예를 설명함) 또는 디지털 데이터(예를들어 디스크 드라이브 기술)중 하나일 수 있다. 슬레이브 모드에서는, 상기 SCLK는 상기 외부 장치에 의해 업스케일 장치(100)로 제공된다. 업스케일 장치(100)가 마스터 모드 및 슬레이브 모드로 되는 방법은 아래에 실시예를 설명을 통해 명확히 알 수 있을 것이다.

본 발명의 한 실시예의 동작 및 수행을 본 발명의 기초 원리 설명을 통해 명확히 이해하게 될 것이다. 그러므로, 이 기초 원리를 먼저 설명하도록 한다. 그리고 나서 한 실시예 및 본 발명을 사용하는 방법 예를 설명한다. 그러나, 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 본 명세서에 기재된 내용에 따라 본 발명의 범위 및 정신을 벗어나지 않는 한 여러 다른 실시예 및 방법들도 수행될 수 있다는 것은 명백한 것이다.

2. 본 발명의 기초 원리

도 1을 참고하면, 본 발명의 업스케일 장치(100) 예의 블록 다이어그램이 설명되어 있다. 업스케일 장치(100)는 제1 크기의 소스 이미지 데이터를 수신하고 그 이미지를 업스케일 하여 목적 크기로 만든다. 상기 수신된 이미지 데이터는 아날로그 형태 이거나 디지털 픽셀 데이터 형태중 하나 일 수 있다. 디지털 픽셀 데이터는 RGB 또는 YUV 데이터 등의 여러 형태중 하나로 표현될 수 있다.

업스케일 장치(100)는 수신된 소스 이미지의 프레임율과 같은 프레임율로 업스케일된 이미지의 픽셀 데이터를 발생시킨다. 프레임율은 보통 주어진 시간 주기내에 수신/발생된 픽셀 데이터의 프레임 수를 의미한다. 소스 이미지 수신에 해당하는 이 프레임율은 소스 이미지 프레임율을 의미하고 목적 이미지의 발생에 해당하는 프레임은 목적 프레임율을 의미한다. 본 발명의 한 측면에 따르면, 이 소스 이미지 프레임율 및 목적 이미지 프레임율은 동일하게 디자인 된다.

동일한 프레임율을 유지함으로서, 업스케일 장치(100)는 내부에 큰 버퍼를 필요로하지 않게 된다. 따라서, 업스케일 장치(100)는 오직 하나의 라인 버퍼만을 사용하여 소스 이미지를 업스케일 하여 상대적으로 많은 공간 및 전력소비를 가져오게 프레임 버퍼가 필요없게 된다. 이 프레임 버퍼는 비싸기도 하다. 본 발명의 특징을 사용함으로서, 업스케일 장치(100)는 소스 이미지의 종횡비를 유지할 필요없이 소스 이미지를 업스케일 할 수 있다.

동일한 프레임율을 유지하기 위해, 업스케일 장치(100)(도 1)는 수신된 소스 이미지에서 사용된 클록(소스 클록용 SCLK)과는 다른 클록(목적 클록용 DCLK로 언급함)을 사용하여 목적 이미지용 픽셀 데이터를 발생한다. 이 DCLK 주파수는 아래에 설명으로 계산된다.

소스 프레임율과 목적 프레임율이 같아지기 위해서, 목적 프레임을 발생하는 해당 주기(프레임 주기)도 같아야할 필요가 있다. 프레임 주기는 그 프레임내의 주사선으 수를 가지고 한 주사선을 처리하기 위한(소스 이미지를 수신하는 경우, 및 목적 이미지를 발생하는 경우) 주기를 곱함으로서 계산된다. Th_src 가 소스 이미지 수신에 필요한 시간을 나타내고, Th_dst 가 목적 수평 라인의 발생에 필요한 시간을 나타내고, Vtotal_src 가 소스 프레임내의 소스 주사선의 수를 나타내며 Vtotal_dst 가 동일한 주기를 나타낸다고 가정하면, 다음과 같은 조건을 만족한다:

[수학식 1]

= Th_dst × Vtotal_dst

그러므로,

[수학식 2]

이 식에서, 만일 소스 이미지가 디지털 픽셀 데이터로 주어진다면, Th_src 가 소스 주사선내의 픽셀의 수(Hcount_src) 및 상기 소스 클록율의 각 픽셀을 클록하기 위한 주기(Tclk)의 곱으로 쉽게 계산된다.

그러나, 마스터 모드에서는, 상기 소스 이미지는 아날로그 신호 형태로 수신되기도 한다. 지금부터 마스터 모드 동작을 위한 계산을 설명한다. 다음의 정보들은 유저 프로그래밍 또는 다른 외부 표시에서는 널리 알려진 것이다.

Hsize_src : 각 주사선내에 포착되는 소스 이미지 픽셀의 수

Vsize_src : 포착되는 소스 라인의 수

Hstart_src : 포착이 시작되는 곳으로부터의 (픽셀내의)수평 위치

Vstart_src : 포착이 시작되는 곳으로부터의 (라인내의)수직 위치

Ta_src : 소스 주사선 수평 활동 시간(예를들어, Th_src-반복 시간)

Hsize_dst : 목적 수평선내의 유효 픽셀의 수

Vsize_dst : 목적 이미지내의 유효 라인의 수

Ta_src 시간 주기상에서 Hsize_src 샘플을 얻기 위해서, 소스 클록 Htotal_src 수 전체는 다음이 될 필요가 있다:

[수학식 3]

이 식으로부터,

[수학식 4]

[수학식 5]

그러므로, 수학식 3은 각 수평 소스 주사선을 위해 샘플될 픽셀의 전체 수를 가져다 준다. 수학식 4 및 5는 SCLK 신호의 주기 주파수 각 각을 가져다 준다.

수학식 3, 4 및 5는 소스 이미지 주사선이 활동 주기 및 반복 주기를 가지고 있다는 것으로 쉽게 이해할 수 있을 것이다. 이 이미지 데이터는 오직 활동 주기(Ta_src)인 경우에만 수신된다. 따라서, Ta_src 주기동안 Hsize_src 샘플을 얻기 위해서는, 수학식 3을 수학식 4의 오른편 식과 같게 놓음으로서 쉽게 확인할 수 있다. 그중에서도, Htotal_src 클록에서는, 오직 Hsize_src 클록 만이 Ta_src 주기동안 활동 샘플용으로 사용된다.

만일 Sclk 위상-록 루프(phase-lock loop : PLL)가 들어오는 Hsync(Hsync 및 Vsync 신호는 당 기술분야에서 잘 알려져 있음)상에서 로크(lock)(잠겨져 있고)되고 라인당 Htotal_src 샘플을 만들 필요가 있다면, 루프 귀환 분배기는 Htotal_src 에 의해 상기 클록율을 나누도록 프로그램될 필요가 있다.

따라서,

[수학식 6]

만일 Sclk PLL 이 Vsync 로 로크되면, 상기 루프 분배기는 프레임내의 전체 픽셀 수로 나누도록 프로그램될 필요가 있다.

따라서,

[수학식 7]

= ( Th_src / Ta_src ) × Hsize_src × Vtotal_src

일반적으로, 수평 스케일링 성분(HSF)은,

[수학식 8]

본 명세서에서의 상기 규칙에 따르면, 스케일링 성분들은 0 에서 1 사이의 값을 갖는다는 것에 유의할 필요가 있다. 업스케일링이 전혀 없는 경우에는, 그 값은 1과 같다. 스케일링 성분이 감소함에 따라, 목적 이미지 크기는 점점 증가한다. 마스터 모드에서는, Ta_src 동안 각 소스 주사선상에서 취해진 샘플의 수는 아래의 실시예에서 설명된 어떠한 상황내의 목적 각 각의 수평선내의 유효 픽셀의 수와 같도록 설정될 수 있다. 이 경우, 상기 수평 스케일 성분은 1과 같다. 수평 스케일링을 위한 소스 이미지에 직접 의존함으로서, 더 나은 디스플레이를 얻을 수 있다.

요약하면, 만일 어떠한 디지털 수평 업스케일도 바라지 않는다면,

[수학식 9]

이고 HSF = 1 이다.

수직으로 스케일이 됨에 따라, 수직 스케일 성분(VSF)은,

[수학식 10]

수학식 1과 위 식으로로 부터,

[수학식 11]

그리고, 업스케일 장치(100)가 선형 스케일을 함에 따라, SRC 수직 주기에 대한 소스 프레임의 활동 부분의 비는 고정된다. 즉,

[수학식 12]

상기 수학식 10 및 11로부터,

[수학식 13]

따라서, 수학식 1로부터,

[수학식 14]

즉, 목적 이미지가 소스 이미지에 비해 더 큰 디멘죤을 가짐에 따라, 목적 클록의 주기는 점차 감소한다(즉, 주파수가 점차 줄어든다). 다음으로, Th_dst 가 목적 클록의 주파수(또는 클록 주기)를 변화시킴으로서 목적 이미지 주사선내의 픽셀의 수에 독립하도록 디자인 된다. 즉, 만일 목적 이미지가 많은 픽셀수를 가지고 있다면, 그 목적 이미지의 클록 주파수를 점차 높게 선택한다.

만일 VSF를 계산하기 위해 수학식 13의 Vsize_dst 및 Vsize_src 를 사용하였다면, 마지막 목적 이미지 라인은 완성되지 않는다(즉, 짧아진다). 이 라인은 보통 유표한 데이터를 가지고 있지 않으며, 일부 시스템은 그 짧은 라인을 견딜 수 있다. 예를들어, 일부 LCD 패널은 보통 이 마지막 라인은 무시한다. 수학식 13을 사용하는 이점은 목적 이미지 라인의 정확한 수를 얻을 수 있다는 것으로서, 이것은 응용에 있어서 유익한 것이다.

반대로, 만일 VSF 를 계산하기 위해 Vtotal_src 및 Vtotal_dst를 사용했다면 VSF 는 다음으로 계산된다:

[수학식 15]

이 경우, 보통은 목적 이미지 수평 라인의 정수를 얻게 될 것이다. 이러한 특징은 불완전한 라인을 견디는 힘이 약한 CRT 단말 등의 환경에서 특히 유리하다. 이러한 과도함을 어드레스 하기 위해, 업스케일 장치(100)에는 그러한 마지막 불완전 라인을 억압하는 메커니즘이 포함되어 있다. 예를들어, 목적 이미지의 높이를 알고 있다면, VSF 는 아래의 식에 따라 계산되는데, 여기서 int기능은 그 수의 마지막 부분을 무시하는 것이다:

[수학식 16]

[수학식 17]

따라서, 수학식 16 및 17로부터의 Vsize_dst 및 Vtotal_dst 의 값은 VSF=Vsize_src / Vsize_dst 를 계산하는데 사용된다.

지금부터 목적 클록을 위한 클로 주기(Tdclk)를 계산하는 방법을 설명하도록 하겠다. 수학식 1 및 2로부터,

[수학식 18]

[수학식 19]

수학식 18 및 19 사이에서의 선택의 고려는 앞서 VSF 계산을 참고하여 설며하였었다. 따라서, 목적 이미지 측의 수평 주기는 VSF 에 의해 결정된다.

Tdst 용 클록 주기(Tdclk)는 아래 식으로 계산될 수 있다.

[수학식 20]

여기서, Htotal_dst 는 목적 이미지 수평 라인내의 픽셀의 수를 나타낸다. 수학식 18 내지 20으로부터,

[수학식 21]

[수학식 22]

수학식 1, 4 및 20으로부터,

[수학식 23]

Tclk 와 Sclk 의 비는 수학식 23으로부터 계산될 수 있다.

[수학식 24]

위 식으로부터, DCLK 는 위상 로크 루프(PLL)을 사용하여 SCLK 를 자동적으로 추적할 수 있게 만들어 질 수 있다는 것을 알 수 있다. 따라서, SCLK 내의 일시적 왜곡이 있는경우, 전체에 미치는 효과는 최소가 될 수 있다. 이것은 본 발명의 중요한 장점인 것이다.

DCLK 는 본 출원과 출원되어 동시 계류중인 앞서 관련 출원에서 언급한 디지털 디스플레이 유닛의 클록 복구 방법 및 장치 에서 설명된 것 중 하나로서 위상-로크된-회로를 사용하여 SCLK 를 추적하도록 만들어 질 수 있다. 유사한 위상-로크된 루프 회로도 위에 설명된 마스터-모드내의 SCLK 를 발생시키는데 사용될 수 있다.

수학식 24는 SRC 클록(Nsclk)의 수 및 단일 프레이 내의 DST 클록을 더 제공한다.

위 식으로부터, Dclk PLL 은 알려진 방법으로 두 개의 분배기를 사용하여 클록율상으로 직접 로크될 수 있다:

1. 위상/주파수 분배기(PFD)의 참고 경로내의 Nsclk에 의해 SCLK 신호를 나눈다.

2. PFD 의 귀환 경로내의 Ndclk에 의해 DCLK 신호를 나눈다.

더 다른 최적화에 따라, Nsclk = 1 × GCD 및 Ndclk = b × GCD 이라면, 여기서 a 및 b는 정수이고 GCD 는 Nsclk 및 Ndclk 의 최대 공통 분배기를 나타낸다, 클록 주파수의 분배는 상기 PLL 으 우수한 동작을 위해 a 및 b 의 성분에 의해 이루어질 수 있다.

상기 DCLK 의 적절한 선택이 소스 이미지가 그 폭 및 길이에 따라 여러 성분에 의해 업스케일 된다는 것을 주목할 필요가 있다. 다시 말하면, 소스 이미지를 업스케일하는 동안 종횡비가 유지될 필요가 없으며 사용자(또는 소프트웨어)는 수평 및 수직 업스케일링 성분을 다르게 지정하여 유연성을 얻게 된다.

지금부터 상기 설명한 원리를 사용하여 소스 이미지를 업스케일 하는 방법에 대해 설명하도록 하겠다.

3. 본 발명의 방법

도 2는 앞서 설명한 원리를 사용하여 본 발명의 방법을 설명하는 흐름도이다. 단계 210에서, 소스 이미지 픽셀 데이터가 SCLK 주파수로 수신된다(도 1의 업스케일 장치(100)에 의해). SCLK 는 이 업스케일 장치(100)의 바깥에서 발생될 수도 있으며(예를들어, 소스 이미지를 발생시키는 외부 소스로부터 수신) 또는 상기 일 장치(100)내부에서 발생될 수도 있다.

단계 201에서, 앞서 설명한 방법에 따라 DCLK 주기/주파수가 계산된다. 즉, DCLK 주기는 발생한 업스케일된 이미지 프레임이 수신된 소스 이미지의 프레임율과 같은 프레임율로 계산된다. 업스케일이 이루어지는 동안, DCLK 주파수가 앞서 설명한 기본 원리로부터 적합하게 되도록 SCLK 주파수보다 많아진다. 더 빠른 클록으로 인해, 업스케일 장치(100)는 충분한 시간을 갖게 되어 소스 이미지를 업스케일 하는에 요구되는 처리 단계를 수행할 수 있다.

단계 230에서, 소스 이미지는 업스케일 된다. 한 실시예에서, 수평 및 수직 업스케일링은 상기 픽셀 데이터의 반복을 통해 수행된다. 그러나, 통상의 지식을 가진 자에게 있어서 본 발명의 범위 및 정신을 벗어나지 않는 한 다른 업스케일링 기술의 사용도 있을 수 있다. 업스케일된 이미지를 위한 추가의 픽셀 데이터도 이 단계에서 발생된다.

단계 240에서, 업스케일된 이미지 픽셀 데이터는 단계 220에서 계산된 목적 클록을 사용하여 업스케일 장치(100)에 주어진다. 그 결과, 이 업스케일된 이미지는 수신된 소스 이미지으 프레임율과 같은 프레임율로 제공된다. 단계 250에서, 상기 업스케일된 이미지 데이터상에서 사전-업스케일링 단계가 수행된다. 만일 이 업스케일된 이미지가 디스플레이 스크린상에 디스플레이된다면, 상기 업스케일된 이미지 픽셀 데이터는 목적 이미지를 발생시킬 수 있도록 보간될 수 있다. 픽셀 데이터를 보간함에 따라, 목적 이미지가 소스 이미지에 더욱 유사하게 될 수 있음은 당 기술분야에서는 쉽게 이해할 수 있을 것이다. 보간 없이, 상기 업스케일된 이미지는 목적 이미지로 주어질 수 있다. 따라서, 목적 이미지는 소스 이미지의 업스케일된 버젼을 나타내게 된다.

일반적으로, 상기 사전-업스케일 단계는 특별한 환경의 사용에 따라 이루어진다. 만일 업스케일 장치가 목적 이미지가 저장되는 환경에서 사용된다면(예를들어, 비디오 리코더), 상기 사전-업스케일 단계에는 상기 기록 매체상의 적절한 저장을 위해 상기 업스케일된 이미지 픽셀 데이터를 적용하는 단계가 포함되어 있을 것이다.

앞서 설명한 원리 및 방법을 사용하여 그래픽 이미지도 업스케일 될 수 있다. 앞서의 방법을 수행하는 한 실시예를 설명하도록 하겠다. 그러나, 이것은 본 발명의 기술분야의 통상의 지식을 가진 자에게 있어서는 본 발명의 범위 및 정신을 벗어나지 않는 한 그 실시예의 다양한 수정이 있을 수 있다.

4. 업스케일 장치

도 3은 시간축 변환기(310), 보간기(320), 데이터경로 제어 블록(330), SCLK 발생기(340), DCLK 발생기(350) 및 멀티플렉서(360)을 구비한 업스케일 장치(100)의 블록 다이어그램이다. 데이터경로 제어 블록(330)은 다른 블록의 동작을 제어 및 조정하기 위한 여러 신호를 발생한다. 이 데이터경로 제어 블록(330)에서 발생된 신호의 일부가 다른 블록의 동작의 환경에서 설명될 것이다. 업스케일 장치(100)의 각 블록을 아래에 자세히 설명하도록 하겠다.

보간기(320)는 시간축 변환기(310)으로부터 데이터선(312)상으로 픽셀 데이터를 수신하고 알려진 방법으로 수직 및 수평 보간을 실시한다. 한 실시예에서, 보간기(32)는 보간을 위해 두 개의 주사선(앞에서 앞선 주사선 및 현재 주사선으로 언급)을 사용한다. 그러나, 본 명세서를 통해 당 기술분야의 통상의 지식을 가진 자에게는 본 발명의 범위 및 정신을 벗어나지 않는 한 여러개의 주사선을 사용하거나 다른 보간 구조로 보간을 실시할 수 도 있다.

상기 현재 주사선은 소스 이미지의 다음 주사선이 보간을 위해 사용될 때는 앞선 주사선이 된다. 이러한 다음 주사선은 다 다른 다음 선이 보간기에서 사용될 때 까지 상기 앞선 주사선처럼 다루어진다. 그러한 경우에, 상기 현재 주사선은 상기 더 다른 주사선이 현재 주사선이 되는 것으로 상기 사전 주사선이 된다. 상기 주사선의 쌍 일부는 목적 이미지의 다중 주사선을 발생시키는데 사용된다. 라인 수식기(LQ) 라인(313)은 전송이 다음 주사선에서 이루어져야 하는 경우를 나타낸다.

따라서, LQ(313)는 미리 결정된 주파수에서 상기 동일한 주사선이 연속 반복이 있는 동안 보간을 위한 현재 주사선으로 사용되어야 함을 나타낸다. 보간을 위해 수배로 사용된 같은 라인의 주파수는 수직 업스케일 성분에 따라 달라진다. 예를들어, 세 개의 주사선이 네 개의 주사선으로 업스케일 되는 경우, 상기 세 주사선 중 하나는 보간을 위한 현재 주사선으로 반복되어 사용된다. 또한, 보간기(320)는 픽셀 수식기(PQ)(314)를 사용하여 라인(312)상에 수신된 픽셀 데이터를 다음 픽셀 데이터로 사용하는 때를 결정한다. 다시 말하면, PQ(314)는 주사선 데이터가 보간기(320)으로 전송(수평)되는 때에 다음 픽셀 데이터를 수식(qualify)한다.

시간축 컨버터(310)은 SCLK 신호를 사용하여 소스 이미지의 입력 픽셀 데이터를 받아들이고 수신된 그 픽셀 데이터를 다른 시간축으로 데이터선(312)상으로 제공한다. 상기 시간축 컨버터(310)의 출력이 업스케일된 이미지를 나타낸다. 즉, 상기 출력에는 상기 소스 이미지내의 픽셀 데이터에 따른 데이터가 포함되어 있다. 이 모든 픽셀은 DCLK 신호를 사용하여 공급된다. 따라서, 시간축 컨버터(310)는 하나의 레이트에서 데이터를 수신하고 그 데이터를 다른 효율로 공급하여 데이터 흐름을 다른 시간축으로 변환시킨다. 보간기(320)는 상기 업스케일된 목적 이미지를 소스 이미지와 더욱 가깝게 되도록 상기 픽셀 데이터를 보간한다.

상기 픽셀 데이터는 위에서 설명한 것과 같이 보간기(320)에서 사용된다. 한 실시예에서, 시간축 컨버터(310)는 보간기(320)에 보간기용 현재 주사선으로 반복 사용된 주사선의 배수에 해당하는 주사선 배수의 픽셀 데이터를 공급한다. LQ(313) 및 PQ(314) 신호 라인은 보간기(320)를 통해 안정된 운용을 쉽게 한다. 시간축 컨버터(310)를 아래에 더 자세히 설명하도록 하겠다. 기록 뱅크(Write Bank : WBANK)(316)와 판독 뱅크(Read Bank : RBANK)(317)도 자세히 설명하도록 하겠다.

시간축 컨버터(310)와 보간기(320) 사이의 신호, 및 신호를 사용하는 방법은 단지 예일 뿐이며 이것이 본 발명으 정신을 제한하는 것은 아님을 밝혀둔다. 본 명세서에 기재된 내용을 통해 당 기술분야의 통상의 지식을 가진자에게 있어서는 본 발명의 범위 및 정신을 벗어나지 않는 한 여러 수정이 가능함은 명백한 것이다.

SCLK 발생기(340)가 소스 이미지의 픽셀을 수신하는 클록 신호를 제공하는데 사용될 수 있는 내부 SCLK 신호를 발생한다. 이 내부 SCLK 신호는, 예를들면 소스 이미지가 아날로그 형태로 제공되고 업스케일 장치(100)가 이 아날로그 신호를 디지털 데이터로 변환하는 경우 제공될 수 있다. 이 동작 모드를 마스터 모드 동작으로 언급한다.

SCLK 신호는 외부 소스로부터 공급될 수 도 있는데, 업스케일 장치(100)가 슬레이브 모드로 동작하는 경우이다. 멀티플렉서(360)가 내부 SCLK 신호 또는 신호선(361)의 제어하에 내부적으로 발생된 SCLK 신호 중 하나를 선택한다. 신호 라인(361)은 데이터 경로 제어 블록(330)에 의해 제어되기도 한다.

DCLK 발생기(350)가 DCLK 신호를 발생한다. 이 DCLK 신호의 시간 주기(주파수)는 앞서 본 발명의 기초 원리에서 설명한 방법으로 계산된다. 또한, 앞서 설명한 바와 같이, DCLK 클록 신호는 SCLK 주파수의 상수배인 주파수를 가지고 있다. 그리고, DCLK 발생기(360)에 SCLK 신호에 기초한 신호를 로크/동기화 하는 위상-로크 회로가 포함되기도 한다. DCLK 신호는 상기 시간축 컨버터(310) 및 보간기(320)의 동작을 구동시킨다.

시간축 컨버터(310) 및 보간기(320)의 구조 및 동작을 아래에 더 자세히 설명하도록 하겠다.

5. 시간축 컨버터(310)

도 4는 본 발명의 한 실시예의 시간축 컨버터(310)의 블록 다이어그램이다. 시간축 컨버터(310)에는 입력 데이터 동기화 회로(410), 라인 버퍼(420), 제어 로직(440), 및 FIFO(430)가 포함되어 있다. 입력 데이터 동기화 회로(410)는 SCLK 주파수로 소스 이미지 픽셀 데이터를 수신하고 DCLK 주파수로 그 데이터를 출력한다. 상기 소스 이미지 픽셀 데이터를 수신하고 전송하는데 다른 클록 신호가 사용된다 하더라도, 양 경우 모두 주어진 주기동안 전송되는 데이터의 양은 같기 때문에 효율적인 전송율이 있게됨을 알 수 있을 것이다. 입력 데이터 동기화 회로(410)에 재-동기화 처리를 위한 레지스터/FIFO/버퍼 등의 성분을 포함시킬 수 있으며 종래의 방법으로 수행할 수 있다. SRC-HREF 신호는 소스 이미지 픽셀 데이터를 수신할 때 다음 주사선으로의 전송을 식별한다.

라인 버퍼(420)는 DCLK 클록 신호를 사용하여 상기 소스 이미지 픽셀 데이터를 수신 및 출력한다. 상기 픽셀 데이터를 수신 및 전송하는데 동일한 클록 신호를 사요하더라도, 이 두 단계가 진행되는 동안의 데이터율을 다르다. 특히, 상기 주사선의 일부는 데이터가 라인 버퍼(420)로부터 전송되는 경우 수배로 전송된다. 그 결과, 입출력에서의 효과적인 데이터 전송율이 라인 버퍼(420)에서 다르게 된다. 입력 단계에서는, 픽셀 데이터는 SCLK 율로 수신된다.

한 실시예에서, 라인 버퍼(420)는 두 개의 소스 주사선을 유지하는 충분한 메모리를 가진 통계학적 랜덤 액세스 메모리(SRAM)으로 수행된다. 라인 버퍼(420)는 두 개의 뱅크 또는 부분을 가진것으로 설명할 것인데, 각 각의 뱅크는 하나의 소스 주사선을 저장할 수 있다. SRAM의 가격이 비싸짐에 따라, 그 크기가 작을것이 요구되고 있다. 동시에, 라인 버퍼(420)에는 업스케일 장치(100)용 데이터 흐름의 동작을 위한 충분한 크기를 가져야 한다. SRAM 은 보통 저장된 데이터가 액세스 할 수 있는 속도로 선택된다. 그러나, 업스케일 장치(100)의 특별한 디자인 목적에 따라 다른 형태의 메모리도 사용된다.

라인 버퍼(420)는 선택된 특별한 수행 구조에 따른 여러 주사선의 수를 저장작업을 수행할 수 있다. 더 많은 주사선을 저장할 수 있는 능력은 주변 처리 회로를 간단하게 한다. 반면에, 라인 버퍼의 크기가 작아서 더 많은 처리 회로를 요구하기도 한다. 라인 버퍼(420)는 두 개의 주사선에 해당하는 픽셀 데이터보다 적은 데이터를 저장하는 역할을 하기도 한다. 그러나, 요구되는 주변 회로는 여기에 설명된 것 보다 더 복잡할 수 있고 및/또는 업스케일 장치에 제공된 기능은 제한될 수 있다.

선택적인 실시예에서, 라인 버퍼(420)가 듀얼 포트 RAM 으로도 동작할 수 있다. 듀얼 포트 RAM 를 사용하면 시간축 컨버터의 실행을 간단하게 할 수 있다. 그러나, 잘 알려져 있다시피, 듀얼 포트 RAM 은 SRAM 보다 비싸다. 이러한 이유로 이후 설명은 단일 포트 SRAM을 사용하는 것으로 한다.

라인 버퍼(420)의 두 라인은 두 개의 뱅크/부분 으로 보일 수 있으며, 이 두 부분은 보통 기록 동작을 위한 핑퐁 버퍼(ping-pong buffer)로 사용된다. 즉, 소스의 주사선이 한 부분에 기록되면 다음의 주사선은 다른 부분에 기록된다.

판독 동작에 있어서, 상기 소스 이미지 픽셀 데이터는 소스 이미지 픽셀 데이터가 상기 다른 부분에 기록되는 동안 한 부분으로부터 판독된다. 그러나, 상기 소스 주사선의 일부는 아래 설명하는 이유로 인해 적어도 두번 판독된다.

라인 버퍼(420)에서의 데이터 판독율은 소스 이미지를 업스케일하는 동안 판독되는 픽셀 데이터의 판독율보다 높은데 이는 이미 언급한 보간을 위해 같은 주사선 데이터가 여러번 판독되기 때문이다. 이 점에서, 상기 데이터가 DCLK 를 사용하여 라인 버퍼(420)로 클록되는 경우라도, 주어진 기간동안 판독된 데이터의 총 량이 SCLK 주파수로 업스케일 장치(100)에 의해 수신된 데이터를 넘어서지 않음을 주목하라. 그러므로, 일부 클록 사이클 동안에는, 어떠한 픽셀 데이터로 상기 라인 버퍼(420)로 클록(또는 판독)되지 않는다.

따라서, 라인 버퍼(420)로부터의 픽셀 데이터를 판독하는 속도는 기록 속도보다 더 빠르다. 만일 판독이 기록이 시작된 다음 같은 부분에서 시작된다면, '초과(overrun)' 상태가 발생된다. 이 초과 상태를 예를들어 설명하도록 하겠다. 제1 주사선이 상기 제1 뱅크로 기록되고 판독 절차가 같은 뱅크에서 시작된다고 가정한다. 상기 제1 주사선은 처음 판독된다. 그러나, 그 판독 속도가 기록 속도보다 빠르기 때문에, 상기 판독 절차는 현재 기록되고 있는 상기 제1 주사선에 해당하는 데이터를 완전히 판독하여 그 제1 주사선에 관련되지 않은 추가의 데이터를 액세스 하게 될 것이다.

쉽게 이해할 수 있듯이, 그러한 상황에서는 잘못된 데이터가 판독되고 부정확한 디스플레이를 야기할 수 있다. 즉, 이 데이터에 기초하여 발생된 및/또는 디스플레이된 라인(들)에는 몇 몇 부분용 한 주사선에서 나온 픽셀 데이터가 포함될 것이고, 나머지 부분을 위한 다른 주사선에서 나온 픽셀 데이터가 있게 될 것이다.

초과 상태는 그 부분에서 판독이 시작된 다음 라인 버퍼(420)의 같은 부분에서 기록이 시작되는 것을 인식함으로서 피할 수 있다. 이는 판독 속도가 기록 속도 이상으로 수행되기 때문이다. 또한, 주사선이 충분한 레이트로 보간기(320)에 공급되어 소스 이미지의 프레임율과 같은 프레임율로 목적 이미지를 발생시킬 수 있어야 하도록 하는 더 다른 강제사항이 있을 수 있다. 따라서, 한 실시예에서, 소스 이미지의 주사선을 위한 픽셀 데이터는 상기 다른 부분에서의 판독의 시작이 레이스 상태(race condition)를 이끌게 되는 경우에는 두번 판독된다.

주사선이 판독되는 회수는 수직 스케일 성분에 따른다. 만일 5개의 라인이 7개의 라인으로 업스케일 되는 경우라면, 상기 5개 소스 주사선의 2개가 보간기(330)로 두번 공급될 것이다. 아래 설명을 통해 명확히 알 수 있겠지만, 라인 수식기 신호는 다른 결과가 되기도 하는 레이스 상태를 어드레스하는 이 해결책에 따라 보간기(330)와 시간축 컨버터(310) 사이의 안정된 동작을 가능하게 한다.

FIFO(430)는 라인 버퍼(420)로의 판독 및 기록 사이클 사이의 충돌을 해결하는데 사용된다. 즉, 라인 버퍼(420)의 한 실시예가 판독 및 기록을 공유하는 단일 포트만을 사용하면, 판독 및 기록 동작 모두 라인 버퍼(420) 로부터/로 수행될 수 있도고 사용될 메카니즘이 필요하게 된다. 일반적인 원리로는, 데이터는 라인 버퍼(420)로부터 FIFO(430)로 헤드를 판독하여 픽셀 데이터가 보간에 적합하도록 보증한다. 이 데이터가 보간을 위해 사용되는 동안, 픽셀 데이터는 라인 버퍼(420)로 기록되고 그로부터 판독된다. 입력 데이터 동기화 회로(410)에서 나온 데이터의 판독에서 일부 지연이 있으면, 입력 데이터 동기화 회로(410)에 충분한 크기의 FIFO/버퍼를 포함할 수 도 있다.

그러나, 업스케일이 있는 동안에는 더 낮은 클록율(즉,SCLK)로 입력 데이터 동기화 회로로 데이터가 수신되기 때문에, 본 명세서의 기재내용으로부터 당 기술분야의 통상의 지식을 가진자에게는 FIFO(430)이 수회 실행된다는 것은 분명한 것이다. FIFO(430) 실행의 한 예 및 관련된 제어 회로를 아래에 더 자세히 설명하도록 하겠다. 라인 버퍼(420)용으로 듀얼 포트 RAM 이 사용된다면 FIFO(430)이 필요하지 않음은 당연하다. 듀얼 포트 RAM 은 가격이 비싸고 점유 공간이 커서 적절한 장치는 아니다.

제어 로직(440)은 입력 데이터 동기화 회로(410), 라인 버퍼(420) 및 FIFO(430)를 조정하고 제어한다. 제어 로직(440)은 데이터 경로 제어 블록(330)의 한 포트로서 동작하기도 한다. 제어 로직(440)의 더 자세한 사항에 대해서는 아래에 설명하도록 하겠다.

6. 보간기

도 5는 보간기 라인 버퍼(510), 수직 보간기(520) 및 수평 보간기(530)이 포함된 보간기(320)의 한 실시예의 블록 다이어그램이다. 이 보간기의 실행 예에는 오직 두 개의 주사선만을 사용하여 데이터의 추가 주사선을 발생시키고 있다.

따라서, 수직 보간기(520)가 흐름 라인(현재 라인) 픽셀 데이터 및 앞서의 라인 픽셀 데이터를 입력으로 수신하고, 수직 보간을 실행한다. 상기 흐름 라인 픽셀 데이터 및 앞서의 라인 픽셀 데이터는 시간축 컨버터(310)(또는 FIFO(430)) 및 보간기 라인 버퍼(510)로부터 각 각 수신된다. 수직 보간은 알려진 방법으로 실행되어 추가의 수평 라인을 발생시킨다.

Vphase(수직 위상) 값으로 상기 흐름 주사선 및 앞서의 주사선 각 각이 발생된 추가적인 픽셀 데이터 값에 기여 정도를 결정하게 된다. 이 실행 예에서, 상기 Vphase 값을 0.25로, 상기 발생된 추가 주사선이 1/4 × 앞서의 주사선 ＋ 흐름 주사선으로 계산된다고 가정한다. Vphase 를 계산할 수 있는 이 방법을 아래에 보다 자세히 설명하도록 하겠다.

수직 보간의 출력에는 마지막 목적 이미지의 라인과 같은 수의 라인이 포함되어 있다. 그러나. 각 라인은 마지막 목적 이미지를 발생시키기 위해 상기 수평 방향으로 더 보간될 필요는 없다.

수평 보간기(530)가 각 각의 주사선(수직 업스케일을 일으키는 발생된 추가적 라인을 포함)을 위한 픽셀 데이터를 수신하고 수평 보간을 수행한다. 이 실시예에서, 상기 수신된 주사선에서 오직 하나의 픽셀 데이터만이 수평 방향을 위한 상기 추가 픽셀 데이터를 발생시키는데 사용된다. 그러나, 본 명세서의 기재 내용을 통해 본 발명의 범위 및 정신을 벗어나지 않는 한 수평 보간을 위한 다른 구조가 실행될 수 있음은 당 기술분야의 통상의 지식을 가진자에게 있어서는 명백한 것이다.

인접한 픽셀 데이터가 연속적으로 수신됨에 따라, 수평 보간기(530)에 일부 픽셀용 데이터를 저장하기 위한 소형의 버퍼가 포함되기도 한다. 상기 추가 픽셀 데이터에 기여하는 각 픽셀의 내용은 HPHASE 값에 의해 계산된다. 이 저장된 데이터는 수편 보간을 위해 사용된다. 수평 보간기(530)는 DCLK 클록 사이클당 하나의 픽셀 데이터율로 픽셀 데이터를 발생한다. DCLK 주파수가 목적 프레임율이 소스 프레임율과 같도록 계산됨에 따라, 상기 보간된 픽셀 데이터는 상기 소스 프레임율과 같은 프레임율로 발생된다.

보간기 라인 버퍼(610)은 수직 보간기(620)에 상기 앞서의 주사선을 공급한다. 보간기(620)가 데이터의 추가 주사선을 발생하는데 오직 하나의 앞서의 주사선만을 사용하므로, 보간기 라인 버퍼(610)에는 오직 하나의 데이터의 수평 주사선만을 저장할 수 있는 충분한 메모리가 포함된다. 라인 수식기(LQ) 신호의 삽입은 보간기 라인 버퍼(610)가 그 메모리를 현재 주사선의 픽셀 데이터로 교체시킨다. 일단 업데이트 되고 나면, 새로이 저장된 주사선 데이터는 LQ 신호가 다시 삽입되기 까지는 앞서의 주사선처럼 동작한다.

비록 보간기(320)를 추가 픽셀 데이터를 발생시키는데 오직 두 개의 주사선만을 사용하여 설명했지만, 본 발명의 범위 및 정신을 벗어나지 않는 한 당 기술분야의 통상의 지식을 가진자에게 있어서는 그 이상의 주사선 또는 다른 구조를 사용하여 보간작업을 실행할 수 있음이 명백한 것이다. 더 이상의 주사선을 사용하면, 보간 동작은 더 강도높게 계산될 수 있겠으나, 화질이 더 나은 디스플레이를 얻게 된다. 이러한 다른 실행을 위해 적어도 상기 보간기 라인 버퍼(510)는 크기가 달라야 한다.

도 6은 앞서 설명에 따라 보간이 이루어지는 동안에 발생된 픽셀의 시퀀스를 보다 더 자세히 설명하고 있다. 소스 이미지는 4개의 수평 소스 이미지 라인으로 구성되는데, 각 라인에는 610으로 표시된 8개의 픽셀이 포함되어 있다. 이 예에서, 상기 이미지는 수직 방향으로 3/2, 수평 방향으로 4/3 업스케일 된다. 수직 업스케일이 있은 후, 상기 픽셀 데이터는 620으로 나타난다. 620에서, 주사선 각 쌍은 3개의 주사선으로 업스케일 된 것으로 도시되어 있다. 발생된 추가 픽셀 데이터는 원에 어두운 색이 칠해져 있다. 수평 스케일링이 진행되는 동안, 3개의 픽셀 데이터 세트가 4/3 수평 스케일링 성분으로 인해 4개의 픽셀로 변환된다. 상기 수평 업스케일링으로 발생된 추가 픽셀 데이터가 ×표시된 원으로 도시되어 있다. 이 업스케일된 픽셀 데이터는 도 6에서 630으로 나타나 있다. 따라서, 수평 및 수직 업스케일이 완성된 다음에는, 업스케일된 이미지용 픽섹 데이터가 발생된다. 디스플레이 신호는 이 픽셀 데이터에 기초하여 발생된다.

7. 업스케일 장치(100)의 여러 단계내의 데이터 흐름율

위에서 설명한 실시예의 동작을 한 실시예의 업스케일 장치(100)의 여러 단계에서의 데이터 흐름율을 설명하여 더 설명하도록 한다. 시간축 컨버터(310) 및 보간기(320)의 성분들이 도 7에 나란히 도시되어 있다. 앞서 언급했다시피, 입력 데이터 동기화 회로(410)이 SCLK 신호를 사용하여 데이터를 수신하지만, 라인 버퍼(420)로 그 데이터를 발신하는데는 DCLK 주파수를 사용한다. 그러나, 데이터 흐름율은 상기 입력 데이터 동기화 회로(410)의 입력측과 출력측에서 모두 같다. 이 흐름율은 SCLK 주파수에 해당한다.

라인 버퍼(420)은 그의 데이터 흐름율과 같은 흐름율로 데이터를 수신한다. 그러나, 라인 버퍼(420)에서 전송된 이 데이터에는 상기 업스케일 동작을 위해 발생된 상기 추가 픽셀 데이터가 포함되어 있다. 상기 라인 및 픽셀 수식기 신호는 픽셀 데이터가 수직 보간기(620)으로 전송되는 동안 다음 라인 및 픽셀 데이터 각 각을 수식한다. 지금부터, 상기 데이터 흐름은 중간율(intermediate rate)로 나타낸다.

그러나, 수평 보간기(630)가 DCLK 클록 주기가 선택된 방법으로 인해 클록 사이클당 하나의 픽셀을 발생한다. 따라서, 데이터는 완전한 DCLK 주파수로 발생된다. 그러므로, 수평 보간기(630)의 출력부는 높은 데이터 흐름율로 동작하는 것으로 보인다.

발생된 라인 및 픽셀 수식기 신호의 방법을 아래에 더 자세히 설명하도록 하겠다.

8. LQ, PQ, HPHASE 및 VPHASE 의 발생

라인 수식기, 픽셀 수식기, Hphase 및 Vphase 값을 발생하는 실시예를 설명하도록 하겠다. 이 값 및 신호들은 본 발명의 범위 및 정신을 벗어나지 않는 한 여러 다른 방법으로 발생될 수도 있는 것이다.

도 8은 수직 스케일링 성분(VSF), DCLK 신호, 프레임 종단(EOF) 신호, 및 라인 종단(EOL) 신호를 입력으로 받아들이는 수직 이산 시간 발진기(Vertical Discreat Time Oscillator : VDTO)(800)의 블록 다이어그램이다. DTO는 당 기술분야에서 잘 알려져 있고 위상 누산기로도 언급될 수 있다. VSF 는 목적 이미지내의 라인 수에 의해 나누어진 소스 이미지 라인의 수로 계산된다. 따라서, 소스 이미지내에 두 개의 라인이 목적 이미지내의 3개의 라인으로 업스케일 된다면, VSF 는 2/3 일 될 것이다.

VDTO는 상기 라인 종단(EOL) 신호가 삽입되면 상기 VSF 값을 레지스터에 반복하여 더한다. 이 덧셈으로 인한 어떠한 나머지(이 덧셈 결과가 1과 같거나 1을 초과하는 경우)가 상기 라인 수식기 신호로서 발생된다. 이 덧셈의 나머지 값은 VPHASE 값으로 발생된다. EOF 신호가 삽입되면 누적 값(VPHASE)은 0으로 설정된다. EOL 신호가 연속적으로 삽입되면, VSF 값이 반복적으로 더해져서 VOHASE 및 LQ 신호를 발생시킨다.

따라서, 첫번째 EOL 신호(펄스)가 수신된 다음 VSF 값을 2/3로 가정하면, VPHASE 값은 2/3 으로 그리고 LQ 는 0으로 설정된다. 두번째 EOL 신호가 수신되고 난 후, VSF 값은 1/3 으로 LQ 는 1로 설정된다. EOL 신호가 수신되고 나면, VSF 값은 0으로 LP 는 1로 설정된다. 이 사이클은 여러번 반복된다. 그러므로, 수직 라인은 3번 중 두번은 수식된다. 나머지 한번은 보간을 위해 반복된다.

도 9는 수평 이산 시간 발진기(HDTO)(900)의 블록 다이어그램이다. HDTO(900)은 VDTO(800)과 비슷하게 동작하긴 하나, 다른 변수들로 동작하여 픽셀 수식기(PQ) 신호를 발생한다. HDTO(900)은 수평 스케일링 성분(HSF), DCLK 신호 및 라인 종단(EOL)을 입력으로 받아들이고, 수평 위상(VPHASE) 및 픽셀 수식기(PQ) 신호를 발생한다. HSF 는 각 각의 목적 주사선내의 픽셀 수에 의해 각 소스 주사선내의 픽셀 수를 나누어 계산된다. HSF 값은 반복적으로 더해져서 픽셀 수식기(나머지 값과 동일) 및 HPHASE 값을 발생한다. 이 덧셈 결과를 보유하게 되는 누산기는 EOL 신호가 수신되면 리셋된다.

9. 타이밍 다이어그램 설명

업스케일 장치(100)의 데이터 흐름 및 동작을 도 11에 도시된 타이밍 다이어그램을 가지고 더 설명한다. SRC-HREF 신호의 시간 크기를 T0 에서 T8 로 나눈다. T1, T3, T5 및 T7 은 소스 이미지에 해당하는 픽셀 데이터가 수신되는 기간을 나타낸다. T2, T4, T6 및 T8 은 소스 이미지를 수신하는 동안의 수평 되풀이 기간을 나타낸다. DST-HREF 신호는 목적 이미지 수평 라인의 활동 부분, 및 하나의 목적 이미지 수평 라인에서 다음 라인 까지의 전이을 나타낸다. DST-HREF 신호는 K1-K6 사이클로 분리되어 도시되어 있다.

WBANK 신호는 소스 이미지픽셀 데이터가 기록되는 두 뱅크를 계산한다. 설명을 위해, 라인 버퍼(420)에 두 개의 뱅크(B0,B1)가 있고 WBANK 신호가 하이(high)일 때 B0로 기록되고 로우(low)일 때 B1으로 기록되는 것으로 가정한다. 또한, RBANK 신호는 소스 이미지 주사선이 판독되는 것으로 뱅크를 제어한다.

상기 WBANK 및 RBANK 신호를 예를 통해 설명하도록 하겠다. 이 예를 위해, 소스 이미지에는 주사선(L0-L4)이 포함되어 있고 라인 버퍼(420)에는 이미 언급한 두 개의 뱅크(B0,B1)가 포함되어 있다고 가정한다. WBANK 상의 표시에 따르면, L0이 T0 전 주기에서 B1 에 기록된다. L1 및 L3 는 T1-T2 및 T5-T6 각 각의 주기 동안 B0 에 기록된다. L2 및 L4 는 T3-T4 및 T7-T8 각 각의 주기 동안 B1 에 기록된다.

설명을 위해, 판독 동작은 데이터가 현재 기록되는 뱅크와는 다른 뱅크에서 수행된다. 한 실시예에서, RBANK 시호의 값은 이 기본 상태를 충족하도록 제어된다. 따라서, DST-HREF 사이클 K1 및 K2 동안, 픽셀 데이터는 뱅크(B1)에서 판독된다. 사이클 K3 동안에는, 픽셀 데이터는 뱅크(B1)에서 판독된다. 이 RBANK 신호 레벨은 각 각의 DST-HREF 사이클 동안 판독된 데이터를 나타낸다.

각 각의 이 라인들이 보간을 위해 '현재 라인'으로 제공되는 시퀀스를 아래에 설명하도록 하겠다. 주어진 라인이 '현재 라인'에서 변화되면, 그 라인은 자동적으로 위에서 선택한 실행을 일으키는 보간을 위한 '앞서의 라인'이 될 것이다.

LQ 신호의 하이 값은 상기 보간기가 보간 기능이 현재의 SRC-DST 사이클이 끝난 다음 다음 주사선보다 앞서야 한다는 것을 나타낸다. 이에 응답하여, 보간기는 보간기 라이 버퍼를 업데이트 하여 현재 주사선을 저장한다. 그 결과, 저장된 주사선은 이어지는 보간 사이클을 위한 앞서의 라인으로 사용가능하게 된다. 한 실시예에서, LQ 신호는 이어지는 DST-HREF 사이클 동안 같은 라인이 보간을 위해 사용되어야 하는 가를 나타낸다. 한 합의에 따르면, 로우 신호 레벨은 현재 주사선이 상기 앞서의 주사선으로 반복되어야 함을 나타낸다.

그러므로, LQ 신호가 사이클 K1 동안에 로우이면, 라인 2 동안 뱅크(B1) 에서 판독이 반복된다. LQ 가 사이클 K2 동안에 하이 신호 레벨이면, 사이클 K2 다음에 뱅크(B1,B0)로부터 판독이 스위치된다. LQ 는 K3 동안 하이 신호 레벨로 유지된다. 그리고, 사이클 K3 의 끝에서 B0 에서 B1 으로 판독이 스위치 된다. 나머지 사이클도 비슷하게 설명된다.

시간축 컨버터(310)의 실행 예를 아래에 더 자세히 설명하도록 하겠다.

10. 시간축 컨버터의 실행 예

도 10은 본 발명에 따른 시간축 컨버터(310)의 실시예의 더 자세한 실행을 설명하는 블록 다이어그램이다. 시간축 컨버터(310)에는 데이터 동기화 회로(1010), 라인 버퍼(1020), FIFO(1030), 멀티플렉서(1040), 기록 제어 로직(WCL)(1050), 판독 제어 로직(RCL)(1060) 및 시퀀서 및 중재 로직(sequencer and arbitration logic : SAL)(1070)이 포함되어 있다.

데이터 동기화 회로(1010) 및 라인 버퍼(1020)의 구조 및 동작은 앞서 설명한 데이터 동기화 회로(410) 및 라인 버퍼(420)과 유사하며, 간단하게 하기 위해 본 장에서 반복하여 설명하지 않겠다. 이 3개의 로직 회로(1050,1060,1070)는 데이터경로 제어 블록(330)의 부분으로서 완전히 또는 부분적으로 수행되곤 한다. 이 세개의 로직 회로, FIFO(1030) 및 멀티플렉서(1040)을 아래에 더 자세히 설명하도록 하겠다.

한 실시예에서, FIFO(1030)에는 적어도 4개의 픽셀 데이터를 저장할 수 있는 충분한 메모리가 있다. FIFO(1030)는 FIFO-전체 신호를 구동하여 데이터의 나머지 양이 어떤 레벨 아래로 내려가면 로우 레벨로 되게 한다. SAL(1070)은 라인 러버(1020)으로의 액세스를 제어하고, 판독 및 기록 전환을 시퀀스 한다. 한 실시예에서, 상기 라인 버퍼(1020)로의 기록 및 판독 사이클 인터리브(interleave) 된다. 이것은 SAL(1070)을 위한 논리 수행을 간단하게 한다.

비록 멀티플렉서(1040)가 하나의 블록으로 도시되었으나, 여러개의 멀티플렉서로 실행됨을 바로 이해할 수 있을 것이다. 멀티플렉서(1040)는 TBC-Wcycle 신호의 제어하에 판독 트랜잭션 또는 기록 트랜잭션에 해당하는 정보를 출력 선로(1040)상에 선택적으로 전송한다. TBC-Rbank 신호는 특정 뱅크(B0 또는 B1)의 판독 형태를 나타낸다. 비슷하게, TBC-Wbank 신호는 기록 동작에 해당한다. 상기 TBC-Raddr 및 TBC-Waddr 버스는 액세스 되는 상기 뱅크내부의 메모리 어드레스를 유지한다. 각 각의 워드(word) 또는 바이트(byte)는 상기 라인 버퍼(1020)의 특정 수행에 따른 시간에서 액세스 될 수 있다.

기록 제어 로직(1050)은 한 주사선에서 상기 SRC-HREF 신호에 기초한 다른 주사선으로의 트랜잭션을 계산하고 주사선이 라인 버퍼(1020)의 선택 뱅크로 기록되게 하는 TBC-WBANK 신호를 발생한다. TBC-WINIT 신호는 라인의 시작을 나타내며 상기 기록 어드레스를 0로 설정되게 한다. TBC-WCE 신호는 상기 픽셀 데이터가 라인 버퍼(1020)로 기록되게 한다. DCLK 가 SCLK 보다 빠른 레이트로 동작함에 따라, TBC-WCE 는 기록 동작이 실제로 수행되는 동안 상기 DCLK 신호 내부의 특정 사이클을 선택한다.

판독 제어 로직(1060)은 위에서 설명한 픽셀 수식기 및 라인 수식기 신호를 사용하여 동작한다. DST-VCLR 신호는 목적 이미지 프레임의 시작은 나타낸다. TBC-RCE(판독 클록 사용가능(enable)) 신호는 픽셀 데이터가 라인 버퍼(1020)에서 판독되는 동안 클록 사이클을 나타낸다.

SAL(1070)은 기록 제어 로직(1050)과 판독 제어 로직(1060)을 인터페이스 시켜 라인 버퍼(1020)로의 판독 및 기록 트랜잭션을 조정 및 제어한다. 상기 기록 클록 사용가능(WCE) 신호는 유효 데이터가 라인 버퍼(1020)에 기록될 수 있는 시간 간격을 나타낸다. 상기 기록 스트로브(write strobe)(WSTB) 신호상의 스트로브는 이 데이터가 라인 버퍼(1020)로부터 판독되도록 한다. 상기 판독 클록 사용가능(RCE) 및 판독 스트로브(RSTB)는 비슷하게 동작하여 픽셀 데이터가 라인 버퍼(1020)로부터 판독되게 한다. RINIT 는 새로운 목적 수평 라인의 발생이 있기 전에 활동한다.

지금까지의 설명을 통해, 업스케일 장치(100)의 여러 실시예를 구성하는 것은 당 기술분야에 속하는 통상의 지식을 가진자에게는 명백하다는 것을 알 수 있을 것이다. 업스케일 장치(100)는 여러 환경에서 사용될 수 있다. 그 환경의 일부 예를 아래에 설명하도록 하겠다.

11. 디스플레이 신호를 발생하는 집적 회로의 부분으로서 업스케일 장치(100)

업스케일 장치(100)는 소스 이미지에 해당하는 업스케일 된 이미지을 발생시키는 여러 집적 회로로 사용될 수 있다. 디스플레이 신호는 목적 이미지내의 픽셀 데이터를 사용하여 발생되기도 한다. 그 예의 일부를 아래에 설명하도록 하겠다. 그러나, 본 발명의 범위 및 정신에 벗어나지 않는 한 이 업스케일 장치(100)가 다른 환경에서도 실행될 수 있음을 명백한 것이다.

도 12는 업스케일 된 이미지를 디스플레이 하기위해 컴퓨터 시스템에 사용될 수 있는 집적 회로(1200) 예의 블록 다이어그램이다. 집적 회로(1200)는 보통 마이크로프로세서나 RAM 등의 다른 성분들도 장착되어 있는 주 기판상에 위치한다. 접적 회로(1200)에는 그래픽 코어(1210), 업스케일 장치(1220) 및 디스플레이 인터페이스(1230)이 포함되어 있다. 업스케일 장치(1220)은 업스케일 장치(100)와 비슷하지만, 본 명세서에서의 다른 성분과 함계 동작하기 위한 특별한 수정 및/떠는 추가가 있을 수 있다.

그래픽 코어(1210)는 RGB 또는 YUY 등의 포멧으로 이미지 픽셀 데이터를 발생한다. 그래픽 코어(1210)는 종래의 것을 사용할 수 있으며 그 예로서, 시중에서 구할 수 있는 여러 그래픽 제오기 칩이 될 수 있겠다. 예를들면, 코어(1210)은 미국 캘리포니아주 94538 프리몬트 웨스트 워렌 애브뉴 3100 에 위치한 사이러스 로직 사(Cirrus Logic, Inc.)의 그래픽 제어기 칩인 CL-5436 인 VGA 코어를 사용할 수 있다. 이 VGA 코어는 일반적으로 픽셀 데이터를 공급하고 이 픽셀 데이터를 공급하는 과정에서 그래픽 동작(예를들어 래스터 동작)을 수행하기도 한다. 그래픽 코어(1210)은 보통 잘 알려져 있는 VGA/SVGA 모드내에 픽셀 데이터를 발생한다.

이 픽셀 데이터에 의해 표현된 이미지는 디스플레이 화면이, 예를들어 1280×1024 해상도를 갖는 LCD 패널로 업스케일 될 필요가 있을 수 있다. 따라서, 한 실시예에서, 업스케일 장치(1220)이 그러한 업스케일 동작을 수행한다. 업스케일 장치(1220)은 소스 이미지를 상기 소스 이미지의 해상도와는 상관없이 1280×1024 로 업스케일 할 수 있다. 즉, 디스플레이 패널이 업스케일 장치(1220)에의해 공급된 업스케일링 성분으로 인해 그 디스플레이 이미지로 가득 채워진다. 예를들어, 만일 상기 집적 회로(1200)이 노드북/랩탑 컴퓨터(컴팩, IBM, 도시바 등이 제조한 제품 사용가능)에 사용된다면, 업스케일 장치(1200)은 LCD 디스플레이를 상기 이미지로 가득 차게 할 수 있다.

디스플레이 인터페이스(1230)은 상기 업스케일 된 이미지의 픽셀 데이터를 수신하고 디스플레이 화면용 디스플레이 신호를 발생한다. 이 디스플레이 화면은 LCD 패널 또는 CRT 단말 등이 될 수 있다. 업스케일 장치(1220)은 코어 내부에서 집적될 수 있고 및/또는 다른 회로로서 수행될 수 있다. 예를들면, CRT 단말용 디스플레이 신호를 발생하는 동안, 업스케일 장치는 그 코어(1220) 내부에서 집적되기도 한다. 반면에, 만일 디스플레이 신호가 LCD 패널용으로 발생된다면, 업스케일 장치는 LCD 패널 해상도에 맞는 VGA 타입으로 발생된 디스플레이 데이터를 변환시키기 위한 것을 포함하기도 한다. 디스플레이 인터페이스(1230)은 알려지 방법으로 상기 디스플레이 화면의 타입에 따라 디스플레이 신호를 발생한다. 그러므로, 본 발명의 업스케일 장치는 LCD 패널용, CRT 단말용, LCD 투영기용, 또는 이와 유사한 화면을 위한 집적 회로로 수행될 수 있다. 집적 회로는 이러한 디스플레이 화면 모두를 위한 디스플레이 신호를 발생하도록 실행될 수 있다.

도 13은 평판 모니터 디스플레이 등의 디스플레이 유닛의 다른 형태로 수행되기에 적합한 집적 회로(1300)의 다른 실시예의 블록 다이어그램이다. 평판 모니터는 종래의 데스크탑 컴퓨터 시스템이나 텔레비젼 시스템에 사용이 증가하고 있다. 집적 회로(1300)는 보통 사용되는 시스템의 디스플레이 유닛 내부(또는 패널 유리상)에 위치해 있다.

집적회로(1300)는 아날로그 형태로 소스 이미지를 수신하고 본 발명에 따라 평판 모니터에 디스플레이 신호를 발생한다. 집적회로(1300)에는 아날로그-디지털 변환기(ADC)(1310), 업스케일 장치(1320), 및 패널 제어기(1330)이 포함되어 있다. ADC(1310) 및 패널 제어기(1330)은 종래의 것이 가능하다. 업스케일 장치(1320)은 업스케일 장치(100)과 유사하나, 특정 성분과의 인터페이스를 위해 수정되어 공급된다.

ADC(1310)는 아날로그 형태의 소스 이미지 데이터를 수신하고 종래 방법으로 그 소스 이미지를 나타내는 디지털 데이터를 공급한다. 업스케일 장치(1320)가 위에서 설명한 방법으로 ADC(1320)에게 SCLK 클록을 공급할 수 있다. 한 실시예에서, 이 SCLK 주파수가 더 다른 수평 업스케일링을 피하기 위해 제공된다. 즉, 각 각의 입력 주사선은 목적 이미지내의 픽셀 수와 같은 수로 샘플된다. 수평으로 업스케일된 목적 이미지 픽셀를 제공하기 위한 소스 이미지에 의존하여, 더 나은 화질을 얻게 된다.

그러나, 위에서 설명한 샘플링 구조는 만일 상기 소스 이미지에 원하지 않은 스펙트럼 성분이 포함되어 있는 경우에는 적합하지 않게 된다. 그러한 스펙스럼 성분이 존재한다면, 각 각의 소스 이미지 주사선은 원래의 소스 이미지 샘플율로 샘플된다.

업스케일 장치(1320)은 위에서 설명한 개념에 따라 DCLK 주파수를 발생하고 그 이미지는 앞서의 설명과 같이 수직 방향으로 업스케일 된다. 따라서, DCLK 신호를 사용하여, 업스케일 장치(1320)는 목적 이미지용의 픽셀 데이터를 발생한다. 패널 제어기(1330)는 업스케일 장치(1320)로부터 이 픽셀 데이터를 수신하고 알려진 방법으로 평판 모니터에 디스플레이 신호를 발생한다. 그러므로, 본 발명은 평판 모니터에서도 사용할 수 있다.

위에서 설명한 상기 집적 회로는 여러 시스템에서 사용할 수 있다. 그러한 시스템의 예를 지금부터 설명하도록 하겠다. 그러나, 본 발명의 범위 및 정신에 벗어나지 않는 한 여러 다른 시스템에서도 실시될 수 있음은 명백한 것이다.

12. 본 발명의 집적회로를 사용하는 컴퓨터 시스템

도 14는 본 발명의 업스케일 장치를 사용하는 컴퓨터 시스템(1400)의 한 예의 블록 다이어그램 이다. 컴퓨터 시스템(1400)에는 중앙 처리 장치(CPU)(1410), RAM(1420), 하나 이상의 주변장치(1430), 그래픽 제어기(1470) 및 디스플레이 유닛(1470)이 포함되어 있다. 이 모든 성분들은 버스(1450)을 통해 통신을 하게 되는데, 실제적으로는 적절한 인터페이스로 접속된 여러 물리적 버스가 있을 수 있다.

이 본 발명의 실시예에 있는 CPU(1410), RAM(1420) 및 주변장치(1430)들은 종래의 것들이다. 예를들어, CPU(1410)은 인텔사(Intel Corp.)의 펜티엄 프로세서 등의 프로세서이다. RAM(1420)은 명령 및 데이터를 저장하는 시스템/주 메모리를 나타낸다. 상기 명령 및 데이터는 하드 디스크 등의 주변장치로부터 판독된다. CPU(1410)은 상기 데이터를 사용하여 명령을 수행하여 여러 기능을 공급한다. 그러한 기능을 제공하여, 컴퓨터 시스템(1400)은 본 발명을 사용한다.

그래픽 제어기(1410)는 버스(1450)상으로 RAM(1420) 및 CPU(1410)로부터 알려진 형태(예를들면 RGB, YUV)로 픽셀 데이터를 수신한다. 또한 그래픽 제어기(1410)는 CPU(1410)로부터 명령을 수신한다. 이 명령은 업스케일링 동작을 포함하고 있는 픽셀 데이터의 전송을 지시할 수 있다. 업스케일 동작의 경우, CPU(1410)는 수평 및 수직 업스케일링 성분을 나타낸다. 이 성분들은 응용 프로그램 또는 사용자에 의한 업스케일링 요구에 의해 교대로 특정된다.

그래픽 제어기(1410)에는 위에서 설명한 집적회로(1200)가 포함될 수 있다. 따라서, 그래픽 제어기(1410)은 그래픽 데이터를 수신하고 버스(1450)상에 명령을 하고, 그명령에 업스케일 동작이 지정되어 있다면 소스 이미지를 업스케일 하고 디스플레이 유닛(1470)용 디스플레이 신호를 발생한다. 이 디스플레이 신호에 응답하여, 디스플레이 유닛(1470)은 디스플레이 유닛(1470)에 포함되어 있는 디스플레이 스크린상에 이 업스케일된 이미지의 디스플레이를 발생한다. 디스플레이 유닛(1470)은, 예를들어 많은 노트북에서 사용되는 LCD 패널일 수 있다.

선택적인 실시예가 도 15에 도시되어 있는데, 집적회로(1300)가 디스플레이 유닛(1570)내부에 포함되어 있다. RAM(1570), CPU(1410) 및 주변장치(1530)들은 도 14의 해당 성분들과 유사하여, 자세한 설명은 하지 않는다. 이 컴퓨터 시스템(1500)의 실시예에서, 그래픽 제어기(1560)은 아날로그 데이터 형태로 이미지를 발생시키는 종래의 집적회로일 수 있다.

디스플레이 유닛(1570)은 평판 모니터 또는 평판 패널 투사기(예를들어 미국의 인포커스사(InFocus Company 제품 사용가능)으로 구성된다. 한 실시예에서, 디스플레이 유닛(1570)은 그래픽 제어기(1560)로부터 아날로그 데이터와 HSYNC 및 VSYNC 신호를 수신한다. 디스플레이 유닛(1570)에는 위에서 설명한 1300 같은 집적회로 및 디지털 디스플레이 스크린(도시하지 않음) 이 포함되어 있다. 디지털 디스플레이 스크린은 보통 수평 라인인 여러 픽셀로 조직된 디스플레이 영역으로 특정되어 있다. 디스플레이 유닛(1570)은 디지털 디스플레이 스크린을 포함하고 있는 것처럼 디지털 디스플레이 디바이스로 언급되기도 한다.

사익 업스케일 장치는 이미 설명한 바와 같이 ADC 로 SCLK 신호를 공급하기도 한다. SCLK 는 앞서 관련 출원란을 통해 언급하였던 본 출원과 동시 계류중인 디지털 디스플레이 유닛의 클록 복구 방법 및 장치라는 제목의 미국 특허출원에 설명된 디지털 위상-로크된 루프 회로를 사용하여 발생되기도 한다.

집적회로(1300)는 상기 디지털 디스플레이 스크린에 제공된 표시 크기에 적합하도록 이미지를 업스케일 한다. 만일 상기 디지털 디스플레이 스크린이 소스 이미지에 비해 상당히 크다면, 본 발명의 업스케일 장치는 두 개의 소스 이미지 주사선보다 많은 주사선을 사용하여 양질의 화질을 얻도록 한다.

13. 저비용 텔레비젼

위에서 설명한 상기 업스케일 장치는 일반 텔레비젼에서도 사용될 수 있다. 일반 텔레비젼은 전체적인 가격이 비싸지 않을 것이 요구되는 것이 한 특징이다. 반면에, 비싼 텔레비젼 시스템은 업스케일링 성분을 위한 대형 메모리 프레임 버퍼의 비용을 조정할 수 있을 수 있다. 따라서, 본 발명은 업스케일을 위한 프렝임 버퍼를 필요로 하지 않기 때문에 낮은 가격의 텔레비젼에 특히 적합하다.

도 16은 본 발명의 텔레비젼(1600) 실시예의 블록 다이어그램이다. 텔레비젼(1600)에는 아날로그 비디오 디코더(AVD)(1610), ADC(1620), 업스케일 장치(1630), 색 공간 변환기(1640), 패널 인터페이스(1650), 및 디스플레이 패널(1660)이 포함되어 있다. AVD(1610) 은 선로(1601)로 텔레비젼 신호를 수신하고 알려진 방법으로 YUV 신호 및 해당하는 HSYNC 및 VSYNC 신호를 발생한다.

ADC(1620)는 알려진 방법으로 아날로그 신호를 디지털 신호로 변환시킨다. 픽셀 데이터는 당 기술분야에서 알려진 방법인 YUV 포멧으로 발생될 수 있다. 업스케일 장치(1630)는 위에서 설명한 방법으로 ADC(1620)에 클록 신호를 공급한다. 상기 클록 신호의 주파수는 각 주사선이 목적 이미지내의 픽셀 데이터 수와 같은 수로 샘플되도록 제어된다. 상기 설명에 따른 상기 YUV 픽셀 데이터을 업스케일 하는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백한 것이다.

색 공간 변환기(CSC)(1640)의 기능 및 수행은 당 기술분야에서는 잘 알려진 것이다. CSC(1640)은 상기 YUV 픽셀 데이터를 RGB 픽셀 데이터로 변환시킨다. 패널 인터페이스(1650)는 상기 RGB 픽셀 데이터로부터 디스플레이 신호를 발생하고 알려진 방법으로 패널(1650)상에 목적 이미지를 발생시킨다.

14. 디지털 비디오 카메라

도 17은 충전 결합된 디바이스(CCD) 이미지 장치(1710), ADC(1720), 업스케일 장치(1730), 및 비월주사기(interlacer)(1740)가 포함되어 있는 디지털 비디오 카메라의 한 실시예의 블록 다이어그램이다. CCD 이미지 장치(1710)는 일반 제품이며 시중에서 구할 수 있는 여러 아날로그/디지털 비디오 카메라에서 발견할 수 있다. CCD 이미지 장치(1710)은 보통 그 CCD 크기에 따라 768×494 또는 510×454 또는 537×550 의 크기로 이미지를 발생한다. 이 이미지는 상기 비디오 시스템(CCIR 601/SQP 또는 PAL/NTSC/SECAM)에 따라 720×485 또는 640×485 또는 768×575 또는 720×575 의 하나로 업스케일 된다.

ADC(1720)는 CCD 이미지 장치(1710)에서 나온 상기 아날로그 신호를 업스케일 장치(1730)가 클록 공급하는 동안 디지털 픽셀 데이터로 변화시킨다. 업스케일 장치(1730)는 이 이미지를 목적 크기로 업스케일 한다. 비월주사기(1740)는 알려진 여러 방법 중 한 방법으로 비월주사된 신호를 발생시켜 디스플레이 신호를 발생한다.

업스케일 장치(1730)는 또한 디지털 줌(digital zoom)을 공급하는 데도 사용될 수 있다. 즉, 줌 특성을 제공하기 위해 비싼 렌즈를 사용하는 대신, 업스케일 장치(1730)가 사용자에게 줌 특성을 제공하는데 사용될 수 있다. 비슷하게, 상기 업스케일 장치는 소스 이미지의 목적 부분을 확대하는 등의 특정 효과를 제공하는데 사용될 수 도 있다. 소스 이미지의 종횡비가 유지될 필요가 없으므로, 상기 업스케일 장치는 특별한 효과에 특히 적합하다.

15. CCD 뷰파인더를 갖춘 하이 앤드 디지털 카메라

도 18은 CCD 뷰파인더(viewfinder)가 있는 하이 앤드(high end) 디지털 카메라의 한 실시예의 블록 다이어그램이다. 일반적인 사용에 있어서, 사용자는 대상물체가 목적 구도로 잡힐 때 까지 뷰파인더를 사용하여 대상물체를 관찰한다. 만족하게 되면, 사용자는 보통 화면 포획 회로(1850)을 사용하여 현재 관찰된 대상물체를 포착하기 위해 단추를 누른다. 이러한 상황에서, 사용자는 화면 포획 회로(1850)의 경로를 사용할 수 있다.

따라서, CCD 이미지 장치(1810)은 알려진 방법으로 보통 764×494 또는 510×494 또는 537×550 의 크기로 이미지를 제공한다. ADC(1820)는 이 아날로그 이미지를 디지털 픽셀 데이터로 변환하고 업스케일 장치(1830)의 입력으로 공급한다. 업스케일 장치(1830)는 ADC(1810)에 SCLK 신호를 제공한다.

업스케일 장치(1830)는 이 소스 이미지(ADC(1820)에서 수신된)를 목적 크기로 업스케일 한다. 이 업스케일된 이미지는 이 이미지가 간단히 포획되는 경우라도 보통 목적 이미지를 의미한다. 업스케일 장치(1830)는 상기 이미지를 기록될 매체 또는 기록 포멧에 따라 720×485 또는 640×485 또는 768×575 또는 720×575 로 업스케일 한다. 상기 화면 포획 회로(1850)는 알려진 방법으로 상기 대상물체를 포획하기 위한 비디오 포멧, 비월주사, 및 부호화 등의 하나 이상의 여러 기능들을 수행할 수 있다. 상기 화면 포획 회로의 수행능력은 상기 대상물체를 기록하는데 선택된 매체 및 특정되는 표준에 따라 달라진다. 따라서, 지금까지 설명한 업스케일 장치는 본 란에서 설명된 디지털 카메라에서도 사용될 수 있다.

본 발명의 업스케일 장치는 디지털 줌(광학적 줌과 대비)를 공급하는데도 사용될 수 있다. 이 경우, 소스 이미지는 본 발명의 업스케일 장치를 사용하여 업스케일 되고 그 업스케일된 이미지는 상기 디지털 카메라를 사용하여 표시된다. 또한, 상기 업스케일 장치는 특정 효과를 제공하기 위한 디지털 확대 유리로 사용될 수 도 있다.

16. 결론

지금까지 본 발명의 여러 실시예들을 설명하였는데, 단지 예의 방법으로 설명된 것으로 상기 예들로 본 발명이 제한되는 것이 아님을 알 수 있을 것이다. 따라서, 본 발명의 범위 및 한도는 상기 설명된 실시예들로 한정되지 않는 것이며, 첨부된 특허청구범위에 따라서만 제한되는 것이다.

본 발명의 상기 소스 이미지는 일반적으로 하나 또는 그 이상의 연속되는 프레임으로 수신되며, 각 각의 소스 프레임 또는 프레임의 부분은 본 발명에 따라 업스케일 될 수 있다. 각 각의 소스 프레임(또는 일반적으로 소스 이미지)에는 여러 소스 주사선이 있어서, 각 각의 주사선에는 여러 픽셀(소스 이미지 픽셀 데이터)이 포함되어 있다.

상기 소스 이미지 픽셀 데이터는 최초의 클록율로 수신된다. 업스케일된 이미지 픽셀 데이터는 두번째 클록율을 사용하여 발생된다. 이 두번째 클록율은 수신된 소스 이미지가 상기 발생된 업스케일된 이미지의 플레임율과 동일한 프레임율이 되도록 계산된다. 상기 업스케일 장치의 다른 내부 블록이 이 요구를 만족하여 동작되도록 디자인될 필요가 있다.

또한, 이러한 기능은 본 발명의 한 실시예내의 라인 버퍼만을 사용하여 얻을 수도 있다. 그러므로, 본 발명에 따른 시스템에는 본 발명의 하나 이상의 장점을 제공하는 플레임 버퍼 등의 큰 메모리를 요구하지 않기도 한다. 프레임 버퍼는 메모리 크기가 커서 많은 양의 전력을 소비하고 가격이 비싸기도 하다. 따라서, 라인 버퍼만을 사용하여 본 발명은 높은 전력소비 및 고비용을 피할 수 있다.

Claims

1. 소스 이미지 프레임을 수평 및 수직 방향으로 업스케일 하여 목적 이미지 프레임을 발생시키는 방법에 있어서, 상기 소스 이미지 프레임은 각 각이 여러 소스 픽셀 데이터를 포함하고 있는 다수의 주사선을 포함하고 있고, 상기 목적 이미지 프레임은 각 각이 목적 픽셀 데이터를 포함하고 있는 다수의 목적 라인을 포함하고 있으며,

(a) 제1 클록 신호를 사용하여 상기 소스 이미지 프레임내에 포함된 다수의 소스 픽셀 데이터를 수신하는 단계;

(b) 제1 클록 신호를 발생하는 단계;

(c) 상기 소스 이미지 프레임을 업스케일 하여 상기 목적 이미지 프레임을 나타내는 상기 다수의 목적 픽셀 데이터를 발생하는 단계; 및

(d) 상기 제2 클록 신호를 사용하여 상기 목적 이미지 프레임을 나타내는 상기 다수의 목적 픽셀 데이터를 공급하는 단계를 구비하고,

상기 제2 클록 신호는 상기 다수의 목적 픽셀 데이터를 공급하는 시간이 상기 목적 이미지 프레임내의 상기 소스 픽셀 데이터를 수신하는 기간과 같도록 클록 주기를 발생되는 것을 특징으로 하는 방법.

제 1 항에 있어서, 상기 (c)단계에: (e) 단계 (a)에서 수신된 상기 다수의 소스 픽셀 데이터를 라인 버퍼로 기록하는 단계; 및 (f) 상기 제2 클록 신호를 사용하여 단계 (e)에서 기록된 상기 다수의 소스 픽셀 데이터를 판독하는 단계를 더 구비하고, 상기 소스 픽셀 데이터의 일부는 상기 소스 이미지를 업스케일 하기 위해 반복되는 것을 특징으로 하는 방법.

제 2 항에 있어서, (g) 상기 업스케일된 이미지내의 픽셀 데이터를 보간하여 상기 목적 이미지를 발생시키는 단계를 더 구비하는 것을 특징으로 하는 방법.

제 3 항에 있어서, (f) 및 (g) 단계 사이에 FIFO 내의 상기 업스케일된 이미지의 픽셀 데이터를 저장하는 단계를 더 구비하는 것을 특징으로 하는 방법.

제 3 항에 있어서, 단계 (g)에 보간을 위해 적어도 현재 주사선 및 앞서의 주사선을 사용하는 단계가 더 구비되며, 상기 현재 주사선 및 상기 앞서의 주사선은 상기 다수의 소스 주사선에 포함되는 것을 특징으로 하는 방법.

제 5 항에 있어서, 상기 소스 주사선 중 적어도 하나는 현재 주사선을 여러번 사용하는 것을 특징으로 하는 방법.

제 6 항에 있어서, 상기 소스 주사선의 적어도 한 주사선이 현재 주사선으로 사용될 때를 나타내는 라인 수식기 신호를 공급하는 단계를 더 구비하는 것을 특징으로 하는 방법.

제 7 항에 있어서, 단계 (f)에서 공급된 픽셀 데이터가 다음의 소스 이미지 픽셀 데이터에 해당하는 때를 나타내는 픽셀 수식기 신호를 공급하는 단계를 더 구비하는 것을 특징으로 하는 방법.

제 1 항에 있어서, 소스 이미지에는 하나 이상의 상기 소스 이미지 프레임이 포함되어 있고, 목적 이미지는 상기 소스 이미지 프레임 각 각에 해당하는 목적 이미지 프레임을 발생하는 것에 의해 발생된 상기 소스 이미지에 해당하는 것을 특징으로 하는 방법.

제 2 항에 있어서, 상기 제2 클록 신호는 상기 제1 클록 신호와 비례하여 로크되는 것을 특징으로 하는 방법.

제 10 항에 있어서, 상기 비율은 (Htotal_src × Vtotal_src)/(Htotal_dst × Vtotal_dst)이며, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 소스 주사선 및 목적 라인내의 픽셀의 총 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 은 소스 이미지 프레임 및 목적 이미지 프레임 내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 방법.

소스 이미지를 수직 및 수평 방향 모두로 업스케일 하여 목적 이미지를 발생시키는 회로에 있어서, 상기 소스 이미지에는 각 각이 여러 소스 픽셀 데이터가 있는 다수의 소스 주사선이 포함되어 있고, 상기 목적 이미지에는 각 각이 여러 목적 픽셀 데이터가 있는 다수의 목적 라인이 포함되어 있으며, 제1 클록 신호를 사용하여 상기 소스 이미지에 포함되어 있는 다수의 소스 이미지 데이터를 수신하는 수신 수단; 제2 클록 신호를 공급하는 클록 수단; 및 상기 소스 이미지를 수직 및 수평 방향 모두로 업스케일 하여 업스케일된 이미지를 발생하는 수단을 구비하고, 상기 업스케일된 이미지에는 목적 이미지의 목적 픽셀 수와 같은 수의 픽셀이 포함되어 있고, 상기 업스케일 수단은 상기 제2 클록 신호를 사용하여 상기 업스케일된 이미지에 해당하는 픽셀 데이터를 공급하며, 상기 제2 클록 신호는 상기 업스케일된 이미지의 픽셀 데이터를 공급하는 시간이 상기 소스 이미지의 소스 이미지 픽셀 데이터를 수신하는 기간과 같도록 하는 클록 주기를 가지고 있는 것을 특징으로 하는 회로.

제 12 항에 있어서, 상기 업스케일 수단은: 라인 버퍼; 상기 라인 버퍼로 상기 다수의 소스 픽셀 데이터를 기록하는 기록 수단; 상기 라인 버퍼내의 상기 다수의 소스 픽셀 데이터를 판독하는 판독 수단을 구비하고, 상기 라인 버퍼내에 저장된 소스 픽셀 데이터의 일부는 상기 업스케일된 이미지를 공급하기 위해 반복되며, 상기 업스케일된 이미지에 해당하는 픽셀 데이터는 상기 제2 클록 신호를 사용하여 공급되는 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 라인 버퍼에는 듀얼-포트 메모리가 구성되어 있으며, 상기 판독 동작은 상기 기록 수단이 상기 다수의 소스 픽셀 데이터를 기록하게 되는 포트와는 다른 포트에서 시작되는 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 라인 버퍼에 단일 포트 RAM 이 구비되어 있는 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 라인 버퍼에 픽셀 데이터의 적어도 두 개의 주사선을 저장할 수 있는 충분한 메모리가 포함되는 것을 특징으로 하는 회로.

제 13 항에 있어서, 삭이 업스케일된 이미지내의 픽셀 데이터를 보간하여 상기 목적 이미지에 해당하는 다수의 픽셀 데이터를 발생시키는 보간기를 더 구비하는 것을 특징으로 하는 회로.

소스 이미지를 수직 및 수평 방향 모두로 업스케일하여 목적 이미지를 발생시키는 업스케일 장치 회로에 있어서, 상기 소스 이미지에는 각 각이 여러 소스 픽셀 데이터가 있는 다수의 소스 주사선을 포함하고 있고, 상기 목적 이미지에는 각 각이 여러 목적 픽셀 데이터가 있는 다수의 목적 라인이 포함되어 있으며, 소스 클록 신호를 사용하여 소스 프레임율로 상기 다수의 소스 픽셀 데이터를 수신하는 데이터 동기화 회로; 목적 클록 신호를 발생하는 클록 신호 발생기; 상기 목적 클록 신호를 사용하여 상기 다수의 소스 픽셀 데이터를 수신 및 저장하는 라인 버퍼; 및 상기 다수의 소스 픽셀 데이터가 상기 라인 버퍼로부터 판독되도록 하는 제어 블록을 구비하고, 상기 제어 회로는 수직 및 수평 방향 모두로 업스케일된 이미지를 발생시키게 하고, 상기 업스케일된 이미지에 상기 목적 이미진의 목적 이미지 픽셀 데이터의 수와 같은 수의 픽셀 데이터 수가 포함되어 있고, 상기 목적 클록 신호는 상기 소스 프레임율이 상기 목적 프레임율과 같도록 하는 클록 주기를 가지는 것을 특징으로 하는 회로.

제 18 항에 있어서, 상기 라인 버퍼로부터 판독된 앞서의 픽셀 데이터가 반복되는 때를 나타내는 픽셀 수식기 신호를 더 구비하는 것을 특징으로 하는 회로.

제 19 항에 있어서, 보간을 위해 적어도 현재의 주사선 및 앞서의 주사선을 사용하는 보간기를 더 구비하고, 상기 현재의 주사선 및 앞서의 주사선은 상기 다수의 소스 주사선에 포함되며, 상기 보간기는 현재 주사선으로 상기 다수의 소스 주사선의 하나를 사용하는 것을 특징으로 하는 회로.

제 18 항에 있어서, 상기 라인 버퍼는 적어도 두 개의 소스 주사선을 저장하기에 충분한 메모리를 구비하는 것을 특징으로 하는 회로.

소스 이미지를 수신하고 이 소스 이미지를 나타내는 다수의 소스 픽셀 데이터를 공급하는 수신 수단; 상기 수신 수단에 결합되어 있고, 상기 소스 이미지를 수직 및 수평 방향 모두로 업스케일 하여 목적 이미지를 나타내는 다수의 목적 픽셀 데이터를 발생시키는 업스케일 장치; 및 목적 프레임율로 목적 이미지를 디스플레이 하는 디스플레이 스크린을 구비하고, 상기 업스케일 장치는, 소스 클록 신호를 사용하여 소스 프레임율로 상기 다수의 소스 픽셀 데이터를 수신하는 데이터 동기화 회로; 목적 클록 신호를 발생하는 클록 신호 발생기; 상기 목적 클록 신호를 사용하여 상기 다수의 소스 픽셀 데이터를 수신하는 라인 버퍼; 및 상기 다수의 소스 픽셀 데이터가 상기 라인 버퍼로부터 판독되게 하는 제어 블록을 구비하고, 상기 제어 블록은 상기 업스케일 장치가 상기 목적 이미지를 발생시키게 하고, 상기 목적 이미지는 목적 프레임율로 발생되고, 상기 목적 클록 신호는 상기 소스 프레임율이 상기 목적 프레임율과 같도록 하는 클록 주기를 가지고 있는 것을 특징으로 하는 이미지 디스프레이 시스템.

제 22 항에 있어서, 컴퓨터 시스템을 구비하고 있고, 상기 컴퓨터 시스템은: 버스상으로 명령을 공급하는 중앙 처리 장치(CPU); 상기 버스에 결합된 RAM; 소스 이미지를 나타내는 다수의 소스 픽셀 데이터용 그래픽 제어 회로를 더 구비하는 것을 특징으로 하는 시스템.

제 23 항에 있어서, 상기 업스케일 장치는 하나의 집적 회로로서 상기 그래픽 제어기에 장착되는 것을 특징으로 하는 시스템.

제 23 항에 있어서, 상기 업스케일 장치는 디스플레이 유닛에 장착되는 것을 특징으로 하는 시스템.

제 25 항에 있어서, 상기 디스플레이 유닛은 평판 모니터로 구성되는 것을 특징으로 하는 시스템.

제 22 항에 있어서, 상기 시스템은 텔레비전 시스템인 것을 특징으로 하는 시스템.

제 22 항에 있어서, 상기 시스템은 비디오 카메라인 것을 특징으로 하는 시스템.

제 22 항에 있어서,상기 시스템은 디지털 카메라인 것을 특징으로 하는 시스템.

소스 이미지를 수신하고 이 소스 이미지를 나타내는 다수의 소스 픽셀 데이터를 공급하는 수신 수단; 상기 수신 수단과 결합되어 있고, 상기 소스 이미지를 수직 및 수평 방향 모두로 업스케일 하여 목적 이미지를 나타내는 다수의 목적 픽셀 데이터를 발생시키는 업스케일 장치; 및 목적 프레임율로 목적 이미지를 디스플레이 하는 디스플레이 스크린을 구비하고, 상기 업스케일 장치는: 소스 프레임율로 상기 다수의 소스 픽셀 데이터를 수신하는 데이터 동기화 회로; 목적 클록 신호를 발생하는 클록 신호 발생기; 상기 목적 클록 신호를 사용하여 상기 다수의 소스 픽셀 데이터를 수신하는 라인 버퍼; 및 상기 다수의 소스 픽셀 데이터가 상기 라인 버퍼로부터 판독되게 하는 제어 블록을 구비하고, 상기 제어 블록은 상기 업스케일 장치가 상기 목적 이미지를 발생하게 하고, 상기 목적 이미지는 목적 프레임율로 발생되며, 상기 목적 클록 신호는 상기 소스 프레임율이 상기 목적 프레임율과 같게 되는 클록 주기를 가지는 것을 특징으로 하는 디지털 디스플레이 장치.

제 30 항에 있어서, 상기 소스 이미지는 아날로그 데이터로 수신되고, 상기 디지털 디스플레이 장치는 상기 아날로그 디스플레이 데이터를 샘플링 하는 소스 클록을 발생하는 것을 특징으로 하는 장치.

제 30 항에 있어서, 사익 소스 이미지는 외부에서 발생된 소스 클록을 사용하여 수신되고, 상기 목적 클록은 상기 소스 클록과 로크되는 것을 특징으로 하는 장치.

제 1 항에 있어서, 상기 소스 이미지는 제1 종횡비를 가지고 있고 상기 목적 이미지 프레임은 제2 종횡비를 가지고 있으며, 상기 제1 종횡비는 상기 제2 종횡비와 같이 않은 것을 특징으로 하는 방법.

제 33 항에 있어서, 상기 다수의 목적 라인내의 라인 수는 상기 다수의 소스 주사선내의 라인 수와 같지 않은 것을 특징으로 하는 방법.

제 34 항에 있어서, 단계 (c)는: (e) 단계 (a)에서 수신된 다수의 소스 픽셀 데이터를 라인 버퍼로 기록하는 단계; 및 (f) 상기 제2 클록 신호를 사용하여 단계 (e)에서 기록된 상기 다수의 소스 픽셀 데이터를 판독하고, 상기 소스 픽셀 데이터의 일부는 상기 소스 이미지를 업스케일 하기위해 반복되는 것을 특징으로 하는 방법.

제 1 항에 있어서, 아날로그 신호 형태로 상기 소스 이미지를 수신하는 단계; 상기 제1 클록 신호를 발생하는 단계; 및 상기 제1 클록 신호를 사용하여 상기 아날로그 신호를 샘플링 하는 단계를 더 구비하는 것을 특징으로 하는 방법.

제 36 항에 있어서, 상기 제1 클록 신호는 상기 소스 이미지내의 각 각의 소스 주사선이 각 각의 목적 라인내의 목적 픽셀 데이터의 수와 같은 수로 샘플되는 주파수를 가지고 발생되는 것을 특징으로 하는 방법.

제 13 항에 있어서, 상기 소스 이미지는 제1 종횡비를 가지고 있고, 상기 목적 이미지 프레임은 제2 종횡비를 가지고 있으며, 상기 제1 종횡비가 상기 제2 종횡비와 같지 않은 것을 특징으로하는 회로.

제 38 항에 있어서, 상기 다수의 목적 라인내의 라인 수는 상기 다수의 소스 주사선내의 라인 수와 같지 않은 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 소스 이미지는 아날로그 신호 형태로 수신되고, 상기 회로는: 상기 제1 클록 신호를 발생하는 수단; 및 상기 제1 클록 신호를 사용하여 상기 아날로그 신호를 샘플링하는 수단을 더 구비하고, 상기 제1 클록 신호는 상기 소스 이미지내의 각 각의 소스 주사선이 각 각의 목적 라인내의 목적 픽셀 데이터의 수와 같은 수로 샘플되도록 하는 주파수를 가지고 발생되는 것을 특징으로 하는 회로.

제 18 항에 있어서, 상기 소스 이미지는 제1 종횡비를 가지고 있고, 상기 목적 이미지 프레임은 제2 종횡비를 가지고 있으며, 상기 제1 종횡비는 상기 제2 종횡비와는 같지 않은 것을 특징으로 하는 회로.

제 41 항에 있어서, 상기 다수의 목적 라인내의 라인 수가 상기 다수의 소스 주사선내의 라인 수와 같지 않은 것을 특징으로 하는 회로.

제 18 항에 있어서, 상기 소스 이미지는 아날로그 신호 형태로 수신되고, 상기 업스케일 장치는 상기 제1 클록 신호를 발생시키는 제2 클록 발생기를 구비하고, 상기 제1 클록 신호는 상기 아날로그 신호를 샘플링 하는 샘플링 회로에 공급되고, 상기 제1 클록 신호는 상기 소스 이미지내의 각 각의 소스 주사선이 각 각의 목적 라인내의 목적 픽셀 데이터의 수와 같은 수로 샘플되도록 하는 주파수를 가지고 발생되는 것을 특징으로 하는 회로.

제 22 항에 있어서, 상기 소스 이미지는 제1 종횡비를 가지고 있고, 상기 목적 이미지 프레임은 제2 종횡비를 가지고 있으며, 상기 제1 종횡비는 상기 제2 종횡비과 같지 않은 것을 특징으로 하는 시스템.

제 44 항에 있어서, 상기 다수의 목적 라인내의 라인 수는 상기 다수의 소스 주사선내의 라인 수와 같지 않은 것을 특징으로 하는 시스템.

제 22 항에 있어서, 상기 소스 이미지는 아날로그 신호 형태로 수신되고, 상기 업스케일 장치 회로는 상기 제1 클록 신호를 발생시키는 제2 클록 발생기를 구비하고, 상기 제1 클록 신호는 상기 소스 이미지내의 각 각의 소스 주사선이 각 각의 목적 라인내의 목적 픽셀 데이터의 수와 같은 수로 샘플되도록 하는 주파수를 가지고 발생되는 것을 특징으로 하는 시스템.

제 1 항에 있어서, 컴퓨터 시스템에서 실행되는 것을 특징으로 하는 방법.

제 47 항에 있어서, 상기 다수의 소스 주사선용 신호 데이터는 한 경로상으로 수신되고 해당 동기화 신호는 다른 경로상으로 수신되는 것을 특징으로 하는 방법.

제 48 항에 있어서, 단계 (b)에 상기 제2 클록 신호와 상기 제1 클록 신호를 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst) 비율로 로크시키는 더 다른 단계를 구비하고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 방법.

제 2 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 충분한 메모리를 구비하는 것을 특징으로 하는 방법.

제 12 항에 있어서, 컴퓨터 시스템에서 실행되는 것을 특징으로 하는 회로.

제 51 항에 있어서, 상기 다수의 소스 주사선용 신호 데이터는 한 경로로 수신되고 해당하는 동기화 신호는 다른 경로로 수신되는 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 충분한 메모리를 구비하는 것을 특징으로 하는 회로.

제 13 항에 있어서, 상기 제2 클록 신호는 상기 제1 클록 신호와 비례하여 로크되는 것을 특징으로 하는 회로.

제 54 항에 있어서, 상기 비율은 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst)이고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 회로.

제 18 항에 있어서, 컴퓨터 시스템에서 실행되는 것을 특징으로 하는 회로.

제 56 항에 있어서, 상기 다수의 소스 주사선용 신호 데이터는 한 경로로 수신되고 해당하는 동기화 신호는 다른 경로로 수신되는 것을 특징으로 하는 회로.

제 19 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 충분한 메모리를 구비하는 것을 특징으로 하는 회로.

제 19 항에 있어서, 상기 목적 클록 신호는 상기 소스 클록 신호와 비례하여 로크되는 것을 특징으로 하는 회로.

제 59 항에 있어서, 상기 비율은 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst)이고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 회로.

제 23 항에 있어서, 상기 목적 클록 신호는 상기 소스 클록 신호와 비례하여 로크되는 것을 특징으로 하는 시스템.

제 61 항에 있어서, 상기 비율은 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst)이고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 시스템.

제 23 항에 있어서, 상기 다수의 소스 주사선용 신호 데이터는 항 경로로 수신되고 해당하는 동기화 신호는 다른 경로로 수신되는 것을 특징으로 하는 시스템.

제 23 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 충분한 메모리를 구비하는 것을 특징으로 하는 시스템.

제 30 항에 있어서, 컴퓨터 시스템에서 실행되는 것을 특징으로 하는 디지털 디스플레이 장치.

제 65 항에 있어서, 상기 다수의 소스 주사선용 신호 데이터는 한 경로로 수신되고 해당하는 동기화 신호는 다른 경로로 수신되는 것을 특징으로 하는 디지털 디스플레이 장치.

제 65 항에 있어서, 상기 목적 클록 신호는 상기 소스 클록 신호와 비례하여 로크되는 것을 특징으로 하는 디지털 디스플레이 장치.

제 67 항에 있어서, 상기 비율은 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst)이고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 디지털 디스플레이 장치.

제 30 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 추분한 메모리를 구비하는 것을 특징으로 하는 디지털 디스플레이 장치.

버스와 결합된 중앙 처리 장치(CPU); 상기 버스와 결합된 RAM; 상기 버스와 결합되고, 소스 이미지를 수신하고 상기 소스 이미지를 나타내는 다수의 소스 픽셀 데이터를 공급하는 수신 수단; 상기 수신 수단과 결합되어 있고, 상기 소스 이미지를 업스케일 하여 목적 이미지를 나타내는 다수의 목적 픽셀 데이터를 발생시키는 업스케일 장치; 및 목적 프레임율로 상기 목적 이미지를 디스플레이 하는 디스플레이 스크린을 구비하고, 상기 업스케일 장치는: 소스 클록 신호를 사용하여 소스 프레임율로 상기 다수의 소스 픽셀 데이터를 수신하는 데이터 동기화 회로; 목적 클록 신호를 발생하는 클록 신호 발생기; 상기 목적 클록 신호를 사용하여 상기 다수의 소스 픽셀 데이터를 수신하는 라인 버퍼; 및 상기 다수의 소스 픽셀 데이터가 상기 라인 버퍼로부터 판독되게 하는 제어 블록을 구비하고, 상기 제어 블록은 상기 업스케일 장치가 상기 목적 이미지를 발생하게 하고, 상기 목적 이미지는 목적 프레임율로 발생되며, 상기 목적 클록 신호는 상기 소스 프렝임율이 상기 목적 프레임율과 같아지는 클록 주기를 가지는 것을 특징으로 하는 컴퓨터 시스템.

제 70 항에 있어서, 상기 업스케일 장치는 그래픽 제어기에 제공되는 것을 특징으로 하는 컴퓨터 시스템.

제 70 항에 있어서, 상기 업스케일 장치는 디지털 디스플레이 유닛에 제공되는 것을 특징으로 하는 컴퓨터 시스템.

제 70 항에 있어서, 상기 목적 클록 신호는 상기 소스 클록 신호와 비례하여 로크되는 것을 특징으로 하는 컴퓨터 시스템.

제 73 항에 있어서, 상기 비율은 (Htotal_src×Vtotal_src)/(Htotal_dst×Vtotal_dst)이고, 여기서 Htotal_src 및 Htotal_dst 는 각 각의 주사선 및 목적 라인내의 총 라인 수를 각 각 나타내고, Vtotal_src 및 Vtotal_dst 는 소스 이미지 프레임 및 목적 이미지 프레임내의 총 라인 수를 각 각 나타내는 것을 특징으로 하는 컴퓨터 시스템.

제 70 항에 있어서, 상기 라인 버퍼는 상기 다수의 소스 주사선의 두 개 이하를 저장할 수 있는 충분한 메모리를 구비하는 것을 특징으로 하는 컴퓨터 시스템.