JP3133702B2 - ディジタルスチルカメラ - Google Patents
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 230000001186 cumulative effect Effects 0.000 description 27
- 238000000926 separation method Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 101000596298 Homo sapiens Modulator of macroautophagy TMEM150B Proteins 0.000 description 1
- 102100035252 Modulator of macroautophagy TMEM150B Human genes 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/60—Control of cameras or camera modules
- H04N23/69—Control of means for changing angle of the field of view, e.g. optical zoom objectives or electronic zooming
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/80—Camera processing pipelines; Components thereof
- H04N23/84—Camera processing pipelines; Components thereof for processing colour signals
- H04N23/843—Demosaicing, e.g. interpolating colour pixel values
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/10—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming different wavelengths into image signals
- H04N25/11—Arrangement of colour filter arrays [CFA]; Filter mosaics
- H04N25/13—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements
- H04N25/135—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements based on four or more different wavelength filter elements
- H04N25/136—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements based on four or more different wavelength filter elements using complementary colours
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- Image Processing (AREA)
- Studio Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明はディジタルスチルカメ
ラに関し、特にたとえばビデオメモリに保持されたかつ
それぞれの画素が単一の画質関連要素をもつ画像データ
に基づいて所望のズーム倍率をもつズーム画像データを
生成する、ディジタルスチルカメラに関する。
ラに関し、特にたとえばビデオメモリに保持されたかつ
それぞれの画素が単一の画質関連要素をもつ画像データ
に基づいて所望のズーム倍率をもつズーム画像データを
生成する、ディジタルスチルカメラに関する。
【０００２】
【従来の技術】図１８に示す従来のこの種のディジタル
スチルカメラ１では、ＤＲＡＭ２に保持された前ライン
の画素データがラインメモリ３に一旦保持され、前ライ
ンの画素データと現ラインの画素データとが同時に補間
回路４に与えられる。したがって、補間回路４は垂直方
向における２つの画素データに基づいて垂直補間を行
う。補間回路４はまた、水平方向における前画素データ
を保持するレジスタ４ａおよび４ｂを含み、それぞれの
ラインにおいて同時に得られる前画素データと現画素デ
ータとに基づいて水平補間を行う。これによって補間回
路４から所望のズーム画像データが得られていた。
スチルカメラ１では、ＤＲＡＭ２に保持された前ライン
の画素データがラインメモリ３に一旦保持され、前ライ
ンの画素データと現ラインの画素データとが同時に補間
回路４に与えられる。したがって、補間回路４は垂直方
向における２つの画素データに基づいて垂直補間を行
う。補間回路４はまた、水平方向における前画素データ
を保持するレジスタ４ａおよび４ｂを含み、それぞれの
ラインにおいて同時に得られる前画素データと現画素デ
ータとに基づいて水平補間を行う。これによって補間回
路４から所望のズーム画像データが得られていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、ズーム画像データを生成するのに１ライン
分のメモリ容量をもつラインメモリ３が必要であるた
め、回路規模が大きくなるという問題があった。それゆ
えに、この発明の主たる目的は、少ないメモリ容量で所
望のズーム画像データを得ることができる、ディジタル
スチルカメラを提供することである。
来技術では、ズーム画像データを生成するのに１ライン
分のメモリ容量をもつラインメモリ３が必要であるた
め、回路規模が大きくなるという問題があった。それゆ
えに、この発明の主たる目的は、少ないメモリ容量で所
望のズーム画像データを得ることができる、ディジタル
スチルカメラを提供することである。
【０００４】
【課題を解決するための手段】この発明は、ビデオメモ
リに保持された複数の画素からなる画像データに基づい
て複数のズーム画素からなるズーム画像データを生成す
るディジタルスチルカメラにおいて、各々のズーム画素
の生成に必要な特定画素の垂直画素数に相当する第１垂
直画素数と、画像データの水平画素数よりも少ない第１
水平画素数とからなる画素データを保持できる容量を持
つバッファ、特定画素を含む画素データを基準クロック
レートに第１垂直画素数以上の数をかけた所定クロック
レートでビデオメモリから読み出してバッファに書き込
む読出書込手段、特定画素の画素データをバッファから
基準クロックレートで読み出す読出手段、および特定画
素の画素データに基づいてズーム画素の画素データを生
成する生成手段を備えることを特徴とする、ディジタル
スチルカメラである。
リに保持された複数の画素からなる画像データに基づい
て複数のズーム画素からなるズーム画像データを生成す
るディジタルスチルカメラにおいて、各々のズーム画素
の生成に必要な特定画素の垂直画素数に相当する第１垂
直画素数と、画像データの水平画素数よりも少ない第１
水平画素数とからなる画素データを保持できる容量を持
つバッファ、特定画素を含む画素データを基準クロック
レートに第１垂直画素数以上の数をかけた所定クロック
レートでビデオメモリから読み出してバッファに書き込
む読出書込手段、特定画素の画素データをバッファから
基準クロックレートで読み出す読出手段、および特定画
素の画素データに基づいてズーム画素の画素データを生
成する生成手段を備えることを特徴とする、ディジタル
スチルカメラである。
【０００５】
【作用】ＤＲＡＭには、それぞれの画素がＹ，Ｕおよび
Ｖのいずれか１つの成分をもつ画像データが格納されて
いる。一方、この画像データを一時的に保持するバッフ
ァは、垂直方向に２ライン分および水平方向に９６画素
分のメモリエリアをもつ。メモリ制御回路は、所望の２
ラインおよび９６画素分の画素データを、基準クロック
レートの２倍のクロックレートでかつズーム倍率に従っ
てビデオメモリから読み出し、バッファに書き込む。メ
モリ制御回路はその後、基準クロックレートでかつズー
ム倍率に従ってバッファから所望の画素データを読み出
し、補間回路に与える。したがって、補間回路は、入力
された画素データに基づいて垂直補間および水平補間を
行い、ズーム画像データを構成するズーム画素を生成す
る。このように、１つのズーム画素を生成するには、垂
直方向において２つの画素が必要となるため、バッファ
は２ライン分のメモリエリアを有する。また、ビデオメ
モリからは１ラインずつしか画素データを読み出せない
ため、メモリ制御回路は基準クロックレートの２倍のク
ロックレートで画素データを読み出す。
Ｖのいずれか１つの成分をもつ画像データが格納されて
いる。一方、この画像データを一時的に保持するバッフ
ァは、垂直方向に２ライン分および水平方向に９６画素
分のメモリエリアをもつ。メモリ制御回路は、所望の２
ラインおよび９６画素分の画素データを、基準クロック
レートの２倍のクロックレートでかつズーム倍率に従っ
てビデオメモリから読み出し、バッファに書き込む。メ
モリ制御回路はその後、基準クロックレートでかつズー
ム倍率に従ってバッファから所望の画素データを読み出
し、補間回路に与える。したがって、補間回路は、入力
された画素データに基づいて垂直補間および水平補間を
行い、ズーム画像データを構成するズーム画素を生成す
る。このように、１つのズーム画素を生成するには、垂
直方向において２つの画素が必要となるため、バッファ
は２ライン分のメモリエリアを有する。また、ビデオメ
モリからは１ラインずつしか画素データを読み出せない
ため、メモリ制御回路は基準クロックレートの２倍のク
ロックレートで画素データを読み出す。
【０００６】
【発明の効果】この発明によれば、１つのズーム画素の
生成に供する画素の垂直画素数ならびに１ライン分の画
素数よりも少ない第１水平画素数に相当するメモリエリ
アを含むバッファに、基準クロックレートにその垂直画
素数以上の数を掛けた所定クロックレートで画素データ
を書き込むようにしたため、少ないメモリ容量で所望の
ズーム画像データを生成することができる。
生成に供する画素の垂直画素数ならびに１ライン分の画
素数よりも少ない第１水平画素数に相当するメモリエリ
アを含むバッファに、基準クロックレートにその垂直画
素数以上の数を掛けた所定クロックレートで画素データ
を書き込むようにしたため、少ないメモリ容量で所望の
ズーム画像データを生成することができる。
【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例のディジタルス
チルカメラ１０は、レンズ１２を含み、このレンズ１２
から入射された光像が、図２に示すようにＣy ，Ｙe ，
Ｍ g およびＧがモザイク状に配列された色フィルタ１４
を介して、ＣＣＤイメージャ１６に照射される。
チルカメラ１０は、レンズ１２を含み、このレンズ１２
から入射された光像が、図２に示すようにＣy ，Ｙe ，
Ｍ g およびＧがモザイク状に配列された色フィルタ１４
を介して、ＣＣＤイメージャ１６に照射される。
【０００９】モニタ６８から動画像を出力するときは、
ＣＣＤイメージャ１６は、タイミングジェネレータ４２
から与えられる垂直駆動パルスおよび水平駆動パルスに
従って２ライン分の画素信号を同時に出力する。具体的
には、ＣＣＤイメージャ１６はいわゆる画素混合読み出
しを行い、奇数ラインから連続する２ライン分の画素信
号を同時に出力する。この２ライン分の画素信号は、Ｃ
ＤＳ／ＡＧＣ回路１８に与えられる。ＣＤＳ／ＡＧＣ回
路１８は、入力された画素信号に、周知のノイズ除去お
よびレベル調整を施し、このＣＤＳ／ＡＧＣ回路１８に
よって処理された画素信号は、Ａ／Ｄ変換器２０によっ
てディジタルデータすなわち画素データに変換される。
それぞれの画素データはＣy ，Ｙe ，Ｍg およびＧのい
ずれかの色成分をもつため、第１信号処理回路２２は、
互いに異なる色成分をもつ４つの画素データに基づい
て、数１および数２に従って色分離を行い、
ＣＣＤイメージャ１６は、タイミングジェネレータ４２
から与えられる垂直駆動パルスおよび水平駆動パルスに
従って２ライン分の画素信号を同時に出力する。具体的
には、ＣＣＤイメージャ１６はいわゆる画素混合読み出
しを行い、奇数ラインから連続する２ライン分の画素信
号を同時に出力する。この２ライン分の画素信号は、Ｃ
ＤＳ／ＡＧＣ回路１８に与えられる。ＣＤＳ／ＡＧＣ回
路１８は、入力された画素信号に、周知のノイズ除去お
よびレベル調整を施し、このＣＤＳ／ＡＧＣ回路１８に
よって処理された画素信号は、Ａ／Ｄ変換器２０によっ
てディジタルデータすなわち画素データに変換される。
それぞれの画素データはＣy ，Ｙe ，Ｍg およびＧのい
ずれかの色成分をもつため、第１信号処理回路２２は、
互いに異なる色成分をもつ４つの画素データに基づい
て、数１および数２に従って色分離を行い、
【００１０】
【数１】 Ｙh ＝（Ｃy ＋Ｙe ＋Ｍg ＋Ｇ）／２ Ｃb ＝（Ｃy ＋Ｍg ）−（Ｙe ＋Ｇ） Ｃr ＝（Ｙe ＋Ｍg ）−（Ｃy ＋Ｇ）
【００１１】
【数２】 Ｒ＝ｋ11×Ｙh ＋ｋ12×Ｃb ＋ｋ13×Ｃr Ｇ＝ｋ21×Ｙh ＋ｋ22×Ｃb ＋ｋ23×Ｃr Ｂ＝ｋ31×Ｙh ＋ｋ32×Ｃb ＋ｋ33×Ｃr 色分離によって得られたＲ，ＧおよびＢデータを、数３
に従ってＹ（＝ＹL ），ＵおよびＶデータに変換する。
に従ってＹ（＝ＹL ），ＵおよびＶデータに変換する。
【００１２】
【数３】 ＹL ＝０．２９９×Ｒ＋０．５８７×Ｇ＋０．１１４×Ｂ Ｕ ＝Ｂ−ＹL Ｖ ＝Ｒ−ＹL これによって、図３において黒丸で示す位置のＹ，Ｕお
よびＶデータが得られる。
よびＶデータが得られる。
【００１３】生成されたＹ，ＵおよびＶデータは、３２
ビットのバス２４を介して画素混合回路３０に入力され
る。画素混合回路３０は、入力されたＹ，ＵおよびＶデ
ータを４：１：１の比率でサンプリングし、かつサンプ
リング後のデータを１ワード単位にまとめる。すなわ
ち、図４を参照して水平方向に連続する８画素分のＹ，
ＵおよびＶについて考えると、Ｙデータについては間引
かれることはなく、連続する４画素分のＹデータによっ
て１ワードのデータが形成される。つまり、Ｙ0〜Ｙ3
によって１ワードのデータが形成され、またＹ4 〜Ｙ7
によって１ワードのデータが形成される。一方、Ｕデー
タについてはＵ1 およびＵ5 を除くデータが間引かれ、
ＶデータについてはＶ2 およびＶ6 を除くデータが間引
かれ、そしてＵ1 ，Ｕ5 ，Ｖ2 およびＶ6 によって１ワ
ードのデータが形成される。Ｙ，ＵおよびＶデータはそ
れぞれ８ビットのデータ量をもつため、１ワードは３２
ビットに相当し、上述の４：１：１変換によって８画素
分のＹ，ＵおよびＶデータが３ワードに収められる。
ビットのバス２４を介して画素混合回路３０に入力され
る。画素混合回路３０は、入力されたＹ，ＵおよびＶデ
ータを４：１：１の比率でサンプリングし、かつサンプ
リング後のデータを１ワード単位にまとめる。すなわ
ち、図４を参照して水平方向に連続する８画素分のＹ，
ＵおよびＶについて考えると、Ｙデータについては間引
かれることはなく、連続する４画素分のＹデータによっ
て１ワードのデータが形成される。つまり、Ｙ0〜Ｙ3
によって１ワードのデータが形成され、またＹ4 〜Ｙ7
によって１ワードのデータが形成される。一方、Ｕデー
タについてはＵ1 およびＵ5 を除くデータが間引かれ、
ＶデータについてはＶ2 およびＶ6 を除くデータが間引
かれ、そしてＵ1 ，Ｕ5 ，Ｖ2 およびＶ6 によって１ワ
ードのデータが形成される。Ｙ，ＵおよびＶデータはそ
れぞれ８ビットのデータ量をもつため、１ワードは３２
ビットに相当し、上述の４：１：１変換によって８画素
分のＹ，ＵおよびＶデータが３ワードに収められる。
【００１４】このようにしてワード毎にまとめられた
Ｙ，ＵおよびＶデータは、メモリ制御回路３８の制御に
従って、バッファ３９に含まれるＳＲＡＭ４０を介して
ＤＲＡＭ３２のメモリエリア３２ａに格納される。詳し
く説明すると、ＳＲＡＭ４０は、図６に示すように９６
画素分のメモリ容量をもつ２つのメモリエリア４０ａお
よび４０ｂをもち、そのうちのメモリエリア４０ａに、
メモリ制御回路３８が、画素混合回路３０で生成された
データを一旦保持する。メモリ制御回路３８は、３０ワ
ード分すなわち８０画素分のデータが保持される毎に、
ＤＲＡＭ３２の読み出し動作の合間を縫ってその３０ワ
ード分のデータを図５に示すメモリエリア３２ａに書き
込む。
Ｙ，ＵおよびＶデータは、メモリ制御回路３８の制御に
従って、バッファ３９に含まれるＳＲＡＭ４０を介して
ＤＲＡＭ３２のメモリエリア３２ａに格納される。詳し
く説明すると、ＳＲＡＭ４０は、図６に示すように９６
画素分のメモリ容量をもつ２つのメモリエリア４０ａお
よび４０ｂをもち、そのうちのメモリエリア４０ａに、
メモリ制御回路３８が、画素混合回路３０で生成された
データを一旦保持する。メモリ制御回路３８は、３０ワ
ード分すなわち８０画素分のデータが保持される毎に、
ＤＲＡＭ３２の読み出し動作の合間を縫ってその３０ワ
ード分のデータを図５に示すメモリエリア３２ａに書き
込む。
【００１５】図４からわかるように、水平方向に連続す
るＹ，ＵおよびＶデータは、画素混合回路３０によって
垂直方向に配置されるため、垂直方向における４画素分
の長さすなわち１ワードの縦方向の長さが、図５に示す
ようにメモリエリア３２ａにおける１ラインの幅に相当
する。メモリエリア３２ａに対する１フレーム分のＹ，
ＵおよびＶデータの書き込みが完了すると、メモリ制御
回路３８は、第１係数算出回路４６によって算出される
Ｖ累積ズーム係数に基づいて、メモリエリア３２ａから
読み出す２ライン分のＹ，ＵおよびＶデータを特定す
る。
るＹ，ＵおよびＶデータは、画素混合回路３０によって
垂直方向に配置されるため、垂直方向における４画素分
の長さすなわち１ワードの縦方向の長さが、図５に示す
ようにメモリエリア３２ａにおける１ラインの幅に相当
する。メモリエリア３２ａに対する１フレーム分のＹ，
ＵおよびＶデータの書き込みが完了すると、メモリ制御
回路３８は、第１係数算出回路４６によって算出される
Ｖ累積ズーム係数に基づいて、メモリエリア３２ａから
読み出す２ライン分のＹ，ＵおよびＶデータを特定す
る。
【００１６】第１係数算出回路４６は、システムコント
ローラ４８から出力されるＶズーム係数に基づいて、次
のようにしてＶ累積ズーム係数を算出する。オペレータ
がズームボタン５５を操作することによってたとえばズ
ーム倍率“２．５”が設定されると、Ｈズーム係数は
“２．５”の逆数である“０．４”となる。一方、Ｖズ
ーム係数は、モニタ６８がインタレース方式でズーム画
像データを出力することから、Ｈズーム係数の２倍の
“０．８”となる。システムコントローラ４８は、図７
に示す第１係数算出回路４６に含まれる加算器４６ａに
Ｖズーム係数“０．８”を与えるとともに、奇数フィー
ルドにおいては“０．０”を、偶数フィールドにおいて
は水平ズーム係数の１／２の“０．４”を、初期値とし
てセレクタ４６ｂに与える。セレクタ４６ｂはＶズーム
係数に応じた所定タイミングで最初だけ初期値を選択
し、それ以外の期間は加算器４６ａの出力を選択する。
セレクタ４６ｂの出力は、遅延回路４６ｃでＶズーム係
数に応じた期間遅延された後、Ｖ累積ズーム係数とし
て、メモリ制御回路３８に与えられるとともに、加算器
４６ａにフィードバックされる。
ローラ４８から出力されるＶズーム係数に基づいて、次
のようにしてＶ累積ズーム係数を算出する。オペレータ
がズームボタン５５を操作することによってたとえばズ
ーム倍率“２．５”が設定されると、Ｈズーム係数は
“２．５”の逆数である“０．４”となる。一方、Ｖズ
ーム係数は、モニタ６８がインタレース方式でズーム画
像データを出力することから、Ｈズーム係数の２倍の
“０．８”となる。システムコントローラ４８は、図７
に示す第１係数算出回路４６に含まれる加算器４６ａに
Ｖズーム係数“０．８”を与えるとともに、奇数フィー
ルドにおいては“０．０”を、偶数フィールドにおいて
は水平ズーム係数の１／２の“０．４”を、初期値とし
てセレクタ４６ｂに与える。セレクタ４６ｂはＶズーム
係数に応じた所定タイミングで最初だけ初期値を選択
し、それ以外の期間は加算器４６ａの出力を選択する。
セレクタ４６ｂの出力は、遅延回路４６ｃでＶズーム係
数に応じた期間遅延された後、Ｖ累積ズーム係数とし
て、メモリ制御回路３８に与えられるとともに、加算器
４６ａにフィードバックされる。
【００１７】したがって、このＶズーム係数が“０．
８”である場合の奇数フィールドでは、図８に示すよう
にＶ累積ズーム係数は“０．０”→“０．８”→“１．
６”→“２．４”→“３．２”→“４．０”…のように
変化する。メモリ制御回路３８は、入力されるＶ累積ズ
ーム係数の整数部を検出し、前回検出した整数部との差
を求める。そして、その差に従ってメモリエリア３２ａ
から読み出す画素データの垂直位置を特定する。つま
り、図８の例では、Ｖ累積ズーム係数“１．６”が入力
されると、整数部の差分は“１”であるため、メモリ制
御回路３８は読み出し位置を１ライン分下げ、２ライン
目および３ライン目の画素データを読み出す。
８”である場合の奇数フィールドでは、図８に示すよう
にＶ累積ズーム係数は“０．０”→“０．８”→“１．
６”→“２．４”→“３．２”→“４．０”…のように
変化する。メモリ制御回路３８は、入力されるＶ累積ズ
ーム係数の整数部を検出し、前回検出した整数部との差
を求める。そして、その差に従ってメモリエリア３２ａ
から読み出す画素データの垂直位置を特定する。つま
り、図８の例では、Ｖ累積ズーム係数“１．６”が入力
されると、整数部の差分は“１”であるため、メモリ制
御回路３８は読み出し位置を１ライン分下げ、２ライン
目および３ライン目の画素データを読み出す。
【００１８】メモリ制御回路３８は、特定した２ライン
から３０ＭＨｚのクロックレートで１ワード毎に画素デ
ータを読み出し、ＳＲＡＭ４０のメモリエリア４０ａお
よび４０ｂに書き込む。メモリ制御回路３８は、最初の
ラインから８０画素分画素データを連続して読み出す
と、次のラインについて同じ動作を繰り返す。メモリエ
リア４０ａおよび４０ｂは、それぞれ９６画素分のメモ
リ容量をもち、一度に書き込まれる画素数“８０”に対
して１６画素分のマージンがあるため、画素データはル
ープ状に更新される。したがって、前回の画素データの
読み出しに時間がかかり、読み出しの完了前に画素デー
タが更新されたとしても、前回の画素データを全て読み
出すことができる。
から３０ＭＨｚのクロックレートで１ワード毎に画素デ
ータを読み出し、ＳＲＡＭ４０のメモリエリア４０ａお
よび４０ｂに書き込む。メモリ制御回路３８は、最初の
ラインから８０画素分画素データを連続して読み出す
と、次のラインについて同じ動作を繰り返す。メモリエ
リア４０ａおよび４０ｂは、それぞれ９６画素分のメモ
リ容量をもち、一度に書き込まれる画素数“８０”に対
して１６画素分のマージンがあるため、画素データはル
ープ状に更新される。したがって、前回の画素データの
読み出しに時間がかかり、読み出しの完了前に画素デー
タが更新されたとしても、前回の画素データを全て読み
出すことができる。
【００１９】メモリ制御回路３８は、３０ＭＨｚのクロ
ックレートで３クロックかけて、８画素分のＹ，Ｕおよ
びＶデータをメモリエリア４０ａおよび４０ｂから読み
出し、図１０に示す第１レジスタに形成されたメモリエ
リア５６ａ，５６ｂ，５６ｆおよび５６ｇに書き込む。
すなわち、図１１（Ａ）に示すように、ＳＲＡＭ４０の
メモリエリア４０ａおよび４０ｂには前ラインの画素デ
ータおよび現ラインの画素データがそれぞれ保持されて
おり、前ラインのＹ0 〜Ｙ7 データはメモリエリア５６
ａに書き込まれ、現ラインのＹ0 〜Ｙ7 データはメモリ
エリア５６ｆに書き込まれ、また前ラインのＵ1 ，
Ｖ2 ，Ｕ5 およびＶ6 データはメモリエリア５６ｂに書
き込まれ、現ラインのＵ1 ，Ｖ2 ，Ｕ5 およびＶ6 デー
タはメモリエリア５６ｇに書き込まれる。なお、前ライ
ンおよび現ラインのＵ5 およびＶ6 データは、メモリエ
リア５６ｃおよび５６ｈにも書き込まれる。
ックレートで３クロックかけて、８画素分のＹ，Ｕおよ
びＶデータをメモリエリア４０ａおよび４０ｂから読み
出し、図１０に示す第１レジスタに形成されたメモリエ
リア５６ａ，５６ｂ，５６ｆおよび５６ｇに書き込む。
すなわち、図１１（Ａ）に示すように、ＳＲＡＭ４０の
メモリエリア４０ａおよび４０ｂには前ラインの画素デ
ータおよび現ラインの画素データがそれぞれ保持されて
おり、前ラインのＹ0 〜Ｙ7 データはメモリエリア５６
ａに書き込まれ、現ラインのＹ0 〜Ｙ7 データはメモリ
エリア５６ｆに書き込まれ、また前ラインのＵ1 ，
Ｖ2 ，Ｕ5 およびＶ6 データはメモリエリア５６ｂに書
き込まれ、現ラインのＵ1 ，Ｖ2 ，Ｕ5 およびＶ6 デー
タはメモリエリア５６ｇに書き込まれる。なお、前ライ
ンおよび現ラインのＵ5 およびＶ6 データは、メモリエ
リア５６ｃおよび５６ｈにも書き込まれる。
【００２０】このようにして前ラインおよび現ラインの
８画素分のＹ，ＵおよびＶデータが第１レジスタ５６に
保持されると、メモリ制御回路３８は、１５ＭＨｚのク
ロックレート（基準クロックレート）でメモリエリア５
６ａ〜５６ｃおよび５６ｆ〜５６ｈから画素データを読
み出し、セレクタ５６ｄ，５６ｅ，５６ｉおよび５６ｊ
は、メモリ制御回路３８から１５ＭＨｚのクロック毎に
出力されるモード信号に従って所望の画素データを選択
する。すなわち、図１１を参照して、セレクタ５６ｄお
よび５６ｉはモード０〜７のそれぞれでＹ0 〜Ｙ7 のそ
れぞれを選択する。また、セレクタ５６ｅおよび５６ｊ
は、モード０〜４においてＵ1 およびＶ 2 を出力し、モ
ード４〜７においてＵ5 およびＶ6 を選択する。なお、
画素データは、モードが“３”から“４”に移るとき
に、１ワードすなわち４画素データ毎にメモリ制御回路
３８によって更新される。
８画素分のＹ，ＵおよびＶデータが第１レジスタ５６に
保持されると、メモリ制御回路３８は、１５ＭＨｚのク
ロックレート（基準クロックレート）でメモリエリア５
６ａ〜５６ｃおよび５６ｆ〜５６ｈから画素データを読
み出し、セレクタ５６ｄ，５６ｅ，５６ｉおよび５６ｊ
は、メモリ制御回路３８から１５ＭＨｚのクロック毎に
出力されるモード信号に従って所望の画素データを選択
する。すなわち、図１１を参照して、セレクタ５６ｄお
よび５６ｉはモード０〜７のそれぞれでＹ0 〜Ｙ7 のそ
れぞれを選択する。また、セレクタ５６ｅおよび５６ｊ
は、モード０〜４においてＵ1 およびＶ 2 を出力し、モ
ード４〜７においてＵ5 およびＶ6 を選択する。なお、
画素データは、モードが“３”から“４”に移るとき
に、１ワードすなわち４画素データ毎にメモリ制御回路
３８によって更新される。
【００２１】一方、図７に示す第１係数算出回路４６に
おいて、システムコントローラ４８から出力されたＨズ
ーム係数は加算器４６ｄに与えられ、初期値はセレクタ
４６ｅに与えられる。この初期値は、上述と同様に、奇
数フィールドにおいて“０．０”となり、偶数フィール
ドにおいて、Ｈズーム係数の半分の値となる。したがっ
て、ズーム倍率が“２．５”であるとき、加算器４６ｄ
にはＨズーム係数“０．４”が与えられ、奇数フィール
ドにおける初期値は“０．０”となり、偶数フィールド
における初期値は“０．２”となる。セレクタ４０ｅ
は、Ｈズーム係数に対応する所定のタイミングで最初だ
け初期値を選択し、それ以外の期間は加算器４６ｄの出
力を選択する。セレクタ４６ｅの出力は遅延回路４６ｆ
でＨズーム係数に対応する所定期間遅延され、遅延回路
４６ｆの出力がＨ累積ズーム係数としてメモリ制御回路
３８に与えられるとともに、加算器４６ｄにフィードバ
ックされる。図９を用いて詳しく説明すると、たとえば
奇数フィールドでは、Ｈ累積ズーム係数は“０．０”→
“０．４”→“０．８”→“１．２”→“１．６”→
“２．０”…の順で変化する。
おいて、システムコントローラ４８から出力されたＨズ
ーム係数は加算器４６ｄに与えられ、初期値はセレクタ
４６ｅに与えられる。この初期値は、上述と同様に、奇
数フィールドにおいて“０．０”となり、偶数フィール
ドにおいて、Ｈズーム係数の半分の値となる。したがっ
て、ズーム倍率が“２．５”であるとき、加算器４６ｄ
にはＨズーム係数“０．４”が与えられ、奇数フィール
ドにおける初期値は“０．０”となり、偶数フィールド
における初期値は“０．２”となる。セレクタ４０ｅ
は、Ｈズーム係数に対応する所定のタイミングで最初だ
け初期値を選択し、それ以外の期間は加算器４６ｄの出
力を選択する。セレクタ４６ｅの出力は遅延回路４６ｆ
でＨズーム係数に対応する所定期間遅延され、遅延回路
４６ｆの出力がＨ累積ズーム係数としてメモリ制御回路
３８に与えられるとともに、加算器４６ｄにフィードバ
ックされる。図９を用いて詳しく説明すると、たとえば
奇数フィールドでは、Ｈ累積ズーム係数は“０．０”→
“０．４”→“０．８”→“１．２”→“１．６”→
“２．０”…の順で変化する。
【００２２】メモリ制御回路３８は、このようにして第
１係数算出回路４６からのＨ累積ズーム係数に基づいて
モードを決定する。具体的には、メモリ制御回路３８は
Ｈ累積ズーム係数の整数部の前回との差分だけモードを
繰り上げる。図９の例では、Ｈ累積ズーム係数“１．
２”，“２．０”，“３．２”および“４．０”が出力
されたとき、前回との差分が“１”であるため、その数
値だけモードが進められる。なお、モード７まで進む
と、その次はモード０に戻る。このようにして、１５Ｍ
Ｈｚのクロックレートでモードが設定され、図１１
（Ｃ）に示すいずれかのモードの前ラインおよび現ライ
ンの６つの画素データが同時に出力される。
１係数算出回路４６からのＨ累積ズーム係数に基づいて
モードを決定する。具体的には、メモリ制御回路３８は
Ｈ累積ズーム係数の整数部の前回との差分だけモードを
繰り上げる。図９の例では、Ｈ累積ズーム係数“１．
２”，“２．０”，“３．２”および“４．０”が出力
されたとき、前回との差分が“１”であるため、その数
値だけモードが進められる。なお、モード７まで進む
と、その次はモード０に戻る。このようにして、１５Ｍ
Ｈｚのクロックレートでモードが設定され、図１１
（Ｃ）に示すいずれかのモードの前ラインおよび現ライ
ンの６つの画素データが同時に出力される。
【００２３】前ラインのＹ，ＵおよびＶデータは、それ
ぞれ図１２に示すＨ／Ｖ補間回路５８のＫ倍回路５８ａ
〜５８ｃに与えられ、現ラインのＹ，ＵおよびＶデータ
は、（１−Ｋ）倍回路５８ｄ〜５８ｆにそれぞれ与えら
れる。ここで係数Ｋは、第１係数算出回路４６で算出さ
れたＶ累積ズーム係数の小数部に相当する。このように
して係数Ｋに従って重み付けされた前ラインのＹデータ
および現ラインのＹデータは、加算器５８ｇで加算さ
れ、これによって垂直補間が完了する。また、Ｕデータ
およびＶデータも、加算器５８ａおよび５８ｊのそれぞ
れで加算される。図８を参照して、たとえばＶ累積ズー
ム係数“１．６”が得られたときは、前ラインのＹ，Ｕ
およびＶデータは０．６倍され、現ラインのＹ，Ｕおよ
びＶデータは０．４倍され、図８において“１．６”に
対応する位置における垂直補間されたＹ，ＵおよびＶデ
ータが得られる。
ぞれ図１２に示すＨ／Ｖ補間回路５８のＫ倍回路５８ａ
〜５８ｃに与えられ、現ラインのＹ，ＵおよびＶデータ
は、（１−Ｋ）倍回路５８ｄ〜５８ｆにそれぞれ与えら
れる。ここで係数Ｋは、第１係数算出回路４６で算出さ
れたＶ累積ズーム係数の小数部に相当する。このように
して係数Ｋに従って重み付けされた前ラインのＹデータ
および現ラインのＹデータは、加算器５８ｇで加算さ
れ、これによって垂直補間が完了する。また、Ｕデータ
およびＶデータも、加算器５８ａおよび５８ｊのそれぞ
れで加算される。図８を参照して、たとえばＶ累積ズー
ム係数“１．６”が得られたときは、前ラインのＹ，Ｕ
およびＶデータは０．６倍され、現ラインのＹ，Ｕおよ
びＶデータは０．４倍され、図８において“１．６”に
対応する位置における垂直補間されたＹ，ＵおよびＶデ
ータが得られる。
【００２４】加算器５８ｇ〜５８ｊのそれぞれから出力
されたＹ，ＵおよびＶデータは、レジスタ５８ｈ〜５８
ｎを介してＬ倍回路５８ｐ〜５８ｒに入力されるととも
に、直接（１−Ｌ）倍回路５８ｓ〜５８ｕに入力され
る。ここで、係数“Ｌ”は第１係数算出回路４６で得ら
れたＨ累積ズーム係数の小数部に相当する。レジスタ５
８ｈ〜５８ｎが設けられることによって、加算器５８ｖ
〜５８ｘには、水平方向における前画素のＹ，Ｕおよび
Ｖデータと現画素のＹ，ＵおよびＶデータとが同時に入
力され、これによって水平補間が完了する。
されたＹ，ＵおよびＶデータは、レジスタ５８ｈ〜５８
ｎを介してＬ倍回路５８ｐ〜５８ｒに入力されるととも
に、直接（１−Ｌ）倍回路５８ｓ〜５８ｕに入力され
る。ここで、係数“Ｌ”は第１係数算出回路４６で得ら
れたＨ累積ズーム係数の小数部に相当する。レジスタ５
８ｈ〜５８ｎが設けられることによって、加算器５８ｖ
〜５８ｘには、水平方向における前画素のＹ，Ｕおよび
Ｖデータと現画素のＹ，ＵおよびＶデータとが同時に入
力され、これによって水平補間が完了する。
【００２５】垂直補間および水平補間によって生成され
たＹ，ＵおよびＶデータすなわちズーム画素データは、
スイッチ６４を介して、画像処理回路６６においてアパ
ーチャ，ホワイトクリップなどの処理を施され、モニタ
６８から出力される。すなわち、所望のズーム倍率で拡
大されたズーム画像データがモニタ６８から得られる。
なお、スイッチ６４はシステムコントローラ４８によっ
て制御され、モニタ６８から動画像を出力するとき、ス
イッチ６４はＨ／Ｖ補間回路５８側に接続される。
たＹ，ＵおよびＶデータすなわちズーム画素データは、
スイッチ６４を介して、画像処理回路６６においてアパ
ーチャ，ホワイトクリップなどの処理を施され、モニタ
６８から出力される。すなわち、所望のズーム倍率で拡
大されたズーム画像データがモニタ６８から得られる。
なお、スイッチ６４はシステムコントローラ４８によっ
て制御され、モニタ６８から動画像を出力するとき、ス
イッチ６４はＨ／Ｖ補間回路５８側に接続される。
【００２６】このように、Ｈ／Ｖ補間回路５８は、垂直
方向における２画素分および水平方向における２画素分
の画素データに基づいてズーム画素データを生成するの
で、２ライン分の画素データをＳＲＡＭ４０から同時に
得るべく、２ライン分のメモリエリア４０ａおよび４０
ｂが設けられている。また、ＤＲＡＭ３２のメモリエリ
ア３２ａからは１ラインずつしか画素データを読み出せ
ないため、メモリエリア３２ａからの読み出しのクロッ
クレートは、第１レジスタ５６からの読み出しのクロッ
クレートの２倍に設定されている。すなわち、ＳＲＡＭ
４０には、１つのズーム画素を得るために必要な画素の
垂直画素数に相当するメモリエリアが設けられ、ＤＲＡ
Ｍの動作クロックレートは基準クロックレートにその垂
直画素数を掛けた値となっている。これによって、メモ
リエリア４０ａおよび４０ｂのメモリ容量を１ライン以
下とすることができる。
方向における２画素分および水平方向における２画素分
の画素データに基づいてズーム画素データを生成するの
で、２ライン分の画素データをＳＲＡＭ４０から同時に
得るべく、２ライン分のメモリエリア４０ａおよび４０
ｂが設けられている。また、ＤＲＡＭ３２のメモリエリ
ア３２ａからは１ラインずつしか画素データを読み出せ
ないため、メモリエリア３２ａからの読み出しのクロッ
クレートは、第１レジスタ５６からの読み出しのクロッ
クレートの２倍に設定されている。すなわち、ＳＲＡＭ
４０には、１つのズーム画素を得るために必要な画素の
垂直画素数に相当するメモリエリアが設けられ、ＤＲＡ
Ｍの動作クロックレートは基準クロックレートにその垂
直画素数を掛けた値となっている。これによって、メモ
リエリア４０ａおよび４０ｂのメモリ容量を１ライン以
下とすることができる。
【００２７】オペレータによってシャッタボタン５０が
押されると、システムコントローラ４８は、いわゆる全
画素読み出しを行うようにＣＣＤイメージャ１６を制御
する。これによって、ＣＣＤイメージャ１６は１ライン
毎に画素信号を出力する。ＣＣＤイメージャ１６には図
２に示す色フィルタ１４が装着されているため、奇数ラ
インではＣy およびＹe が交互に出力され、偶数ライン
ではＭg およびＧが交互に出力される。ＣＤＳ／ＡＧＣ
回路１８は、上述と同様に画素信号にノイズ除去および
レベル調整を施し、Ａ／Ｄ変換器２０はＣＤＳ／ＡＧＣ
回路１８からの画素信号をディジタルデータすなわち画
素データに変換する。ＣＣＤイメージャ１６は１フレー
ム分の画素信号を出力した後不能化され、Ａ／Ｄ変換器
２０で生成された１フレーム分の画素データは、第１信
号処理回路２２で処理されることなく、直接バス２４に
与えられる。
押されると、システムコントローラ４８は、いわゆる全
画素読み出しを行うようにＣＣＤイメージャ１６を制御
する。これによって、ＣＣＤイメージャ１６は１ライン
毎に画素信号を出力する。ＣＣＤイメージャ１６には図
２に示す色フィルタ１４が装着されているため、奇数ラ
インではＣy およびＹe が交互に出力され、偶数ライン
ではＭg およびＧが交互に出力される。ＣＤＳ／ＡＧＣ
回路１８は、上述と同様に画素信号にノイズ除去および
レベル調整を施し、Ａ／Ｄ変換器２０はＣＤＳ／ＡＧＣ
回路１８からの画素信号をディジタルデータすなわち画
素データに変換する。ＣＣＤイメージャ１６は１フレー
ム分の画素信号を出力した後不能化され、Ａ／Ｄ変換器
２０で生成された１フレーム分の画素データは、第１信
号処理回路２２で処理されることなく、直接バス２４に
与えられる。
【００２８】シャッタボタン５０が押された時点で得ら
れた１フレーム分の画素データすなわち静止画データ
は、３０ビット化回路２８に与えられ、水平方向におけ
る３つの画素データによって１ワードのデータが形成さ
れる。すなわち、Ｃy ，Ｙe ，Ｍg およびＧの画素デー
タはそれぞれ１０ビットのデータ量をもち、図１３に示
すように水平方向において連続する３画素分の画素デー
タが１つにまとめられて１ワードのデータとなる。な
お、１ワードのデータ量は３２ビットであるため、残り
の２ビットは空きデータとなる。このようにして生成さ
れたワード毎のデータがメモリ制御回路３８によってＤ
ＲＡＭ３２のメモリエリア３２ａに図５に示すように書
き込まれる。水平方向３画素分の画素データは垂直方向
に配置されるため、垂直方向３画素分がメモリエリア３
２ａの１ライン幅となる。
れた１フレーム分の画素データすなわち静止画データ
は、３０ビット化回路２８に与えられ、水平方向におけ
る３つの画素データによって１ワードのデータが形成さ
れる。すなわち、Ｃy ，Ｙe ，Ｍg およびＧの画素デー
タはそれぞれ１０ビットのデータ量をもち、図１３に示
すように水平方向において連続する３画素分の画素デー
タが１つにまとめられて１ワードのデータとなる。な
お、１ワードのデータ量は３２ビットであるため、残り
の２ビットは空きデータとなる。このようにして生成さ
れたワード毎のデータがメモリ制御回路３８によってＤ
ＲＡＭ３２のメモリエリア３２ａに図５に示すように書
き込まれる。水平方向３画素分の画素データは垂直方向
に配置されるため、垂直方向３画素分がメモリエリア３
２ａの１ライン幅となる。
【００２９】ＣＰＵ３４は、メモリエリア３２ａの画素
データをワークエリア３２ｂを用いて数１〜数３に従っ
てＹＵＶ変換するとともに、変換後のＹ，ＵおよびＶデ
ータをＪＰＥＧフォーマットに従って圧縮し、そして圧
縮データをフラッシュメモリ３６に書き込む。一方、メ
モリ制御回路３８は、上述と同様に、第１係数算出回路
４６からのＶ累積ズーム係数に基づいて、メモリエリア
３２ａの特定の２ラインからそれぞれ８０画素の画素デ
ータを１ラインずつ読み出し、ＳＲＡＭ４０のメモリエ
リア４０ａおよび４０ｂに書き込む。これによって、図
１４（Ａ）に示すようにＣy およびＹe とＭg およびＧ
とが書き込まれる。
データをワークエリア３２ｂを用いて数１〜数３に従っ
てＹＵＶ変換するとともに、変換後のＹ，ＵおよびＶデ
ータをＪＰＥＧフォーマットに従って圧縮し、そして圧
縮データをフラッシュメモリ３６に書き込む。一方、メ
モリ制御回路３８は、上述と同様に、第１係数算出回路
４６からのＶ累積ズーム係数に基づいて、メモリエリア
３２ａの特定の２ラインからそれぞれ８０画素の画素デ
ータを１ラインずつ読み出し、ＳＲＡＭ４０のメモリエ
リア４０ａおよび４０ｂに書き込む。これによって、図
１４（Ａ）に示すようにＣy およびＹe とＭg およびＧ
とが書き込まれる。
【００３０】シャッタボタン５０が押されたときは、メ
モリ制御回路３８はＳＲＡＭ４０の画素データを第２レ
ジスタ６０に書き込む。図１５に示すように、第２レジ
スタ６０は６画素分のメモリエリア６０ａおよび６０ｂ
を含み、メモリ制御回路３８はＳＲＡＭ４０のメモリエ
リア４０ａから読み出した前ラインの画素データをメモ
リエリア６０ａに書き込み、メモリエリア４０ｂから読
み出した現ラインの画素データをメモリエリア６０ｂに
書き込む。ＳＲＡＭ４０からは１ワード単位でしかデー
タを読み出すことができないため、図１４（Ａ）に示す
ようにメモリエリア４０ａおよび４０ｂに保持された画
素データは、３０ＭＨｚのクロックレートで３画素ずつ
メモリエリア６０ａおよび６０ｂに書き込まれる。
モリ制御回路３８はＳＲＡＭ４０の画素データを第２レ
ジスタ６０に書き込む。図１５に示すように、第２レジ
スタ６０は６画素分のメモリエリア６０ａおよび６０ｂ
を含み、メモリ制御回路３８はＳＲＡＭ４０のメモリエ
リア４０ａから読み出した前ラインの画素データをメモ
リエリア６０ａに書き込み、メモリエリア４０ｂから読
み出した現ラインの画素データをメモリエリア６０ｂに
書き込む。ＳＲＡＭ４０からは１ワード単位でしかデー
タを読み出すことができないため、図１４（Ａ）に示す
ようにメモリエリア４０ａおよび４０ｂに保持された画
素データは、３０ＭＨｚのクロックレートで３画素ずつ
メモリエリア６０ａおよび６０ｂに書き込まれる。
【００３１】メモリ制御回路３８は、第１係数算出回路
４６からのＨ累積ズーム係数に基づいてセレクタ６０ｃ
〜６０ｆのモードを設定する。したがって、セレクタ６
０ｃ〜６０ｆは、図１４（Ｂ）に示すように、モードに
対応する４つの画素データをメモリエリア６０ａおよび
６０ｂから読み出す。なお、メモリ制御回路３８は、第
１係数算出回路４６から出力されるＨ累積ズーム係数の
整数部の前回との差分に従ってモードを進め、モード５
の次はモード０に戻す。また、メモリ制御回路３８は、
第２レジスタ６０から１５ＭＨｚのクロックレートで所
望の画素データを出力する。
４６からのＨ累積ズーム係数に基づいてセレクタ６０ｃ
〜６０ｆのモードを設定する。したがって、セレクタ６
０ｃ〜６０ｆは、図１４（Ｂ）に示すように、モードに
対応する４つの画素データをメモリエリア６０ａおよび
６０ｂから読み出す。なお、メモリ制御回路３８は、第
１係数算出回路４６から出力されるＨ累積ズーム係数の
整数部の前回との差分に従ってモードを進め、モード５
の次はモード０に戻す。また、メモリ制御回路３８は、
第２レジスタ６０から１５ＭＨｚのクロックレートで所
望の画素データを出力する。
【００３２】したがって、色分離／ＹＵＶ変換回路６２
には、図１４（Ｃ）に示すようにモードに対応する
Ｃy ，Ｙe ，Ｍg およびＧの４つの画素データが同時に
入力され、この４つの画素データに基づいて数１および
数２に従って色分離を行い、色分離によって得られた
Ｒ，ＧおよびＢデータを数３に従ってＹＵＶ変換する。
そして、色分離／ＹＵＶ変換回路６２から出力された
Ｙ，ＵおよびＶデータがスイッチ６４を介して画像処理
回路６０に与えられ、最終的に所望のズーム倍率をもつ
静止画（フリーズ画）がモニタ６８から出力される。す
なわち、動画像を所望の倍率でモニタ６８に表示してい
るときにオペレータがシャッタボタン５０を押すと、Ｄ
ＲＡＭ３２には１倍の静止画データが格納され、その静
止画データに対してズーム処理が施される。これによっ
て、動画像と同じズーム倍率をもつ静止画がモニタ６８
に表示される。なお、システムコントローラ４８は、フ
リーズ画を出力するときだけスイッチ６４を色分離／Ｙ
ＵＶ変換回路６２側に接続し、それ以外ではスイッチ６
４をＨ／Ｖ補間回路５８側に接続する。
には、図１４（Ｃ）に示すようにモードに対応する
Ｃy ，Ｙe ，Ｍg およびＧの４つの画素データが同時に
入力され、この４つの画素データに基づいて数１および
数２に従って色分離を行い、色分離によって得られた
Ｒ，ＧおよびＢデータを数３に従ってＹＵＶ変換する。
そして、色分離／ＹＵＶ変換回路６２から出力された
Ｙ，ＵおよびＶデータがスイッチ６４を介して画像処理
回路６０に与えられ、最終的に所望のズーム倍率をもつ
静止画（フリーズ画）がモニタ６８から出力される。す
なわち、動画像を所望の倍率でモニタ６８に表示してい
るときにオペレータがシャッタボタン５０を押すと、Ｄ
ＲＡＭ３２には１倍の静止画データが格納され、その静
止画データに対してズーム処理が施される。これによっ
て、動画像と同じズーム倍率をもつ静止画がモニタ６８
に表示される。なお、システムコントローラ４８は、フ
リーズ画を出力するときだけスイッチ６４を色分離／Ｙ
ＵＶ変換回路６２側に接続し、それ以外ではスイッチ６
４をＨ／Ｖ補間回路５８側に接続する。
【００３３】このように、フリーズ画をモニタ６８から
出力するときは、垂直方向２画素および１つのズーム画
素を生成するのに必要な画素の垂直画素数は“２”であ
るため、ＳＲＡＭ４０には２ライン分のメモリエリア４
０ａおよび４０ｂが必要とされる。さらに、ＤＲＡＭ３
２からは１ラインずつしか画素データを読み出せないた
め、ＤＲＡＭ３２からの読み出しのクロックレートは第
２レジスタ６０からの読み出しのクロックレートの２倍
にする必要がある。このようにＳＲＡＭ４０のメモリエ
リア数およびクロックレートを設定することによって、
メモリエリア４０ａおよび４０ｂの水平画素数を１ライ
ン分の水平画素数よりも少なくすることができる。
出力するときは、垂直方向２画素および１つのズーム画
素を生成するのに必要な画素の垂直画素数は“２”であ
るため、ＳＲＡＭ４０には２ライン分のメモリエリア４
０ａおよび４０ｂが必要とされる。さらに、ＤＲＡＭ３
２からは１ラインずつしか画素データを読み出せないた
め、ＤＲＡＭ３２からの読み出しのクロックレートは第
２レジスタ６０からの読み出しのクロックレートの２倍
にする必要がある。このようにＳＲＡＭ４０のメモリエ
リア数およびクロックレートを設定することによって、
メモリエリア４０ａおよび４０ｂの水平画素数を１ライ
ン分の水平画素数よりも少なくすることができる。
【００３４】フラッシュメモリ３６に記録された画像デ
ータを所望のズーム倍率でモニタ６８に表示するとき
は、ＣＰＵ３４が画像データを拡大する。すなわち、Ｃ
ＰＵ３４は、フラッシュメモリ３６から圧縮データを読
み出し、ＤＲＡＭ３２のワークエリア３２ｂを用いてそ
の圧縮データを伸長し、そして伸長したＹ，ＵおよびＶ
データを同じワークエリア３２ｂを用いて拡大する。拡
大されたＹ，ＵおよびＶデータは、画素混合回路３０に
よって４：１：１に変換されるとともに、変換後のＹ，
ＵおよびＶデータが１ワードにまとめられ、そしてまと
められたデータが１ワード毎にメモリエリア３２ａに格
納される。これ以降は、上述と同様にしてメモリ制御回
路３８によってＶ累積ズーム係数に基づいて所望の２ラ
インの画素データがＳＲＡＭ４０に保持され、ＳＲＡＭ
から第１レジスタ５６に移された画素データが、Ｈ累積
ズーム係数に基づいてメモリ制御回路３８によって読み
出される。ただし、所望のズーム倍率をもつ画像データ
が既にメモリエリア３２ａに書き込まれているため、Ｈ
ズーム係数は“１．０”であり、Ｖズーム係数は“２．
０”である。
ータを所望のズーム倍率でモニタ６８に表示するとき
は、ＣＰＵ３４が画像データを拡大する。すなわち、Ｃ
ＰＵ３４は、フラッシュメモリ３６から圧縮データを読
み出し、ＤＲＡＭ３２のワークエリア３２ｂを用いてそ
の圧縮データを伸長し、そして伸長したＹ，ＵおよびＶ
データを同じワークエリア３２ｂを用いて拡大する。拡
大されたＹ，ＵおよびＶデータは、画素混合回路３０に
よって４：１：１に変換されるとともに、変換後のＹ，
ＵおよびＶデータが１ワードにまとめられ、そしてまと
められたデータが１ワード毎にメモリエリア３２ａに格
納される。これ以降は、上述と同様にしてメモリ制御回
路３８によってＶ累積ズーム係数に基づいて所望の２ラ
インの画素データがＳＲＡＭ４０に保持され、ＳＲＡＭ
から第１レジスタ５６に移された画素データが、Ｈ累積
ズーム係数に基づいてメモリ制御回路３８によって読み
出される。ただし、所望のズーム倍率をもつ画像データ
が既にメモリエリア３２ａに書き込まれているため、Ｈ
ズーム係数は“１．０”であり、Ｖズーム係数は“２．
０”である。
【００３５】第１レジスタ５６から読み出された画素デ
ータは、その後Ｈ／Ｖ補間回路５８で垂直補間および水
平補間を施され、最終的にモニタ６８から所望のズーム
倍率をもつズーム画像データが出力される。モニタ６８
から動画像が表示されているときにオペレータがモード
選択ボタン５２を操作して連写モードを選択すると、モ
ニタ６８から所定の時間差をもつ４つの静止画が出力さ
れるように、次のように画像データが処理される。すな
わち、第１信号処理回路２２から得られたＹ，Ｕおよび
Ｖデータが、第１信号処理回路２２に含まれる１つのラ
インメモリ２２ａを用いて垂直補間を施され、また垂直
補間によって得られたＹ，ＵおよびＶデータがＨ補間回
路２６で水平補間を施される。このとき、第１信号処理
回路２２における垂直補間に用いられるＶ累積ズーム係
数およびＨ補間回路２６における水平補間に用いられる
Ｈ累積ズーム係数は、第１係数算出回路４６と同じ構成
をもつ第２係数算出回路４４で生成される。なお、第２
係数算出回路４４には、システムコントローラ４８から
Ｖズーム係数“４．０”およびＨズーム係数“２．０”
が与えられる。
ータは、その後Ｈ／Ｖ補間回路５８で垂直補間および水
平補間を施され、最終的にモニタ６８から所望のズーム
倍率をもつズーム画像データが出力される。モニタ６８
から動画像が表示されているときにオペレータがモード
選択ボタン５２を操作して連写モードを選択すると、モ
ニタ６８から所定の時間差をもつ４つの静止画が出力さ
れるように、次のように画像データが処理される。すな
わち、第１信号処理回路２２から得られたＹ，Ｕおよび
Ｖデータが、第１信号処理回路２２に含まれる１つのラ
インメモリ２２ａを用いて垂直補間を施され、また垂直
補間によって得られたＹ，ＵおよびＶデータがＨ補間回
路２６で水平補間を施される。このとき、第１信号処理
回路２２における垂直補間に用いられるＶ累積ズーム係
数およびＨ補間回路２６における水平補間に用いられる
Ｈ累積ズーム係数は、第１係数算出回路４６と同じ構成
をもつ第２係数算出回路４４で生成される。なお、第２
係数算出回路４４には、システムコントローラ４８から
Ｖズーム係数“４．０”およびＨズーム係数“２．０”
が与えられる。
【００３６】このようにして１／４に縮小された静止画
データが、画素混合回路３０で１ワードのデータにまと
められ、このデータがＤＲＡＭ３２のメモリエリア３２
ａに書き込まれる。すなわち、１／４に縮小された４つ
の画像データがメモリエリア３２ａに書き込まれる。第
１係数算出回路４６には、Ｖズーム係数“２．０”およ
びＨズーム係数“１．０”が与えられ、これによって得
られるＶ累積ズーム係数に基づいてメモリ制御回路３８
が所定の２ラインから画素データを読み出し、ＳＲＡＭ
４０に書き込む。また、ＳＲＡＭ４０から第１レジスタ
５６に書き込まれた画素データが、Ｈ累積ズーム係数に
基づいてメモリ制御回路３８によって読み出され、Ｈ／
Ｖ補間回路５８による水平補間および垂直補間に供され
る。そして、最終的に所定の時間差をもつ４つの静止画
像がモニタ６８に表示される。
データが、画素混合回路３０で１ワードのデータにまと
められ、このデータがＤＲＡＭ３２のメモリエリア３２
ａに書き込まれる。すなわち、１／４に縮小された４つ
の画像データがメモリエリア３２ａに書き込まれる。第
１係数算出回路４６には、Ｖズーム係数“２．０”およ
びＨズーム係数“１．０”が与えられ、これによって得
られるＶ累積ズーム係数に基づいてメモリ制御回路３８
が所定の２ラインから画素データを読み出し、ＳＲＡＭ
４０に書き込む。また、ＳＲＡＭ４０から第１レジスタ
５６に書き込まれた画素データが、Ｈ累積ズーム係数に
基づいてメモリ制御回路３８によって読み出され、Ｈ／
Ｖ補間回路５８による水平補間および垂直補間に供され
る。そして、最終的に所定の時間差をもつ４つの静止画
像がモニタ６８に表示される。
【００３７】ここまではＣＣＤイメージャ１６の画素数
とモニタ６８の画素数が同じであることを前提として説
明したが、モニタ６８の画素数がＣＣＤイメージャ１６
よりも少ないときは、１倍の動画像を表示するときでも
第１信号処理回路２２から得られるＹ，ＵおよびＶデー
タを縮小する必要がある。その場合、ＤＲＡＭ３２への
画像データの書き込み前に、Ｈ補間回路２６によって水
平方向に縮小された画素データが生成され、ＤＲＡＭ３
２からの画像データの読み出し後にＨ／Ｖ補間回路５８
によって垂直方向に縮小された画像データすなわちズー
ム画像データが生成される。
とモニタ６８の画素数が同じであることを前提として説
明したが、モニタ６８の画素数がＣＣＤイメージャ１６
よりも少ないときは、１倍の動画像を表示するときでも
第１信号処理回路２２から得られるＹ，ＵおよびＶデー
タを縮小する必要がある。その場合、ＤＲＡＭ３２への
画像データの書き込み前に、Ｈ補間回路２６によって水
平方向に縮小された画素データが生成され、ＤＲＡＭ３
２からの画像データの読み出し後にＨ／Ｖ補間回路５８
によって垂直方向に縮小された画像データすなわちズー
ム画像データが生成される。
【００３８】具体的に説明すると、モニタ６８の画素数
がＣＣＤイメージャ１６の画素数の０．７倍である場
合、システムコントローラ４８から第２係数算出回路４
４に対してＨズーム係数“１．４”が与えられる。した
がって、奇数フィールドにおいては、図１６に示すよう
に“０．０”→“１．４”→“２．８”→“４．２”…
のように変化するＨ累積ズーム係数が得られ、そのＨ累
積ズーム係数の小数部がＨ補間回路２６に与えられる。
Ｈ補間回路２６は、入力された小数部に従って、第１信
号処理回路２２から出力されるＹ，ＵおよびＶデータに
対して水平補間をかける。このようにして水平方向に縮
小されたＹ，ＵおよびＶデータは、画素混合回路３０で
４：１：１変換されかつ１ワードにまとめられ、まとめ
られたデータがＤＲＡＭ３２のメモリエリア３２ａに格
納される。
がＣＣＤイメージャ１６の画素数の０．７倍である場
合、システムコントローラ４８から第２係数算出回路４
４に対してＨズーム係数“１．４”が与えられる。した
がって、奇数フィールドにおいては、図１６に示すよう
に“０．０”→“１．４”→“２．８”→“４．２”…
のように変化するＨ累積ズーム係数が得られ、そのＨ累
積ズーム係数の小数部がＨ補間回路２６に与えられる。
Ｈ補間回路２６は、入力された小数部に従って、第１信
号処理回路２２から出力されるＹ，ＵおよびＶデータに
対して水平補間をかける。このようにして水平方向に縮
小されたＹ，ＵおよびＶデータは、画素混合回路３０で
４：１：１変換されかつ１ワードにまとめられ、まとめ
られたデータがＤＲＡＭ３２のメモリエリア３２ａに格
納される。
【００３９】一方、システムコントローラ４８は、Ｖズ
ーム係数“２．８”およびＨズーム係数“１．０”を第
１係数算出回路４６に与える。つまり、モニタ６８はイ
ンタレース方式でズーム画像データを出力するため、Ｖ
ズーム係数は第２係数算出回路４４に与えられたＨズー
ム係数“１．４”の２倍に設定され、Ｈズーム係数は、
Ｈ補間回路２６によって既に水平補間が完了しているた
め、“１．０”に設定される。これによって、第１係数
算出回路４６から出力されるＶ累積ズーム係数は、図１
７に示すように、“０．０”→“２．８”…のように変
化する。
ーム係数“２．８”およびＨズーム係数“１．０”を第
１係数算出回路４６に与える。つまり、モニタ６８はイ
ンタレース方式でズーム画像データを出力するため、Ｖ
ズーム係数は第２係数算出回路４４に与えられたＨズー
ム係数“１．４”の２倍に設定され、Ｈズーム係数は、
Ｈ補間回路２６によって既に水平補間が完了しているた
め、“１．０”に設定される。これによって、第１係数
算出回路４６から出力されるＶ累積ズーム係数は、図１
７に示すように、“０．０”→“２．８”…のように変
化する。
【００４０】メモリ制御回路３８は、このＶ累積ズーム
係数の整数部の前回との差分を検出し、その差分だけＤ
ＲＡＭ３２のラインを進める。ＳＲＡＭ４０に保持され
た２ライン分の画素データは、第１レジスタ５６を介し
てＨ／Ｖ補間回路５８に与えられ、第１係数算出回路４
６からのＶ累積ズーム係数の小数部に従って垂直補間を
施される。これによって、垂直方向に縮小された画像デ
ータが得られる。つまり、Ｈ補間回路２６で水平方向に
縮小され、Ｈ／Ｖ補間回路５８によって垂直方向に縮小
され、モニタ６８と同じ画素数をもつズーム画像データ
が得られる。
係数の整数部の前回との差分を検出し、その差分だけＤ
ＲＡＭ３２のラインを進める。ＳＲＡＭ４０に保持され
た２ライン分の画素データは、第１レジスタ５６を介し
てＨ／Ｖ補間回路５８に与えられ、第１係数算出回路４
６からのＶ累積ズーム係数の小数部に従って垂直補間を
施される。これによって、垂直方向に縮小された画像デ
ータが得られる。つまり、Ｈ補間回路２６で水平方向に
縮小され、Ｈ／Ｖ補間回路５８によって垂直方向に縮小
され、モニタ６８と同じ画素数をもつズーム画像データ
が得られる。
【００４１】なお、ＳＲＡＭ４０に書き込んだ画素デー
タを第１レジスタ５６に一旦移すようにしたのは、ＳＲ
ＡＭ４０に対する書き込み／読み出しは１ワード（＝３
２ビット）毎にしか行うことができず、ＳＲＡＭ４０だ
けでは色分離または補間動作は不可能だからである。
タを第１レジスタ５６に一旦移すようにしたのは、ＳＲ
ＡＭ４０に対する書き込み／読み出しは１ワード（＝３
２ビット）毎にしか行うことができず、ＳＲＡＭ４０だ
けでは色分離または補間動作は不可能だからである。
【図１】この発明の一実施例を示すブロック図である。
【図２】色フィルタを示す図解図である。
【図３】色分離動作を示す図解図である。
【図４】画素混合回路の動作を示す図解図である。
【図５】ＤＲＡＭのメモリエリアを示す図解図である。
【図６】ＳＲＡＭを示す図解図である。
【図７】第１係数算出回路を示すブロック図である。
【図８】第１係数算出回路の動作の一部を示す図解図で
ある。
ある。
【図９】第１係数算出回路の動作の他の一部を示す図解
図である。
図である。
【図１０】第１レジスタを示すブロック図である。
【図１１】ＳＲＡＭおよび第１レジスタの動作を示す図
解図である。
解図である。
【図１２】Ｈ／Ｖ補間回路を示すブロック図である。
【図１３】３０ビット化回路２８の動作を示す図解図で
ある。
ある。
【図１４】ＳＲＡＭおよび第２レジスタの動作を示す図
解図である。
解図である。
【図１５】第２レジスタを示すブロック図である。
【図１６】第２係数算出回路の動作の一部を示す図解図
である。
である。
【図１７】第１係数算出回路の動作の一部を示す図解図
である。
である。
【図１８】従来技術を示すブロック図である。
１０ …ディジタルスチルカメラ ２８ …３０ビット化回路 ３０ …画素混合回路 ３２ …ＤＲＡＭ ３９ …バッファ ４０ …ＳＲＡＭ ５６ …第１レジスタ ５８ …Ｈ／Ｖ補間回路 ６０ …第２レジスタ ６２ …色分離／ＹＵＶ変換回路
Claims (7)
- 【請求項１】ビデオメモリに保持された複数の画素から
なる画像データに基づいて複数のズーム画素からなるズ
ーム画像データを生成するディジタルスチルカメラにお
いて、各々の前記 ズーム画素の生成に必要な特定画素の垂直画
素数に相当する第１垂直画素数と、前記画像データの水
平画素数よりも少ない第１水平画素数とからなる画素デ
ータを保持できる容量を持つバッファ、前記特定画素を含む 画素データを基準クロックレートに
前記第１垂直画素数以上の数をかけた所定クロックレー
トで前記ビデオメモリから読み出して前記バッファに書
き込む読出書込手段、 前記特定画素の画素データを前記バッファから前記基準
クロックレートで読み出す読出手段、および前記特定画
素の画素データに基づいて前記ズーム画素の画素データ
を生成する生成手段を備えることを特徴とする、ディジ
タルスチルカメラ。 - 【請求項２】所望のズーム倍率に対応する垂直ズーム係
数を積算する第１積算手段をさらに備え、 前記読出書込手段は前記第１積算手段の第１積算結果に
基づいて前記ビデオメモリの垂直方向における読出位置
を決定する第１決定手段を含む、請求項１記載のディジ
タルスチルカメラ。 - 【請求項３】前記バッファは、前記特定画素を含む画素
データが前記第１水平画素数よりも少ない第２水平画素
数毎に書き込まれるＳＲＡＭ、および前記ＳＲＡＭから
読み出されたかつ前記第１垂直画素数と前記第２水平画
素数よりも少ない第３水平画素数とからなる画素データ
を保持するレジスタを含む、請求項１または２記載のデ
ィジタルスチルカメラ。 - 【請求項４】前記バッファは、前記レジスタに保持され
た前記画素データの中から前記特定 画素の垂直列を形成
する画素データを同時に選択する画素選択手段をさらに
含む、請求項３記載のディジタルスチルカメラ。 - 【請求項５】所望のズーム倍率に対応する水平ズーム係
数を積算する第２積算手段をさらに備え、 前記読出手段は前記第２積算手段の第２積算結果に基づ
いて前記画素選択手段を制御する選択制御手段を含む、
請求項４記載のディジタルスチルカメラ。 - 【請求項６】インタレーススキャン方式で前記ズーム画
素の画素データを出力するモニタをさらに備え、 前記水平ズーム係数は垂直ズーム係数の１／２である、
請求項５記載のディジタルスチルカメラ。 - 【請求項７】前記生成手段は、前記特定画素の垂直列を
形成する画素データに垂直補間を施す垂直補間手段、お
よび前記特定画素の水平列を形成する画素データに水平
補間を施す水平補間手段を含む、請求項１ないし６のい
ずれかに記載のディジタルスチルカメラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09141304A JP3133702B2 (ja) | 1997-05-30 | 1997-05-30 | ディジタルスチルカメラ |
| US09/085,171 US6762792B1 (en) | 1997-05-30 | 1998-05-28 | Digital still camera |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09141304A JP3133702B2 (ja) | 1997-05-30 | 1997-05-30 | ディジタルスチルカメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336573A JPH10336573A (ja) | 1998-12-18 |
| JP3133702B2 true JP3133702B2 (ja) | 2001-02-13 |
Family
ID=15288784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09141304A Expired - Fee Related JP3133702B2 (ja) | 1997-05-30 | 1997-05-30 | ディジタルスチルカメラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6762792B1 (ja) |
| JP (1) | JP3133702B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3972478B2 (ja) * | 1998-08-11 | 2007-09-05 | ソニー株式会社 | 撮像装置 |
| JP3532781B2 (ja) * | 1999-02-12 | 2004-05-31 | 株式会社メガチップス | 画像入力装置の画像処理回路 |
| JP4187425B2 (ja) * | 2000-09-11 | 2008-11-26 | 富士フイルム株式会社 | 画像制御装置およびディジタルカメラ |
| JP2002142149A (ja) * | 2000-11-06 | 2002-05-17 | Mega Chips Corp | 画像処理回路 |
| JP3913491B2 (ja) | 2001-04-20 | 2007-05-09 | 三洋電機株式会社 | ディジタルズーム装置 |
| KR20040015563A (ko) * | 2002-08-13 | 2004-02-19 | 현대자동차주식회사 | 차량용 핸즈프리의 노이즈 방지장치 및 노이즈 방지제어방법 |
| KR100771299B1 (ko) * | 2003-06-26 | 2007-10-29 | 삼성전기주식회사 | 색 보간용 라인 버퍼 및 라인 데이터 제공 방법 |
| US7755669B2 (en) * | 2003-11-28 | 2010-07-13 | Canon Kabushiki Kaisha | Image capture apparatus and image capture method in which an image is processed by a plurality of image processing devices |
| JP2006324731A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 映像信号処理回路 |
| JP4854620B2 (ja) * | 2007-07-19 | 2012-01-18 | 三洋電機株式会社 | 電子ズーム装置およびプログラム |
| US7916938B2 (en) * | 2007-08-01 | 2011-03-29 | Kwe International, Inc. | Computer-implemented gamut mapping |
| JP5008139B2 (ja) * | 2007-11-26 | 2012-08-22 | 株式会社リコー | 画像撮像装置 |
| JP5391025B2 (ja) * | 2009-10-16 | 2014-01-15 | 株式会社ザクティ | 画像データ処理装置 |
| JP6361290B2 (ja) | 2014-05-30 | 2018-07-25 | セイコーエプソン株式会社 | 画像処理装置、表示装置および画像処理方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774581A (en) * | 1987-04-14 | 1988-09-27 | Rca Licensing Corporation | Television picture zoom system |
| JP2551629B2 (ja) * | 1988-06-21 | 1996-11-06 | 株式会社日立製作所 | 撮像装置 |
| US5243433A (en) * | 1992-01-06 | 1993-09-07 | Eastman Kodak Company | Digital image interpolation system for zoom and pan effects |
| US5333055A (en) * | 1992-02-24 | 1994-07-26 | Sanyo Electric Co., Ltd. | Video camera circuit for processing image signals from an image pickup device having a mosaic color filter |
| US5402171A (en) * | 1992-09-11 | 1995-03-28 | Kabushiki Kaisha Toshiba | Electronic still camera with improved picture resolution by image shifting in a parallelogram arrangement |
| EP0618739B1 (en) * | 1993-03-19 | 1999-10-27 | Canon Kabushiki Kaisha | Digital video camera and recording apparatus |
| JPH06311426A (ja) | 1993-04-22 | 1994-11-04 | Olympus Optical Co Ltd | 画像処理装置 |
| JP2925890B2 (ja) | 1993-07-20 | 1999-07-28 | 三洋電機株式会社 | 手振れ補正装置を有するビデオカメラ |
| JPH07177408A (ja) | 1993-12-16 | 1995-07-14 | Canon Inc | 信号処理装置 |
| JP3336544B2 (ja) * | 1994-04-25 | 2002-10-21 | 富士写真フイルム株式会社 | デジタル画像処理装置 |
| US6157408A (en) * | 1995-06-06 | 2000-12-05 | Takeharu Etoh | High-speed CCD image transfer apparatus |
| US5739867A (en) * | 1997-02-24 | 1998-04-14 | Paradise Electronics, Inc. | Method and apparatus for upscaling an image in both horizontal and vertical directions |
-
1997
- 1997-05-30 JP JP09141304A patent/JP3133702B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-28 US US09/085,171 patent/US6762792B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10336573A (ja) | 1998-12-18 |
| US6762792B1 (en) | 2004-07-13 |
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