JP4286928B2 - フォーマット変換用マルチスキャンビデオタイミング発生器 - Google Patents

Description

【０００１】
本発明は、概してビデオディスプレイシステムに関し、より詳細には、第１の可視ディスプレイ解像度、ピクセル速度（pixel rate）、および走査線速度（line rate）の入力ビデオ信号を、第２の可視ディスプレイ解像度、ピクセル速度、および走査線速度の第２の出力ビデオ信号に変換するための方法および装置に関する。
【発明の属する技術分野】
【０００２】
【従来の技術】
コンピュータビデオ出力ＶＥＳＡ ＶＧＡ，ＳＶＧＡ，ＸＧＡ，およびＳＸＧＡのような順次走査（progressive scan）ビデオ信号の他に、ＮＴＳＣおよびＰＡＬのような多くの種類の飛越し走査された（interlaced）ビデオ信号がある。これらおよび他のソースは、通常、水平走査線速度および垂直再生（refresh）速度に関する異なったビデオタイミングの他に、１走査線毎のピクセルおよび１フレーム毎の走査線に関する異なった解像度を有している。単一のディスプレイ装置で見るための多くの異なる形式の入力ビデオ信号を調整するために、従来技術においていくつかの方法が採用されてきた。
【０００３】
第１の従来技術の方法は、ソース入力ビデオの解像度およびビデオタイミングに整合するように、ディスプレイ装置の動作フォーマットを適応させることを含む。この方法によれば、ディスプレイ装置は、有効な入力ビデオソースの異なる解像度およびビデオタイミングに適応することが可能でなければならない。したがって、この従来技術の方法は、蛍光体で覆われた画面を横切って水平および垂直方向の両方にビームを掃引する一方で、電子ビームの強度を調節することによってビデオ画像データを表示するブラウン管（ＣＲＴ）装置を用いて一般に実施されている。ＣＲＴは、入力ビデオソースの水平走査線および垂直フレーム速度を検出することと、自動的に位相をロックすることと、画面に表示されているアクティブ部分を最大にするためにＣＲＴディスプレイの水平および垂直方向の掃引速度を検出された入力速度に適応させることとにより、様々な入力フォーマットに適応できる。
【０００４】
この第１の従来技術の方法は、通常、可視ディスプレイ領域が２次元マトリクス状に配列された離散的画像要素（ピクセル）から構成されており、かつ、異なる入力信号フォーマットを受け入れるように調整され得る水平および垂直ビーム掃引装置が設けられていないディスプレイには用いられない。このような離散的ピクセルのディスプレイの一種は、他の多くの新生の技術の他に、液晶ディスプレイ（ＬＣＤｓ）、電界放出ディスプレイ（ＦＥＤｓ）、プラズマディスプレイパネル（ＰＤＰｓ）を含むフラットパネルディスプレイ（ＦＰＤｓ）として参照されている。
【０００５】
単一のディスプレイ装置で見るために様々な形式の入力ビデオ信号を調整する第２の従来技術の方法は、ソース解像度およびタイミングをディスプレイ装置によりサポートされているフォーマットに変換することを含んでいる。この従来技術の方法は、ピクセル変換、走査線変換、およびフレーム周波数変換により、入力ソースビデオフォーマットを、対象ディスプレイ装置によりサポートされている対象ビデオフォーマットに変換する。従来のフォーマット変換回路は、ディジタルビデオ信号を得て、ビデオフィールドおよびフレームの所望の可視のまたはアクティブ部分を抜き出し、アクティブ部分をフレームバッファ内に記憶することにより動作する。フレームバッファは、データ書き込み速度がディスプレイ読み出し速度と整合する必要がないように融通性をもたらす。その後、記憶されたデータは、ディスプレイフレームバッファから読み出され、１画像走査線毎のピクセル数および１画像毎の走査線数を、ディスプレイ装置のピクセル数および走査線数と整合させるように変換するために処理される。
【０００６】
このような処理は、通常はソースビデオデータがビデオソースで利用可能である時刻と、結果として生じる処理データがディスプレイ装置への出力のために利用可能である時刻との間の待ち時間を引き起こす。また、フレームバッファ内にデータを記憶する前に最初にデータを処理することが、いくつかのシステムにおいて通常に実施されてきた。これらの従来技術の処理の筋書きのいずれにおいても、所望のディスプレイ走査線およびフレーム速度で動作するディスプレイタイミング発生器が供給され、かつ、該ディスプレイタイミング発生器は、処理されたフレームバッファデータのディスプレイへの移送はもちろん、ディスプレイを制御するための同期信号を発生させる。ディスプレイタイミング発生器は、フォーマット変換を達成するために、ビデオ入力ソースとは異なった、走査線毎のピクセル数および走査線速度のためのタイミングを生じさせる。さらに、ビデオ入力ソースフレーム速度とは異なったフレーム速度でディスプレイタイミング発生器を動作させることにより、フレーム速度の変換が達成される。従来は、このようなディスプレイタイミング発生器は、入力ビデオソースとのフレームロックを維持するためにフレーム毎に基づいて同期させられているか、入力ビデオフレーム速度に対してフリーラン（free run）することを許容されているかのいずれかである。
【０００７】
ディスプレイタイミング発生器がフリーランニングであるときは、ビデオ入力走査線がディスプレイ出力走査線に処理されるように要求されている速度は、ディスプレイ出力走査線速度と整合せず、かつ、処理されたディスプレイ速度を維持するための実際の入力速度と要求された入力速度との間の差は、メモリバッファリングを介して適応されなければならない。さらに、入力および出力フレームまたはフィールドの速度が整合しない場合には、入力フレームまたはフィールドは、フレームバッファ制御装置により反復させられるかまたは外されるかのいずれかである。これにより、ディスプレイフレームに処理するためのソースデータとして用いられる反復したあるいは外された入力フレームまたはフィールドによって、高速動作（high motion）シーケンスのための一時的な結果物を生ずる。
【０００８】
また、メモリバッファ内にメモリの単一のフレームのみが供給され、かつ、ディスプレイフレーム速度が入力ビデオフレームまたはフィールド速度とロックされていない場合には、入力ビデオデータ書き込みポインタは、ディスプレイフレームが時間的に異なるポイントで捕らえられた２つの異なる入力フレームから処理された画像データからなっている状態を作り出しているディスプレイ処理データ読み出しポインタとパスを交差させることができる。ソースビデオがメディア内容として高速動作シーケンスを含んでいるときに、このことは、通常は”フレームフィア（frame fear）”として引用される、望ましくない結果をディスプレイ出力に生じさせる。したがって、ディスプレイ装置がディスプレイフレームまたはフィールドの速度を入力ビデオフレームまたはフィールドの速度にロックできれば、フィールドまたはフレームはもはや反復させられたり捨てられたりする必要がなくなり、かつ、ディスプレイビデオシーケンスにおける一時的な歪みが消去され得るので大きな利点となる。
【０００９】
ＦＰＤ装置のような、ピクセルに基づくディスプレイの大多数において、個々のピクセル要素は、水平同期信号またはデータイネーブル信号に対する多数のタイミングクロックサイクルに基づいてピクセルコラムが選択される直交的に走査されたインタフェースの使用を通して選択されるかまたは使用可能にされ、ピクセルの特定の列は、垂直同期位置に対して生じた水平同期またはデータイネーブルパルスの数に基づいて選択される。このコラムおよび列の選択処理は、ピクセルまたはピクセルの群がリフレッシュ（refresh）されることを可能にする。
【００１０】
フォーマット変換の場合、ディスプレイ垂直同期パルスの開始からアクティブ領域全体を介して垂直帰線消去正面ポーチ領域（vertical blanking front porch region）まで、ディスプレイタイミング発生器がフリーランすることを可能にすることにより、該ディスプレイタイミング発生器を入力ビデオソースとフレームロックすることが通常実施されてきた。この点においては、ディスプレイタイミング発生器は、入力ビデオ垂直同期パルスが該ディスプレイタイミング発生器にディスプレイ垂直同期パルスの開始点まで直ちにジャンプさせるまで、ブランク走査線を走査し続ける。その後、ディスプレイタイミング発生器はフリーラン動作へ戻る。個々のピクセルおよびピクセル要素の群が同期化パルスに対して順次的な方法でアドレス指定可能であるので、多くのピクセルに基づくディスプレイは、このディスプレイタイミングシーケンスへのステップ変化を調整することができる。
【００１１】
一度アクティブ領域全体が更新されると、垂直同期化パルスの前の、垂直帰線消去正面ポーチ領域におけるタイミングへのステップ変化は、ディスプレイに視覚的に影響を及ぼさない。ディスプレイタイミング発生器において、”垂直リセット”の特徴を提供することは比較的容易である。この技術の他の利点は、ディスプレイタイミング発生器が、入力ビデオピクセルクロック、走査線速度、またはフレーム速度と同期させられる必要がないフリーランニングのディスプレイピクセルクロックを用いることができることである。
【００１２】
【発明が解決しようとする課題】
しかしながら、この技術の主要な欠点は、ディスプレイ走査線速度がフリーランニングピクセルクロックに基づいているので、入力走査線速度と入力走査線がディスプレイ出力速度を維持するために処理される必要がある速度との間に厳密な関連性がないことである。したがって、この履行には、入力ビデオ走査線速度とディスプレイ出力処理走査線速度との間の、最悪の場合の差のためのディスプレイ処理速度を維持するためにデータの入力ビデオ走査線が有効であるように、十分なメモリが供給されることが必要である。したがって、多くのフォーマット変換システムにおいて、全フレームバッファまたはより多くのメモリが供給される。他の重大な欠点は、多くの場合、ディスプレイタイミングへのステップ変化がＣＲＴ制御装置の水平および垂直掃引位相ロックループをロック損失（lose lock）させるのに十分大きなものであり、かつ、ロック獲得の間に結果として生じる過渡電流が、結果として生じる表示されたビデオ画像に顕著な結果を生じさせるので、この形式のフレームロックは、ＣＲＴ形式のディスプレイ装置を駆動するために用いることはできないということである。
【００１３】
さらに、フォーマット変換能力の一部としてアクティブピクセルデータの任意の画像の拡大または縮小処理を必要とするアプリケーションのために、大量のメモリが必要とされる。したがって、大抵の任意の拡大または縮小システムは、メモリの全フレームまたはそれ以上を用いて実行される。
【００１４】
入力フォーマットから異なる出力フォーマットへの変換（両方のフォーマットは同一の縦横比を有している）の標準的なアプリケーションのために、必要とされる画像の拡大および縮小は全く任意ではなく、アクティブピクセルの全体ピクセルに対する比率、およびアクティブ走査線の全体走査線に対する比率は、同一の縦横比の大抵の入力フォーマットに対して一定のままである傾向がある。この状態において、フリーランニングのディスプレイタイミング発生器を用いることは、たとえ該ディスプレイタイミングが発生器フレーム同期化のための垂直リセットを有していても、他に考えられる履行よりもより多くのメモリを必要とする。
【００１５】
ディスプレイプロセッサの履行の一例が、米国特許第５，６００，３４７号明細書に開示されており、その中で、非線形水平拡張のための方法が説明されている。しかしながら、この従来技術の特許は、最小量のメモリバッファによりフォーマット変換を行うことに関連して上述された同期化の問題を扱ってはいない。
【００１６】
ＦＰＤ装置のような多くの離散的ピクセルディスプレイは、フレーム速度変換が将来的に必要とされないように、該ディスプレイが一定範囲のフレームリフレッシュ速度を現在サポートすることを可能にする技術的改善がなされてきた。それにもかかわらず、これらの装置の離散的ピクセルの性質のために、ディスプレイ装置の決められたアクティブピクセル配列と整合するように、入力ソースビデオピクセル速度、走査線速度、および表示可能なフォーマットを適合させるための装置に対する要求が未だにある。
【００１７】
したがって、フレームバッファが任意の拡大および縮小、または他の画像処理のために用いられるアプリケーションにおいてフリーランニングモードをサポートするディスプレイタイミング発生器を備えることは非常に望ましい。このようなディスプレイタイミング発生器は、離散的ピクセルディスプレイ装置およびＣＲＴ装置の両方がサポートされるようにディスプレイタイミングシーケンスへの上述されたステップ変化を最小にするフレームロック手段をも供給することが好ましい。斬新な装置が、任意ではない拡大、縮小およびフォーマット変換用の画像処理動作をサポートするために必要とされるメモリバッファを最小にするディスプレイタイミング発生技術を実行すべきである。上述されたように、このようなディスプレイタイミング発生器は、ビデオ処理システムのコストを低減させ、第１の入力フォーマットから第２のディスプレイフォーマットへ画像を変換させるための多くの形式の装置において利用され得る共通の装置を提供することになるので、非常に望ましい。
【００１８】
以下の特許は、上述された種々の従来技術のシステムについての説明を提供する。
"LCD CONTROLLER"という表題の米国特許第４，２７５，４２１号明細書；
"VIDEO INTERFACE FOR CAPTURING AN INCOMING SIGNAL AND REFORMATTING THE VIDEO SIGNAL"という表題の米国特許第４，８７２，０５４号明細書；
"IMAGE DISPLAY APPARATUS FOR DISPLAYING IMAGES OF A PLURALITY OF KINDS OF VIDEO SIGNALS WITH ASYNCHRONOUS SYNCHRONIZING SIGNALS AND A TIMING CORRECTION CIRCUIT"という表題の米国特許第５，３５１，０８８号明細書；
"FRAME RATE CONVERSION WITH ASYNCHRONOUS PIXEL CLOCKS"という表題の米国特許第５，４４６，４９６号明細書；
"DISPLAY CONTROL APPARATUS FOR CONVERTING CRT RESOLUTION INTO PDP RESOLUTION BY HARDWARE"という表題の米国特許第５，５０８，７１４号明細書；
"MULTI-SOURCE VIDEO SYNCHRONIZATION"という表題の米国特許第５，５１７，２５３号明細書；
"VIDEO SIGNAL INTERFACE"という表題の米国特許第５，５３４，８８３号明細書；
"VIDEO CONVERTER HAVING RELOCATABLE AND RESIZABLE WINDOWS"という表題の米国特許第５，５６１，４７２号明細書；
"DISPLAY CONTROL DEVICE FOR CONTROLLING FIRST AND SECOND DISPLAYS OF DIFFERENT TYPES"という表題の米国特許第５，５７９，０２５号明細書；
"HORIZONTAL IMAGE EXPANSION SYSTEM FOR FLAT PANEL DISPLAYS"という表題の米国特許第５，６００，３４７号明細書；および、
"IMAGE PROCESSING APPARATUS THAT CAN PROVIDE IMAGE DATA OF HIGH QUALITY WITHOUT DETERIORATION IN PICTURE QUALITY"という表題の米国特許第５，５８５，８５６号明細書。
【００１９】
【課題を解決するための手段】
本発明の概略的な目的は、入力ビデオフォーマットとは異なるディスプレイフォーマットを有するディスプレイ装置のためのビデオ信号タイミングを生じさせる方法および装置を提供することである。
【００２０】
さらに、本発明の目的は、入力ビデオ走査線速度およびディスプレイ出力走査線速度が同一ではない場合において、ビデオ信号タイミングを生じさせるための方法および装置を提供することである。さらに、本発明の目的は、ソースビデオ走査線入力速度が、種々のディスプレイ処理方法のために最小量のメモリバッファを用いてディスプレイビデオ走査線を発生させるために入力走査線が処理される速度を維持することができるように、ディスプレイ出力走査線速度を入力走査線速度に同期させる方法および装置を提供することである。
【００２１】
さらに、本発明の目的は、ディスプレイビデオデータを発生させるためのソースビデオデータの処理により被る待ち時間を調整するために、ディスプレイ出力タイミングおよび入力ビデオタイミングの両方がフレーム速度に関してロックされるがフレーム位相に関してスキュー（skew）させるような、ディスプレイ出力タイミングの入力ビデオタイミングへの同期化のための方法および装置を提供することである。本発明のさらなる目的は、スケーリング、ビデオフォーマット変換、およびフィルタリング動作のような、しかしこれらに限定されない様々な形式のディスプレイ処理のための待ち時間を調整するために、入力ソースビデオフレームタイミングとディスプレイ出力ビデオフレームタイミングとの間のスキューを調整するための方法および装置を提供することである。
【００２２】
前述された目的を達成するために、本発明によれば、第１の可視ディスプレイ解像度、ピクセル速度および走査線速度を特徴とするディジタルビデオ入力信号を受信し、かつ、それに応じて第２の可視ディスプレイ解像度、ピクセル速度および走査線速度を特徴とする、ディスプレイで見るためのディジタルビデオ出力信号を発生させるフォーマット変換器が提供される。
前記フォーマット変換器は、
前記第１および第２の可視ディスプレイ解像度、ピクセル速度および走査線速度を表す動作モード情報を受信するプログラミングインタフェース手段と、
前記ディジタルビデオ入力信号を記憶するメモリ手段と、
前記メモリ手段から前記ディジタルビデオ入力信号を引き出し、該ディジタルビデオ入力信号を選択的に非飛越し走査し、フィルタリングし、およびスケーリングするとともに、それに応じて前記ディジタルビデオ出力信号を発生させるディスプレイプロセッサ手段と、
前記プログラミングインタフェース手段により受信された前記動作モード情報に基づく前記ディジタルビデオ入力信号から同期化および制御情報を得るとともに、それに応じて前記第２の可視ディスプレイ解像度、ピクセル速度および走査線速度でディスプレイ用の前記ディジタルビデオ出力信号を発生させる前記ディスプレイプロセッサ手段の動作を制御するディスプレイタイミング制御装置手段と
を具備する。
【００２３】
本発明のさらなる特徴によれば、前記ディスプレイタイミング制御装置は、
ディスプレイメインクロック信号を発生させるクロック発生手段と、
前記ディジタルビデオ入力信号の各々のフレームの所定の時刻でロックイベント（lock event）信号を発生させるロックイベント制御装置と、
前記ロックイベント信号と前記動作モード情報とに基づいて前記ディジタルビデオ入力信号と前記ディジタルビデオ出力信号との間の同期化を制御するために、ディスプレイ水平ロックイベント信号とディスプレイ垂直ロックイベント信号とを発生させるディスプレイ同期化手段と、
前記動作モード情報により前記ディスプレイプロセッサ手段を制御するために、前記水平および垂直ロックイベント信号と同期させられたタイミング信号を発生させるディスプレイタイミング発生手段と
をさらに具備する。
【００２４】
したがって、本発明によれば、ディジタル化され、かつ、復号化されたＮＴＳＣ入力ソース信号の場合には、ＮＴＳＣデータの流入フィールドは、順次走査フォーマットに処理され、かつ、ＶＧＡタイミングと互換性のあるディスプレイ、ＳＶＧＡタイミングと互換性のあるディスプレイ、またはＸＧＡタイミングと互換性のあるディスプレイを駆動するために用いられ得る。ディスプレイ装置は、ＣＲＴディスプレイ装置、またはＦＰＤのような離散的ピクセルのディスプレイ装置のいずれかでよい。ディスプレイ出力装置が入力ＮＴＳＣフィールド速度と整合するディスプレイフレーム速度をサポートすることが可能ならば、必要とされるメモリバッファの量を、アクティブデータの全ＮＴＳＣフィールドを記憶するために必要とされる量よりもずっと少なく低減させることができる。
【００２５】
ディジタル化され、かつ、復号化されたＰＡＬ入力ソース信号の場合には、ＰＡＬデータの流入フィールドは、順次走査フォーマットに処理され、かつ、ＶＥＳＡ ＶＧＡタイミングと互換性のあるディスプレイ、ＳＶＧＡタイミングと互換性のあるディスプレイ、またはＸＧＡタイミングと互換性のあるディスプレイを駆動するために用いられ得る。ディスプレイ装置は、ＣＲＴディスプレイ装置、またはＦＰＤのような離散的ピクセルのディスプレイ装置のいずれかでよい。ディスプレイ出力装置が入力ＰＡＬフィールド速度と整合するディスプレイフレーム速度をサポートすることが可能ならば、必要とされるメモリバッファの量を、ＰＡＬアクティブデータの全フィールドを記憶するために必要とされる量よりもずっと少なく低減させることができる。
【００２６】
ディジタル化されたＶＧＡ入力ソース信号の場合には、ＶＧＡデータの流入フレームは、異なるフォーマットに処理され、かつ、ＶＧＡタイミングと互換性のあるディスプレイ、ＳＶＧＡタイミングと互換性のあるディスプレイ、およびＸＧＡタイミングと互換性のあるディスプレイを駆動するために用いられ得る。ディスプレイ装置は、ＣＲＴディスプレイ装置、またはＦＰＤのような離散的ピクセルのディスプレイ装置のいずれかでよい。ディスプレイ出力装置が入力ＶＧＡフレーム速度と整合するディスプレイフレーム速度をサポートすることが可能ならば、必要とされるメモリバッファの量を、アクティブデータの全ＶＧＡフレームを記憶するために必要とされる量よりもずっと少なく低減させることができる。
【００２７】
さらに、本発明によれば、他の多くのディジタル化された、または、（飛越し走査または順次走査の）ディジタルビデオ信号は、異なるフォーマットに処理され、かつ、１走査線毎のピクセルまたは１フレーム毎の走査線に関して異なるフォーマットによりディスプレイ装置を駆動するために用いられてもよい。
【００２８】
さらに、本発明によれば、入力ディジタルビデオ信号が異なるディスプレイフレーム速度に変換されることになるならば、ディスプレイタイミングは入力フレーム速度とは無関係のディスプレイフレーム速度で生成され得る。しかしながら、この場合、メモリバッファには、メモリの少なくとも１つの入力フィールドまたはフレームが必要になる。
【００２９】
さらに、本発明によれば、ディスプレイ出力走査線速度は、ディスプレイ出力データを発生させるべく入力データを処理するために必要とされるメモリの量を最小にするために入力ピクセル速度の分数倍数でもよい。本発明によるディスプレイ走査線周期は、走査線毎に基づいて＋／−数ピクセル周期だけ変化する。多くのＦＰＤ装置は、この程度の走査線ジッタを調整することができる。本発明の特徴による走査線速度発生の方法は、ディスプレイピクセルクロック位相ロックループを必要としない。したがって、フリーランニング発振器は、それによりシステムのコストおよび複雑さを低減させるディスプレイタイミングを発生させるために用いられ得る。さらに、ディスプレイ走査線速度が入力ビデオ走査線速度と同期しているので、最小限のメモリバッファのみが必要とされ、これにより、システムのコストをさらに低減させることができる。
【００３０】
【発明の実施の形態】
好ましい実施形態の詳細な説明は、以下の図を参照してこの明細書中に以下に提供される。
図１は、本発明による、フォーマット変換を備えたマルチ同期（multi-sync）形式の離散的ピクセルディスプレイ装置のブロック図である。
図２は、本発明による、フォーマット変換を備えたマルチ同期ＣＲＴ装置のブロック図である。
図３は、本発明によるフォーマット変換器のブロック図である。
図４は、好ましい実施形態によるフォーマット変換器のディスプレイタイミング制御装置のブロック図である。
図５は、好ましい実施形態による入力セレクタのブロック図である。
図６は、好ましい実施形態によるロックイベント発生器のブロック図である。
図７は、好ましい実施形態によるディスプレイクロック発生器のブロック図である。
図８は、好ましい実施形態によるディスプレイ同期装置のブロック図である。
図９は、好ましい実施形態によるディスプレイタイミング発生器の水平制御装置のブロック図である。
図１０は、好ましい実施形態によるディスプレイタイミング発生器の垂直制御装置のブロック図である。
図１１は、本発明による、フリーランモードのディスプレイタイミングの開始を示すタイミングチャートである。
図１２は、本発明による、入力ロックイベントの間のフリーランモードのディスプレイタイミングの開始を示すタイミングチャートである。
図１３は、本発明による、フレームロックモード用の、または走査線同期モード用のディスプレイタイミングの発生開始を示すタイミングチャートである。
図１４は、本発明による、フレームロックモード用の、または走査線同期モード用のロックイベントタイミングを示すタイミングチャートである；そして、
図１５は、本発明による、走査線同期モードの走査線タイミングの表示終了を示すタイミングチャートである。
【００３１】
図１は、マルチ同期形式の離散的ピクセルディスプレイ装置の構成を示しているブロック図である。この図の入力セレクタ１００およびフォーマット変換器１１０は、本発明によるフォーマット変換機能を提供する。ビデオデコーダ１２０およびビデオ入力インタフェース１３０は、マイクロコントローラ１５０および実際のフラットパネルディスプレイ装置１４０と同様に、公知の装置である。フォーマット変換器１１０は、ディスプレイタイミングフレーム速度を制御するために用いられ得る外部入力のフレーム同期信号（ＦＳＹＮＣ）を有している。
【００３２】
図２は、マルチ同期ＣＲＴ装置に適用可能な本発明の実施形態を示している。入力セレクタ１００、フォーマット変換器１１０、ビデオデコーダ１２０、ビデオ入力インタフェース１３０、およびマイクロコントローラ１５０は、図１の実施形態と同様の方法で機能する。しかしながら、この実施形態においては、Ｄ／Ａ変換器１５５がフォーマット変換器の出力とＣＲＴディスプレイ１６０との間に公知の方法で接続されている。以下に続く説明から明らかになるように、本発明による入力セレクタ１００およびフォーマット変換器１１０は、図１のディスプレイ１４０のようなフラットパネルディスプレイ、または図２のディスプレイ１６０のようなＣＲＴディスプレイのいずれかを制御することが可能である。
【００３３】
＜マイクロコントローラの説明＞
図１および図２に示されているマイクロコントローラ１５０は、ビデオソースを選択し、かつ、該ビデオソースを、対象とするディスプレイ装置のディスプレイ用の所望のディスプレイ出力フォーマットに変換するための動作モードおよび動作パラメータを決定すべく、ディスプレイ装置構成部品内の制御レジスタをプログラムするために用いられる。
【００３４】
マイクロコントローラ１５０は、動作パラメータを種々の構成部品内の制御レジスタへ移送し、プログラミングインタフェース（ＰＲＯＧＩＦ）によりそれらの構成部品から任意のステータス情報を読み上げる。該プログラミングインタフェース（ＰＲＯＧＩＦ）は、Ｉ²Ｃ、チップセレクトを備えたマイクロプロセッサパラレルアドレス／データバス、またはシリアル周辺インタフェース（ＳＰＩ）のような種々の方法を用いて提供され得る従来のマイクロコントローラ通信バスである。この明細書中に示された実施形態は、入力セレクタ１００、フォーマット変換器１１０、およびそれら各々のプログラム可能な副次的構成部品と通信するためのマイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）として、シリアル通信バス手段を用いる。
【００３５】
＜入力セレクタの説明＞
図１および図２に示されている入力セレクタ１００は、各々がそれぞれのビデオ入力ポートに接続されている２つのビデオソースであるビデオデコーダ１２０またはビデオ入力インタフェース１３０からのディジタルビデオ信号を入力として選択的に受け入れる能力を与える。各々のディジタルビデオ入力信号は、ピクセルクロック（それぞれに、ＣＬＫ１およびＣＬＫ２）、ピクセルクロックイネーブル（それぞれに、ＣＬＫＥＮ１およびＣＬＫＥＮ２）、水平同期信号（それぞれに、ＨＳＹＮＣ１およびＨＳＹＮＣ２）、垂直同期信号（それぞれに、ＶＳＹＮＣ１およびＶＳＹＮＣ２）、共有された奇数フィールドステータスフラグ（ＯＤＤ）、およびデータバス信号（それぞれに、ＤＡＴＡ１およびＤＡＴＡ２）からなっている。
【００３６】
入力セレクタ１００の第１の入力ポート（以下、ＰＯＲＴ＃１と称する）は、ビデオデコーダ１２０に接続され、４：４：４でサンプルされたＲＧＢデータまたは４：２：２でサンプルされたＹＵＶデータのいずれかを受け入れる。入力セレクタ１００の第２の入力ポート（以下、ＰＯＲＴ＃２と称する）は、ビデオ入力インタフェース１３０に接続され、４：４：４でサンプルされたＲＧＢデータを受け入れる。いずれの入力ポートも、飛越し走査された入力ビデオ信号および順次走査された入力ビデオ信号の両方を入力として受け入れることができる。単一のＯＤＤフィールドステータスフラグは、２つのポートにより共有されており、飛越し走査された入力ビデオ信号が入力として用いられるときに、アクティブ入力ポート（ＰＯＲＴ＃１またはＰＯＲＴ＃２）により駆動されなければならない。
【００３７】
図１および図２は、順次走査された入力ビデオをＰＯＲＴ＃２に供給するビデオ入力インタフェース１３０を示しており、したがって、この手段においてビデオ入力インタフェースはＯＤＤフィールドステータス信号（ＯＤＤ）を駆動しない。しかしながら、入力セレクタ１００は、共有されたＯＤＤフィールドステータスの制御の下で、飛越し走査された入力ビデオをＰＯＲＴ＃２で受け入れることができる。
【００３８】
図５に目を向けると、入力セレクタ１００の構造がより詳細に示されている。入力セレクタ１００は、中間の４：４：４ＹＵＶデータを発生させるべくデータストリームをアップサンプル（up sample）するために、ディジタル補間回路５０５を用いて４：２：２ＹＵＶ（ＤＡＴＡ１）を処理する。その後、４：４：４ＹＵＶデータは、表示されたときにＹＵＶデータと視覚的に等価である４：４：４ＲＧＢデータストリーム（ＲＧＢ’４：４：４’）を発生させるために、固定係数を備えた３×３乗数マトリクス５１０を用いて色空間（color space）変換される。入力セレクタ１００のＰＯＲＴ＃１に適用されたクロックイネーブルおよび同期信号は、色空間変換された４：４：４ＲＧＢデータストリームのＣＳＣ処理の遅延と待ち時間が揃えられるように、パイプライン式の（pipe lined）記憶要素５２０，５３５，５４５，５５５を介して遅延させられる。
【００３９】
ＰＯＲＴ＃２の４：４：４ＲＧＢデータおよび制御信号、ＰＯＲＴ＃１の４：４：４ＲＧＢデータおよび制御信号、ＰＯＲＴ＃１の色空間変換されたＲＧＢ’４：４：４’データおよびＣＳＣ処理の遅延制御信号は、ＰＯＲＴ＃１またはＰＯＲＴ＃２のディジタルビデオ信号の１つを適切な出力ＩＰＤＡＴＡ，ＩＰＯＤＤ，ＩＰＣＬＫ，ＩＰＣＬＫＥＮ，ＩＰＶＳＹＮＣ，およびＩＰＨＳＹＮＣへ通過させるセレクタ５１５，５２５，５３０，５４０，５５０，および５６０へ入力される。ＩＰＤＡＴＡ出力は、常にＲＧＢ４：４：４データフォーマットである。セレクタ５１５，５２５，５３０，５４０，５５０，および５６０は、プログラム可能制御レジスタ５００により制御される。該プログラム可能制御レジスタ５００は、入力用にＰＯＲＴ＃１またはＰＯＲＴ＃２のいずれかを選択し、さらに、ＰＯＲＴ＃１が選択されたときにＹＵＶ４：２：２入力データまたはＲＧＢ４：４：４入力データの動作のいずれかを選択し、さらに、飛越し走査または順次走査入力動作のいずれかを追加的に選択するために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によりプログラムされる。
【００４０】
順次走査入力ビデオが選択されると、入力ＯＤＤ信号は無視され、出力ＩＰＯＤＤ信号は常にアクティブに駆動される。飛越し走査入力ビデオが選択されると、入力ＯＤＤ信号は、ＯＤＤまたはＥＶＥＮのうち、どちらのフィールドが入力されているのかを示し、出力ＩＰＯＤＤ信号はＯＤＤ入力信号に対応する。
【００４１】
前述の内容から理解されるように、２つの別個のポート（すなわち、ＹＵＶ入力またはＲＧＢ入力の両方を受け入れるＰＯＲＴ＃１、およびＲＧＢ入力信号専用であるＰＯＲＴ＃２）の形態であり、かつ、両方のポートとも飛越し走査または順次走査入力のいずれかを受け入れるという唯一の例外を除いては実際に従来型のものである回路および回路形態により、入力セレクタ１００の機能性が完全に実行される。
【００４２】
＜フォーマット変換器の説明＞
フォーマット変換器１１０は、第１の可視ディスプレイ解像度、ピクセル速度、および走査線速度を有するディジタルビデオ入力信号を入力として受け入れる能力を提供し、異なるディスプレイ解像度、ピクセル速度、および走査線速度を有する第２のディジタルビデオ信号を出力として生成する。図３に示されているように、フォーマット変換器１１０は、メモリー書き込み制御装置３００，メモリー３１０，ディスプレイプロセッサ３２０，およびディスプレイタイミング制御装置３３０からなっている。フォーマット変換器１１０は、所望のディスプレイ出力フォーマットを発生させるために、後により詳細に説明される非飛越し走査（de-interlacing）、フィルタリング、およびスケーリングアルゴリズムを用いてピクセルデータの入力走査線を処理することにより、入力フォーマットからディスプレイ出力フォーマットへの変換を達成する。
【００４３】
＜メモリの説明＞
メモリ３１０は、ディスプレイ出力クロック（ＤＣＬＫ）に非同期で動作できるビデオ入力クロック（ＩＰＣＬＫ）を調整するために、フォーマット変換器のデータパス（data path）内に設けられている。さらに、メモリ３１０は、ビデオ入力信号走査線速度と、ディスプレイ出力を発生させるために本発明のディスプレイ処理回路により入力走査線が費やされる速度との間の差を調整する融通性を提供する。さらに、メモリ３１０は、所定のディスプレイ処理入力データ要求をサポートするように入力ビデオフレームまたはフィールド走査を再構築するための手段を提供する。例えば、より詳細に後述されるように、各々のディスプレイ出力走査線を発生させるための双線形補間回路に対して有効であるように、垂直の線形補間は２つの隣接した入力走査線を必要とする。
【００４４】
さらに、メモリ３１０は、従来のＦＩＦＯ，ＤＲＡＭ，ＥＤＯ ＲＡＭ，ＳＤＲＡＭ，ＷＲＡＭ，ＧＲＡＭ，およびＳＲＡＭ技術を用いて容易に提供され得る。好ましい実施形態によれば、書き込み制御信号（ＷＲＣＮＴＲＬ）の制御の下で入力ピクセルクロックに同期して生じる書き込み動作のために個々のＳＲＡＭメモリバンクが割り当てられ得るようなＳＲＡＭのアレイが用いられる。その間に、他の個々のＳＲＡＭメモリバンクは、ディスプレイクロック（ＤＣＬＫ）とディスプレイプロセッサ３２０により発生されるディスプレイ読み出し制御信号（ＲＤＣＮＴＲＬ）とに同期した読み出し動作のために割り当てられ得る。メモリバンクのうち種々のものは、それぞれの入力ビデオクロック（ＩＰＣＬＫ）またはディスプレイクロック（ＤＣＬＫ）と同期した書き込みまたは読み出し動作のために個々に割り当てられ得る。
【００４５】
＜メモリ書き込み制御装置の説明＞
メモリ書き込み制御装置３００の目的は、メモリ内に入ってくるビデオデータを、その後ディスプレイプロセッサ３２０によりアドレス指定され、かつ、読み出され得る一連のビデオ走査線として記憶することである。
【００４６】
メモリ書き込み制御装置３００は、ディジタルビデオデータ（ＩＰＤＡＴＡ），クロック（ＩＰＣＬＫ），クロックイネーブル（ＩＰＣＬＫＥＮ），フィールドステータス（ＩＰＯＤＤ），および同期化制御信号（ＩＰＨＳＹＮＣおよびＩＰＶＳＹＮＣ）を入力セレクタ１００（図５）から入力として受け入れる。
【００４７】
メモリ書き込み制御装置３００は、入力走査線に関する入力ビデオ垂直アクティブ領域の開始および存続時間を決定するために、ＩＰＶＳＹＮＣパルスに対するＩＰＨＳＹＮＣのパルス数を計数する。メモリ書き込み制御装置は、入力走査線に関する垂直アクティブ領域の開始走査線位置および存続時間を決定するために、マイクロコントローラのプログラミングインタフェースポート（ＰＲＯＧＩＦ）を用いてプログラム可能である。２つの開始走査線位置がサポートされており、１つは奇数フィールド、もう１つは偶数フィールドである。メモリ書き込み制御装置は、ＰＲＯＧＩＦポートにより、飛越し走査または順次走査入力ビデオ動作のいずれかを選択するためにプログラムされ得る。順次走査入力ビデオのためには、ＯＤＤフィールドに対応するプログラムされたアクティブ走査線開始位置のみが用いられる。飛越し走査入力の間に、入力ビデオアクティブ領域の開始走査線を決定するためにどちらのプログラムされたアクティブ走査線開始点（ＯＤＤまたはＥＶＥＮ）が用いられるのかを、ＩＰＯＤＤ信号が決定する。
【００４８】
さらに、メモリ書き込み制御装置３００は、ＩＰＣＬＫサイクルに関する入力ビデオ水平アクティブ領域を決定するために、ＩＰＨＳＹＮＣパルスに対するＩＰＣＬＫのサイクル数を計数する。ＩＰＣＬＫＥＮがアクティブである間のＩＰＣＬＫサイクルのみが計数される。ＩＰＣＬＫＥＮがアクティブでない間のサイクルは無視される。メモリ書き込み制御装置は、ＩＰＣＬＫサイクルに関するビデオ水平アクティブ領域の開始走査線位置および存続時間を決定するために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）を用いてプログラム可能である。
【００４９】
アクティブ領域は、水平および垂直のアクティブ領域が両方とも真（true）であるビデオ入力フィールドまたはフレーム内の領域として定義される。ＩＰＣＬＫＥＮがアクティブデータを得るためにアクティブであるならば、アクティブ領域の時間間隔の間にメモリ書き込み制御装置はＩＰＣＬＫサイクルの間のデータ入力をサンプルする。このサンプルされた入力アクティブデータは、メモリ３１０内に書き込まれるために、メモリ書き込み制御装置のＷＲＩＴＥ＿ＤＡＴＡ出力で生じる。
【００５０】
さらに、メモリ書き込み制御装置３００は、アドレス指定情報、メモリバンクセレクト信号、および、ＩＰＣＬＫＥＮおよび復号化されたアクティブ領域により制御されているときに、メモリ書き込み制御装置がＷＲＩＴＥ＿ＤＡＴＡ信号出力に有効なアクティブデータを生じさせているサイクルの間にメモリ３１０内への入力データの書き込みを可能にするライトイネーブル信号（図３のＷＲＣＮＴＲＬとしてひとまとめにして示されている）を生じさせる。好ましい実施形態によれば、単純な線形２進カウンタは、アドレス指定情報を発生させ、かつ、各々のクロック周期（ＩＰＣＬＫ）が必ずしも有効な入力データを含み得ない入力ビデオストリームをサポートすべくピクセル毎に基づく停止を可能にするための入力クロックイネーブル信号（ＩＰＣＬＫＥＮ）により、クロック毎に基づき制御されている。
【００５１】
さらに、例示された実施形態は、書き込みアドレスおよびバンクセレクト信号（ＷＲＣＮＴＲＬ）およびアクティブ出力データ（ＷＲＩＴＥ＿ＤＡＴＡ）との同期化を維持すべくメモリ３１０へのデータの書き込みを制御するためのライトイネーブル出力信号を生成する単純な状態制御装置（state controller）を含んでいる。さらに、状態制御装置は、書き込み動作のための個々のメモリバンクを循環的なバッファシーケンス（circular buffer sequence）において順次的に選択するメモリバンクセレクト信号を発生させる。ＩＰＶＳＹＮＣの入力アクティブパルスは、各々の入力フィールドまたはフレームの開始における入力データの第１のビデオ走査線を書き込むためにメモリの第１のバンクが選択されるような空白状態に、状態制御装置を初期化する。
【００５２】
＜ディスプレイプロセッサの説明＞
ディスプレイプロセッサ３２０は、アドレス、およびメモリ３１０からのデータの読み出しを制御するための制御信号（ＲＤＣＮＴＲＬ）を発生させるための手段を提供する。メモリ３１０の読み出し動作（ＲＥＡＤ＿ＤＡＴＡ）の間に生じたデータは、ディスプレイ出力データ（ＤＤＡＴＡ）を生じさせるためにイメージの非飛越し走査、フィルタリング、およびスケーリングアルゴリズムを実行するディスプレイプロセッサ３２０により利用される。
【００５３】
ディスプレイプロセッサは、非飛越し走査機能を使用可能または使用禁止にし、かつ、メモリ３１０から読み出された画像データから所望の出力画像解像度を生じさせるスケーリングおよびフィルタリング機能を調整するために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によりプログラム可能である。
【００５４】
非飛越し走査が使用可能であるとき、ＩＰＯＤＤ入力信号は、飛越し走査されたビデオフィールド間における垂直補正に関して、どのように入力信号フィールド（ＲＥＡＤ＿ＤＡＴＡ）が処理されるのかを決定する。非飛越し走査が使用不可能であるとき、ＩＰＯＤＤ入力信号は無視され、メモリから読み出された画像データはフレームとして処理される。
【００５５】
ディスプレイタイミング制御装置３３０がディスプレイ垂直同期パルス（ＤＶＳＹＮＣ）によって新たなディスプレイフレームを開始する度に、新たなディスプレイフレームの処理を始めるために、ディスプレイプロセッサ３２０は初期化される。その後、ディスプレイプロセッサは、メモリに対してアドレス、バンクセレクトを供給し、かつ、リードイネーブル信号をアクティブ状態にすることにより（ひとまとめにしてＲＤＣＮＴＲＬとしている）、メモリ３１０からの画像データの第１の走査線を要求する。メモリは、要求されたデータが有効であるときはいつでも、画像データ（ＲＥＡＤ＿ＤＡＴＡ）およびデータ有効信号（ＲＥＡＤ＿ＶＡＬＩＤ）に応答する。ディスプレイプロセッサは、メモリによって要求されたときに、データ有効信号（ＲＥＡＤ＿ＶＡＬＩＤ）により停止され得る。
【００５６】
ディスプレイプロセッサは、ＤＤＡＴＡを駆動する出力段階まで全体のディスプレイ処理データパス（data path）を予め満たす。一度ディスプレイ処理データパスが予め満たされると、さらに該ディスプレイ処理データパスは、ディスプレイ出力データを確実にアクティブ領域と揃えるために、ディスプレイタイミング制御装置３３０のデータイネーブル（ＤＥＮ）信号によって、クロック毎に基づいて制御される。メモリは、ディスプレイ出力（ＤＤＡＴＡ）におけるディスプレイデータの隣接した（複数の）水平アクティブ領域を発生させるためのディスプレイ処理をサポートするために十分な速度でデータ（ＲＥＡＤ＿ＤＡＴＡ）を供給する。ディスプレイタイミング発生器は、フォーマット変換処理の間にメモリのオーバーフローまたはアンダーフローを防ぐべく、メモリ書き込み制御装置３００、メモリ３１０、およびディスプレイプロセッサ３２０を介した待ち時間と整合するように、アクティブ領域のディスプレイ出力タイミング開始と、アクティブ領域の入力ビデオフレームまたはフィールドタイミングの開始との間の待ち時間をセットするために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によりプログラムされる。
【００５７】
＜ディスプレイタイミング制御装置の説明＞
図３のディスプレイタイミング制御装置３３０は、図４においてより詳細に示されており、ロックイベント発生器４００、ディスプレイ同期装置４１０、ディスプレイクロック発生器４２０、およびディスプレイタイミング発生器４３０を具備している。ロックイベント発生器４００は、ディスプレイタイミングがロックされることになる入力ビデオフレームタイミングから同期イベント（ＬＯＣＫＥＶＥＮＴ）を決定するためのものである。ディスプレイ同期装置４１０は、ディスプレイフレーム位相と入力ロックイベント（ＬＯＣＫＥＶＥＮＴ）との間の位相関係を制御するための、そして、さらに、１つのモード（走査線同期モード）において入力マスタークロック（ＩＰＣＬＫ）の機能としてディスプレイ走査線速度を制御するための同期信号（ＤＨＬＯＣＫＥＶＥＮＴおよびＤＶＬＯＣＫＥＶＥＮＴ）を発生させるためのものである。ディスプレイクロック発生器４２０は、内部的に発生したフリーランニングクロックまたは入力ビデオマスタークロック（ＩＰＣＬＫ）のいずれかの機能としてディスプレイマスタークロック（ＤＣＬＫ）を生じさせるためのものである。ディスプレイタイミング発生器４３０は、ディスプレイマスタークロック（ＤＣＬＫ）に基づいたディスプレイビデオタイミングと、ディスプレイ同期装置４１０により発生した同期信号とを発生させるためのものである。
【００５８】
＜ディスプレイクロック発生器の説明＞
ディスプレイクロック発生器４２０は、図７を参照してより詳細に示されており、フリーランニング発振器ソース７１０、ＩＣＤ２０６１周波数合成位相ロックループ７４０、ＩＣＳ１５２２を用いて提供される第２の周波数合成位相ロックループ７３０、およびフリーランニングクロック、またはディスプレイメインクロック（ＤＣＬＫ）としてディスプレイクロック発生器４２０により出力されるべき入力クロックの分数倍数のいずれかを選択するためのプログラム可能制御レジスタ７２０により制御されるクロックセレクタ７５０からなっている。
【００５９】
フリーランニング発振器ソース７１０は、入力ビデオ信号と同期させられていないフリーランニングクロック（ＲＥＦＣＬＫ）を生成する。この発振器は、入力ビデオソースに対してフリーランニングである第１の有効ディスプレイクロック（ＦＲＥＥＲＵＮＣＬＫ）を生成するための分数倍数だけ基準クロックを乗算するＩＣＤ２０６１ ７４０に対して基準クロックを与える従来の発振器手段を使用して実行される。このフリーランニングのディスプレイクロックソースは、ディスプレイ出力フレームタイミングがＩＰＣＬＫのＤＣＬＫへの同期化によって入力フレームタイミングに同期させられる必要がない場合に走査線同期またはフリーランモードでディスプレイ同期装置４１０を動作させる場合に用いられる。ＩＣＤ２０６１ ７４０は、分数倍数を決定するために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によりプログラム可能である。
【００６０】
第２の周波数合成位相ロックループは、ＩＣＳ１５２２ ７３０を用いて提供されており、該ＩＣＳ１５２２ ７３０は、入力ビデオソースと同期させられている第２のディスプレイの有効ディスプレイクロックを生成するための周波数合成比率だけビデオ入力メインクロックを乗算する。ＩＣＳ１５２２は、ＩＰＣＬＫから所望のＤＣＬＫを生じさせるための分数倍数を制御するために、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によりプログラム可能である。この同期させられたディスプレイクロックソースは、メモリ３１０の量を最小にし、かつ、ディスプレイタイミングに対するフレームロック補正中のディスプレイへの全ての過渡電流を最小にすべくディスプレイ出力走査線タイミングを入力走査線タイミングと同期させるために、フレームロックモードでディスプレイ同期装置を動作させる場合に用いられる。
【００６１】
クロックセレクタは、ディスプレイ同期装置４１０、ディスプレイタイミング発生器４３０、メモリ３１０、ディスプレイプロセッサ３２０、およびフォーマット変換器１１０のディスプレイ出力インタフェースにＤＣＬＫ出力を駆動するために、第１のディスプレイクロックソースまたは第２のディスプレイクロックソースのいずれかを選択する。この選択は、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によってプログラムされるプログラム可能制御レジスタ７２０により制御される。
【００６２】
結果として生じるディスプレイクロック（ＤＣＬＫ）は、ディスプレイデータおよび制御情報がフォーマット変換器１１０からディスプレイ装置へ移送される速度の他に、メモリ読み出し動作およびディスプレイ処理動作が実行されるクロック速度と、ディスプレイタイミング発生器の同期化信号が発生する速度とを制御する。
【００６３】
＜ロックイベント発生器の説明＞
ロックイベント発生器４００は、図６を参照してより詳細に示されており、水平ピクセルイベントカウンタ６１０、水平ピクセルイベント比較器６２０、垂直走査線イベントカウンタ６４０、垂直走査線イベント比較器６５０、水平および垂直イベントが生じる入力フレームタイミングにおける位置を選択するためのプログラム可能制御レジスタ６３０、ロックイベント発生器回路６６０、およびロックイベントセレクタ６７０を具備している。
【００６４】
水平ピクセルイベントカウンタ６１０は、入力水平同期化パルス（ＩＰＨＳＹＮＣ）が検出されるときに関連してピクセルクロックサイクル（ＩＰＣＬＫ）の数を計数する。ＩＰＣＬＫＥＮがアクティブの間のピクセルクロックサイクルのみが計数される。ＩＰＣＬＫＥＮがアクティブでないピクセルクロックは計数されない。水平ピクセルの計数は、プログラム可能な水平ロックイベント値（ＩＰＨＬＯＣＫＶＡＬ）と比較器６２０において比較される。水平ピクセルの計数がプログラム可能な水平ロックイベント値（ＩＰＨＬＯＣＫＶＡＬ）と等しい場合には、水平ロックイベントパルス（ＩＰＨＬＯＣＫＥＶＥＮＴ）が比較器６２０により生じる。水平ロックイベントパルスは、入力ディジタルビデオタイミングが入力走査線の所定の位置に存在することを示している。
【００６５】
垂直走査線カウンタ６４０は、入力垂直同期化パルス（ＩＰＶＳＹＮＣ）が検出されるときに関連して入力水平同期化パルス（ＩＰＨＳＹＮＣ）を計数する。こうして、垂直走査線カウンタはビデオ入力走査線を計数する。垂直走査線の計数は、プログラム可能な垂直ロックイベント値（ＩＰＶＬＯＣＫＶＡＬ）と比較器６５０において比較される。垂直走査線の計数とプログラム可能な垂直ロックイベント値とが等しく、かつ、ＩＰＯＤＤ入力信号がアクティブである場合には、比較器６５０は、垂直同期化信号出力（ＩＰＶＬＯＣＫＥＶＥＮＴ）でアクティブパルスを生成する。垂直ロックイベントパルスは、入力ディジタルビデオタイミングが入力フレームの所定の走査線に存在することを示している。ＩＯＰＤＤ信号は、１つの垂直ロックイベント（ＩＰＶＬＯＣＫＥＶＥＮＴ）パルスのみが全ての入力フレームに対して生じることを保証する。
【００６６】
プログラム可能制御レジスタ６３０は、入力フィールドセレクト信号（ＩＰＯＤＤ）を有している。ＩＰＯＤＤ信号は、走査線が飛越し走査ビデオフォーマットを用いて走査される入力ディジタルビデオソースに対して、どちらの入力フィールドがアクティブであるのかを示している。走査線が順次走査フォーマットを用いて走査される入力ディジタルビデオソースに対して、ＯＤＤ信号が駆動しているソースによりアクティブ状態に保持される。該ソースは入力セレクタ１００である。
【００６７】
垂直ロックイベント（ＩＰＶＬＯＣＫＥＶＥＮＴ）および水平ロックイベント（ＩＰＨＬＯＣＫＥＶＥＮＴ）のパルスが一致する度に、ロックイベント発生器６６０は、信号ＨＶＬＯＣＫＥＶＥＮＴにアクティブパルスを生成する。
【００６８】
ロックイベントセレクタ６７０は、ＤＦＳＹＮＣＥＮセレクト制御信号に従った出力ＬＯＣＫＥＶＥＮＴ信号のソースとして、ＨＶＬＯＣＫＥＶＥＮＴ信号またはＦＳＹＮＣ信号のいずれかを選択する。ＤＦＳＹＮＣＥＮは、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によって提供される制御レジスタワードに従ってプログラム可能制御レジスタ６３０により発生させられる。これは、ＤＦＳＹＮＣ外部入力信号により直接ディスプレイ出力タイミングの同期化を制御するための追加の能力を提供する。
ロックイベントは、ディスプレイ出力フレーム速度を入力フレーム速度に同期させるために用いられ得るビデオ入力フレーム毎に１度生じる単一の信号パルスである。
【００６９】
完全なフレームを生じさせるためのアクティブ走査線のインタリーブを達成するために、飛越し走査フォーマットは、入力された奇数または偶数フィールドの間において１／２走査線の補正を用いるので、上述されたロックイベント制御装置の明白な順応は、飛越し走査ビデオ入力の間に１フィールド毎に１度ロックイベントを発生させる能力を加えることである。これを行うためには、他の全てのフィールドが、ロックイベント間で一定周期を維持するために、入力走査線周期の１／２だけ遅延したロックイベントを有することになる。
【００７０】
＜ディスプレイ同期装置の説明＞
ディスプレイ同期装置４１０は、図８を参照してより詳細に示されており、マイクロコントローラ１５０からマイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）を入力として受け入れる他に、ビデオ入力から入力メインクロック（ＩＰＣＬＫ）を、ディスプレイクロック発生器４２０からディスプレイクロック（ＤＣＬＫ）を、およびロックイベント発生器４００からロックイベントパルス（ＬＯＣＫＥＶＥＮＴ）を入力として受け入れるためのものである。
【００７１】
ディスプレイ同期装置４１０は、プログラム可能制御レジスタ８０５、加算器８１０、アキュムレートレジスタ８２５、ディスプレイ水平ロックロードゲート８１５、加算器搭載出力レジスタ（adder carry output register）８２０、ディスプレイ垂直ロックロードゲート８３０、ディスプレイタイミング発生器ランイネーブルゲート８３５、ディスプレイ水平ロックロードセレクタ８４０、ディスプレイ水平ロックロード再同期装置（re-synchronizer）８５５、ディスプレイ垂直ロックロードセレクタ８４５、ディスプレイ垂直ロックロード再同期装置８６０、ディスプレイタイミング発生器ランセレクタ８５０、およびディスプレイタイミング発生器ラン再同期装置８６５から構造的に構成されている。
【００７２】
プログラム可能制御レジスタ８０５は、マイクロコントローラのプログラミングインタフェース（ＰＲＯＧＩＦ）によってプログラム可能である。プログラム可能制御レジスタは、ディスプレイタイミング発生器イネーブル（ＤＴＧＲＵＮ＿ＣＴＲＬ）、ディスプレイ走査線速度制御値（ＩＮＣＲＥＭＥＮＴ）、およびモード選択（ＭＯＤＥＣＴＲＬ）の状態を決定する。
【００７３】
ディスプレイ同期装置４１０は、ディスプレイ水平ロックイベント（ＤＨＬＯＣＫＥＶＥＮＴ）、ディスプレイ垂直ロックイベント（ＤＶＬＯＣＫＥＶＥＮＴ）、およびディスプレイタイミング発生器ラン（ＤＴＧＲＵＮ）という３つの出力信号を生じさせる。ディスプレイ水平および垂直ロックイベント信号は、ディスプレイ同期装置４１０の選択された動作モードに従ってディスプレイタイミング発生器４３０をビデオ入力信号と強制的に同期させるために用いられる。ＤＴＧＲＵＮ制御信号は、ディスプレイタイミング発生器の同期化の開始およびディスプレイタイミング発生器を停止させるための使用禁止のために用いられる。
【００７４】
ディスプレイ同期装置４１０は、４つの基本的な動作モードをサポートし、ディスプレイタイミング発生器４３０を入力ビデオソースと同期させるための方法を決定するこれらのモードのうちの１つを選択するためにプログラム可能である。サポートされている動作モードは、以下の通りである：フリーランモード、クロック同期モード、フレーム同期モード、および走査線同期モード。
【００７５】
フリーランモードの説明
ディスプレイ同期装置４１０は、ＭＯＤＥＣＴＲＬ信号に従ってフリーランモードで動作する。フリーランモードは、フリーランニングのクロックソースに基づいたタイミングを有する任意の入力ビデオソースから独立してディスプレイタイミングが発生することを許容する能力を供給するので、ディスプレイ同期装置４１０により供給されるような同期化はない。このモードは、入力ビデオソースとフォーマット変換器の入力セレクタ１００との間に置かれたフレームバッファによる入力ビデオ速度から、ディスプレイフレーム速度を切り離すためにフレームバッファが用いられるフォーマット変換器システムにおいて用いるためのものである。この場合、フレームバッファは、ディスプレイ出力フレーム速度に同期させられている速度でビデオデータおよび同期化信号を入力セレクタ１００に供給する。
【００７６】
フリーランモードがアクティブであると、ＤＴＧＲＵＮセレクタ８５０は、ＤＴＧＲＵＮ＿ＣＴＲＬの機能としてＩＤＴＧＲＵＮの状態を直接制御する。その後、ＩＤＴＧＲＵＮ信号は、ディスプレイタイミング発生器４３０を使用可能または使用禁止にする目的のためにディスプレイクロック（ＤＣＬＫ）と同期している出力ＤＴＧＲＵＮ信号を発生させるために、ＤＴＧＲＵＮ再同期装置８６５により入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。
【００７７】
ＤＴＧ＿ＲＵＮ出力信号は、ＤＴＧＲＵＮ＿ＣＴＲＬ信号から生じる。プログラム可能制御レジスタがＤＴＧＲＵＮ＿ＣＴＲＬ信号を否定（de-assert）すると、ＤＴＧＲＵＮ出力信号は、発生しているディスプレイタイミングからディスプレイタイミング発生器を使用禁止にすることを否定する。プログラム可能制御レジスタがＤＴＧＲＵＮ＿ＣＴＲＬ入力信号と断定すると、ＤＴＧＲＵＮ信号は、図１１に示されているように、発生しているディスプレイタイミングを開始すべくディスプレイタイミング発生器を使用可能にするように断定される。
【００７８】
さらに、フリーランモードがアクティブであると、ディスプレイ同期装置４１０は、ＤＨＬＯＣＫＥＶＥＮＴまたはＤＶＬＯＣＫＥＶＥＮＴ出力信号をアクティブ状態にしない。したがって、図１１および図１２の両方に示されているように、このモードのときには、ディスプレイ同期装置４１０によるディスプレイビデオタイミングの入力ビデオタイミングとの同期化はない。
【００７９】
クロック同期モードの説明
ディスプレイ同期装置４１０は、ＭＯＤＥＣＴＲＬ信号に従ってクロック同期モードで動作する。
クロック同期モードがアクティブであると、ＤＴＧＲＵＮゲート８３５は、ＤＴＧＲＵＮ＿ＣＴＲＬ信号および入力信号ＬＯＣＫＥＶＥＮＴの機能として、信号ＯＴＨＥＲ＿ＤＴＧＲＵＮを生じさせる。信号ＯＴＨＥＲ＿ＤＴＧＲＵＮは、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号がアクティブ状態にされ、次にアクティブパルスがＬＯＣＫＥＶＥＮＴ入力信号の後に続くまで、非アクティブ状態のままである。一度アクティブ状態になると、ＤＴＧＲＵＮ＿ＣＴＲＬ信号が非アクティブ状態に駆動され、それにより、さらにＯＴＨＥＲ＿ＤＴＧＲＵＮが非アクティブ状態に戻るまで、ＯＴＨＥＲ＿ＤＴＧＲＵＮ信号はアクティブ状態のままである。したがって、ＯＴＨＥＲ＿ＤＴＧＲＵＮは、ＬＯＣＫＥＶＥＮＴと同期したアクティブ状態へ移り変わり得るだけのＤＴＧＲＵＮ信号の形式である。
【００８０】
クロック同期モードがアクティブであると、ＤＴＧＲＵＮセレクタ８５０は、ＩＤＴＧＲＵＮ信号用のソースとして、ＯＴＨＥＲ ＤＴＧＲＵＮ信号を選択することになる。その後、ＩＤＴＧＲＵＮは、ディスプレイタイミング発生器４３０を使用可能または使用禁止にする目的のためにディスプレイクロック（ＤＣＬＫ）と同期している出力ＤＴＧＲＵＮ信号を発生させるために、ＤＴＧＲＵＮ再同期装置８６５によって入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。
【００８１】
さらに、クロック同期モードがアクティブであると、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号が非アクティブ状態からアクティブ状態へ移り、次にアクティブパルスがＬＯＣＫＥＶＥＮＴ入力信号上で検出されるまで、ＤＨＬＯＣＫＬＤゲート８１５は、ＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤ信号を非アクティブ状態に保持する。これにより、ＤＨＬＯＣＫＬＤゲート８１５は、第１のＬＯＣＫＥＶＥＮＴパルスをＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤ信号へ通過させる。次のＬＯＣＫＥＶＥＮＴパルスは、クロック同期モードがアクティブ状態のままである間は、ＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤを生じさせない。
【００８２】
ＭＯＤＥＣＴＲＬがクロック同期モードを選択すると、ＤＨＬＯＣＫＬＤセレクタ８４０は、ＩＨＬＯＣＫＬＤ信号を通過させ、かつ、駆動するために、ＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤ信号を選択する。該ＩＨＬＯＣＫＬＤ信号は、出力信号ＤＨＬＯＣＫＥＶＥＮＴを発生させるために、ＤＨＬＯＣＫＬＤ再同期装置８５５により入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。
【００８３】
さらに、クロック同期モードがアクティブであると、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号が非アクティブ状態からアクティブ状態に移り、次にアクティブパルスがＬＯＣＫＥＶＥＮＴ入力信号上で検出されるまで、ＤＶＬＯＣＫＬＤゲート８３０は、ＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤ信号を非アクティブ状態に保持する。これにより、ＤＨＬＯＣＫＬＤゲート８３０は、第１のＬＯＣＫＥＶＥＮＴパルスをＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤ信号へ通過させる。次のＬＯＣＫＥＶＥＮＴパルスは、クロック同期モードがアクティブ状態のままである間は、ＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤを生じさせない。
【００８４】
ＭＯＤＥＣＴＲＬがクロック同期モードを選択すると、ＤＶＬＯＣＫＬＤセレクタ８４５は、ＩＶＬＯＣＫＬＤ信号を通過させ、かつ、駆動するために、ＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤ信号を選択する。該ＩＶＬＯＣＫＬＤ信号は、出力信号ＤＶＬＯＣＫＥＶＥＮＴを発生させるために、ＤＶＬＯＣＫＬＤ再同期装置８６０により入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。
【００８５】
クロック同期モードは、開始において最初に入力ビデオタイミング内でディスプレイビデオタイミングをロックイベントに強制的に同期させるための手段を提供するが、一度開始されるとディスプレイビデオタイミングをフリーランさせることを可能にする。クロック同期モードは、結果として生じるディスプレイフレームタイミングが入力ビデオタイミングと正確に整合するような周波数合成位相ロックループを用いてディスプレイメインクロックが合成されるフォーマット変換器システムのために有用である。したがって、ディスプレイフレームタイミングは、開始において最初に入力ビデオフレームと同期させられ、ディスプレイクロック位相ロックループは、その位置からフレーム同期を維持する。
【００８６】
クロック同期モードに対する明確な補足は、クロック同期モードをリスタートさせる、またはフレーム同期モード（より詳細に後述されている）に切り替えることによって再同期化を開始する目的のために、ディスプレイクロック位相ロックループにおけるロックの損失またはディスプレイタイミング位相ロックに対する入力ビデオタイミングの損失を検出するための能力である。
【００８７】
走査線同期およびフレーム同期モードの説明
ディスプレイ同期装置４１０は、ＭＯＤＥＣＴＲＬ信号に従って走査線同期モードまたはフレーム同期モードのいずれか１つにおいて動作する。
図１３に示されるように、走査線同期モードまたはフレーム同期モードのうちいずれかがアクティブであると、この明細書中で詳細に前述されたように、ＤＴＧＲＵＮ出力信号は、クロック同期モードと同一の方法で発生する。さらに、ＤＨＬＯＣＫＬＤセレクタ８４０は、入力信号ＬＯＣＫＥＶＥＮＴで検出された任意のアクティブパルスをＩＨＬＯＣＫＬＤ信号およびＩＶＬＯＣＫＬＤ信号へ通過させる。その後、図１４に示されるように、該ＩＨＬＯＣＫＬＤ信号およびＩＶＬＯＣＫＬＤ信号は、出力信号ＤＨＬＯＣＫＥＶＥＮＴおよびＤＶＬＯＣＫＥＶＥＮＴを発生させるために、ＤＨＬＯＣＫＬＤ再同期装置８５５およびＤＶＬＯＣＫＬＤ再同期装置８６０それぞれにより、入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。
【００８８】
さらに、走査線同期モードがアクティブであると、ディスプレイ同期装置４１０は、結果として生じる出力走査線速度が入力ビデオクロックにおける任意の変化に従うように、入力ビデオメインクロックからディスプレイ走査線速度を合成する。したがって、ディスプレイ走査線速度は入力走査線速度における任意の変化に従う。走査線同期モードは、入力ビデオメインクロックが、各々の入力ビデオ走査線周期のための入力メインクロック（ＩＰＣＬＫ）周期の一定の整数番号が存在するような走査線ロッククロックであるという想定で動作する。
【００８９】
ディスプレイ走査線速度は、プログラム可能制御レジスタにおいて速度制御ワード（ＩＮＣＲＥＭＥＮＴ）に従って制御される。制御ワードは、加算器８１０への入力として用いられる断片的な（fractional）２進値を供給する。加算器の出力は、ロックロードイベントが生じる度に０にリセットされるアキュムレータレジスタ８２５を駆動する。加算器８１０は、各々の入力メインクロック（ＩＰＣＬＫ）サイクルを有する速度制御ワードレジスタ（ＩＮＣＲＥＭＥＮＴ）に含まれている値だけ、アキュムレータレジスタ８２５の内容を増加させる。
【００９０】
図１５に示されているように、加算器アキュムレータが加算からキャリーアウト（carry out）（ＣＡＲＲＹ＿ＯＵＴ）を発生させるためにオーバーフローすると、キャリーアウトレジスタ８２０は、ＩＨＬＯＣＫＬＤを駆動するためにＤＨＬＯＣＫＬＤセレクタ８４０へ伝搬されるＬＩＮＥＳＹＮＣ＿ＤＨＬＯＣＫＬＤ信号上にパルスを生成する。その後、ＩＨＬＯＣＫＬＤ信号は、出力信号ＤＨＬＯＣＫＥＶＥＮＴを発生させるために、ＤＨＬＯＣＫＬＤ再同期装置８５５により入力クロック領域（ＩＰＣＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再同期させられる。結果として生じるＤＨＬＯＣＫＥＶＥＮＴ出力信号のパルスは、ディスプレイ走査線の水平帰線消去周期内に、所定の水平タイミング状態までディスプレイタイミング発生器をロードさせる。
【００９１】
したがって、走査線同期モードは、入力ビデオメインクロックにおける任意の変化（variation）に従い、それにより入力ビデオ走査線速度における任意の変化に従うディスプレイ走査線速度に帰着している入力ビデオメインクロックの分数倍数として制御されるディスプレイ走査線速度を生成するための手段を提供する。さらに、走査線同期モードは、フレーム毎に基づいてディスプレイビデオタイミングをロックイベントと強制的に同期させるための装置および手段を提供する。走査線同期モードは、ディスプレイメインクロックが、フリーランニングであるか、または結果として生じるディスプレイフレーム周期が入力ビデオフレーム周期と類似しているような周波数合成位相ロックループを用いて合成されているかのいずれかであるフォーマット変換システムのために有用である。走査線同期モードにおいて、ディスプレイ装置がロックイベントの結果として過渡電流をディスプレイタイミングに適応させることができる場合には、ディスプレイ同期装置４１０が強制的にディスプレイフレームを入力フレームにロックされたままの状態にするので、ディスプレイフレーム周期は入力フレーム周期と同一である必要はない。
【００９２】
フレーム同期モードは、フレーム毎に基づいてディスプレイビデオデタイミングを強制的にロックイベントと同期させるための手段を提供する。フレーム同期モードは、ディスプレイメインクロックがフリーランニングであるか、または結果として生じるディスプレイフレーム周期が入力ビデオフレーム周期と類似しているような周波数合成位相ロックループを用いて合成されているかのいずれかであるフォーマット変換システムのために有用である。フレーム同期モードにおいて、ディスプレイ装置がロックイベントの結果として過渡電流をディスプレイタイミングに適応させることができる場合には、ディスプレイ同期装置４１０が強制的にディスプレイフレームを入力フレームにロックされたままの状態にするので、ディスプレイフレーム周期は入力フレーム周期と同一である必要はない。
【００９３】
＜ディスプレイタイミング発生器の説明＞
図３に示されているディスプレイタイミング発生器３３０は、図９に示されている水平制御装置および図１０に示されている垂直制御装置とを具備している。
水平制御装置は、ディスプレイクロックＤＣＬＫと同期して動作し、ディスプレイ装置およびフォーマット変換器データ出力を制御するために、同期化信号を発生させる。さらに、水平制御装置は、あるディスプレイ走査線から次のディスプレイ走査線への移り変わりを示すために、ＤＨＥＯＬ信号を垂直制御装置へ供給する。垂直制御装置は、ＤＶＳＹＮＣ出力信号の存続時間を決定するために、ＤＨＥＯＬを用いてディスプレイ走査線を計数し、さらに、ＤＥＮ信号を発生させるために水平制御装置により用いられるＤＶＥＲＴＤＥＮ信号を発生させる。
【００９４】
＜ディスプレイ水平制御装置の説明＞
水平カウンタ９００はＤＣＬＫ周期を計算する。ＤＴＧＲＵＮ入力信号が非アクティブである場合には、カウンタは使用禁止であり、初期値に保持されている。ＤＴＧＲＵＮ入力信号がアクティブである場合には、カウンタは動作することを可能にされている。さらに、カウンタは、ＤＨＴＯＴＡＬ ＧＥＮ回路９６０により発生するディスプレイの走査線の水平端信号ＤＨＥＯＬにより制御される。ＤＨＥＯＬは、水平カウンタをディスプレイ走査線の開始へリセットするために、各々の水平走査線の端で生じるアクティブパルスである。さらに、カウンタは、ディスプレイ同期装置４１０から入力されるＤＨＬＯＣＫＥＶＥＮＴ信号により制御される。ＤＨＬＯＣＫＥＶＥＮＴは、プログラム可能な値ＤＨＬＯＣＫＬＤに従ってカウンタをディスプレイ水平走査線位置にセットするＤＨＬＯＣＫＬＤ値を、カウンタにロードさせる。
【００９５】
水平カウンタ９００出力は、一連の比較回路９２０，９３０，９４０，９５０と接続されている。各々の比較回路は、計数値（ＤＨＯＲＺＣＯＵＮＴ）が、該計数値が比較されている基準値と大小において等しい場合には、比較出力信号にアクティブパルスを発生させる。比較のために用いられる基準値は、プログラム可能制御レジスタ９１０に記憶されている。該制御レジスタ９１０は、マイクロコントローラのインタフェース（ＰＲＯＧＩＦ）によりプログラム可能である。基準比較値は、水平制御装置に出力信号の状態への変化を生じさせるべきイベントを定義するために用いられる。
【００９６】
水平制御装置により制御される水平ディスプレイ走査線のための動作のシーケンスは以下の通りである：
初期化の際に、水平基準比較値は、所定の値にセットされるか、または所望のディスプレイ出力フォーマットに対応する所定の値を有する外部のマイクロコントローラ１５０によりロードされ得る。さらに、初期化の際は、ＤＴＧＲＵＮ信号が非アクティブ状態であり、このことは、ＤＨＴＯＴＡＬ ＧＥＮ９６０，ＤＨＳＹＮＣ ＧＥＮ９７０，およびＤＥＮ ＧＥＮ９８０回路に、水平制御装置出力ＤＨＥＯＬ，ＤＨＳＹＮＣ，およびＤＥＮを非アクティブ状態に強制的に保持させる。
【００９７】
ＤＴＧＲＵＮ入力信号がアクティブに駆動されているとき、水平カウンタ９００は、各々のＤＣＬＫサイクルにより増加し始める。ＤＨＳＹＮＣＧＥＮ９７０回路は、ＤＴＧＲＵＮ入力信号の非アクティブからアクティブへの移り変わりを検出し、ＤＨＳＹＮＣ出力信号にアクティブ状態を生じさせる。各々のＤＣＬＫパルスは、水平カウンタ９００を１だけ増加させる。ＤＨＯＲＺＣＯＵＮＴがＤＨＳＹＮＣＳＴＯＰ値と等しいときには、比較器９３０は、ＤＨＳＹＮＣＧＥＮ回路９７０に出力信号パルスを発生させ、このことが、ＤＨＳＹＮＣ出力信号を非アクティブ状態にする。水平カウンタは増加し続ける。
【００９８】
ＤＨＯＲＺＣＯＵＮＴがＤＨＤＥＮＳＴＡＲＴ値と等しい場合には、比較器９４０が出力パルスを発生させる。ＤＶＥＲＴＤＥＮ信号がアクティブである間に比較器９４０の出力パルスが生じた場合は、ＤＥＮ ＧＥＮ回路９８０はＤＥＮ信号をアクティブ状態にする。水平カウンタ９００は増加し続け、ＤＨＯＲＺＣＯＵＮＴがＤＨＤＥＮＳＴＯＰ値と等しいときには、比較器９５０がＤＥＮ ＧＥＮ回路にＤＥＮ出力信号を非アクティブ状態にさせる出力パルスを生じさせる。水平カウンタ９００は増加し続け、ＤＨＯＲＺＣＯＵＮＴがＤＨＴＯＴＡＬ値と等しいときには、比較器９２０がＤＨＴＯＴＡＬ ＧＥＮ回路９６０にＤＨＥＯＬ信号のアクティブ出力パルスを生じさせる出力パルスを生じさせる。アクティブＤＨＥＯＬパルスは、水平カウンタ９００を開始値へリセットさせる。さらに、アクティブＤＨＥＯＬパルスは、ＤＨＳＹＮＣ ＧＥＮ回路９７０にＤＨＳＹＮＣ出力信号をアクティブ状態にさせる。
【００９９】
垂直制御装置は、ＤＨＬＯＣＫＥＶＥＮＴ入力信号の任意のアクティブパルスと同期することになる。アクティブＤＨＬＯＣＫＥＶＥＮＴ入力信号は、水平カウンタ９００にプログラム可能なＤＨＬＯＣＫＬＤ値をロードさせる。ＤＨＬＯＣＫＥＶＥＮＴは、（１）ＤＨＴＯＴＡＬ ＧＥＮ９６０に強制的にＤＨＥＯＬ出力を非アクティブ状態にさせ、（２）ＤＨＳＹＮＣ ＧＥＮ９７０に強制的にＤＨＳＹＮＣ出力を非アクティブ状態にさせ、かつ、（３）ＤＥＮ ＧＥＮ ＣＴＴ９８０に強制的にＤＥＮ信号を非アクティブ状態にさせる。
【０１００】
＜ディスプレイ垂直制御装置の説明＞
垂直カウンタ１０００は、水平制御装置により発生したＤＨＥＯＬ信号上のアクティブパルスを計数することにより、走査線を計数する。ＤＴＧＲＵＮ入力信号が非アクティブの場合には、垂直カウンタ１０００は使用禁止であり、初期値に保持されている。ＤＴＧＲＵＮ入力信号がアクティブである場合には、垂直カウンタは動作することを可能にされている。さらに、垂直カウンタ１０００は、ＤＶＴＯＴＡＬ ＧＥＮ回路１０６０により発生するディスプレイのフレームの垂直端信号ＤＶＥＯＦにより制御される。ＤＶＥＯＦは、垂直カウンタをディスプレイフレームの開始へリセットするために、各々のディスプレイフレームの端で生じるアクティブパルスである。さらに、カウンタは、ディスプレイ同期装置４１０から入力されるＤＶＬＯＣＫＥＶＥＮＴ信号により制御される。ＤＶＬＯＣＫＥＶＥＮＴは、プログラム可能な値ＤＶＬＯＣＫＬＤに従ってカウンタをディスプレイ垂直走査線位置にセットするＤＶＬＯＣＫＬＤ値を、垂直カウンタにロードさせる。
【０１０１】
垂直カウンタ１０００出力は、一連の比較回路１０２０，１０３０，１０４０，１０５０と接続されている。各々の比較回路は、計数値（ＤＶＥＲＴＣＯＵＮＴ）が、該計数値が比較されている基準値と大小において等しい場合には、比較出力信号にアクティブパルスを発生させる。比較のために用いられる基準値は、プログラム可能制御レジスタ１０１０に記憶されている。該制御レジスタ１０１０は、マイクロコントローラのインタフェース（ＰＲＯＧＩＦ）によりプログラム可能である。基準比較値は、垂直制御装置に出力信号の状態に対して変化を生じさせるべきイベントを定義するために用いられる。
【０１０２】
垂直制御装置により制御されるディスプレイフレームのための動作のシーケンスは以下の通りである：
初期化の際に、垂直基準比較値は、所定の値にセットされるか、または所望のディスプレイ出力フォーマットに対応する所定の値を有する外部のマイクロコントローラ１５０によりロードされ得る。さらに、初期化の際は、ＤＴＧＲＵＮ信号が非アクティブ状態であり、このことは、ＤＶＴＯＴＡＬ ＧＥＮ１０６０，ＤＶＳＹＮＣ ＧＥＮ１０７０，およびＤＶＥＲＴＤＥＮ ＧＥＮ１０８０回路に、垂直制御装置出力ＤＶＥＯＦ，ＤＶＳＹＮＣ，およびＤＶＥＲＴＤＥＮを非アクティブ状態に強制的に保持させる。
【０１０３】
ＤＴＧＲＵＮ入力信号がアクティブに駆動されているとき、垂直カウンタ１０００は、各々のＤＨＥＯＬパルスにより増加し始める。ＤＶＳＹＮＣＧＥＮ１０７０回路は、ＤＴＧＲＵＮ入力信号の非アクティブからアクティブへの移り変わりを検出し、ＤＶＳＹＮＣ出力信号にアクティブ状態を生じさせる。各々のＤＨＥＯＬパルスは、垂直カウンタ１０００を１だけ増加させる。ＤＶＥＲＴＣＯＵＮＴがＤＶＳＹＮＣＳＴＯＰ値と等しいときには、比較器１０３０は、ＤＶＳＹＮＣＧＥＮ回路１０７０に出力信号パルスを発生させ、このことが、ＤＶＳＹＮＣ出力信号を非アクティブ状態にする。垂直カウンタは増加し続ける。
【０１０４】
ＤＶＥＲＴＣＯＵＮＴがＤＶＤＥＮＳＴＡＲＴ値と等しいときには、ＤＶＥＲＴＤＥＮ ＧＥＮ回路にＤＶＥＲＴＤＥＮ信号をアクティブ状態にさせる出力パルスを比較器１０４０が発生させる。垂直カウンタ１０００は増加し続け、ＤＶＥＲＴＣＯＵＮＴがＤＶＤＥＮＳＴＯＰ値と等しい場合には、比較器１０５０がＤＶＥＲＴＤＥＮ ＧＥＮ回路１０８０にＤＥＮ出力信号を非アクティブ状態にさせる出力パルスを生じさせる。垂直カウンタは増加し続け、ＤＶＥＲＴＣＯＵＮＴがＤＶＴＯＴＡＬ値と等しい場合には、比較器１０２０がＤＶＴＯＴＡＬ ＧＥＮ回路１０６０にＤＶＥＯＦ信号のアクティブ出力パルスを生じさせる出力パルスを生じさせる。アクティブＤＶＥＯＦパルスは、水平カウンタ１０００を開始値へリセットさせる。さらに、アクティブＤＶＥＯＦパルスは、ＤＶＳＹＮＣ ＧＥＮ回路にＤＶＳＹＮＣ出力信号をアクティブ状態にさせる。
【０１０５】
垂直制御装置は、ＤＶＬＯＣＫＥＶＥＮＴ入力信号の任意のアクティブパルスと同期することになる。アクティブＤＶＬＯＣＫＥＶＥＮＴ入力信号は、垂直カウンタ１０００にプログラム可能なＤＶＬＯＣＫＬＤ値をロードさせる。ＤＶＬＯＣＫＥＶＥＮＴは、（１）ＤＶＴＯＴＡＬ ＧＥＮ１０６０に強制的にＤＶＥＯＦ出力を非アクティブ状態にさせ、（２）ＤＶＳＹＮＣ ＧＥＮ１０７０に強制的にＤＶＳＹＮＣ出力を非アクティブ状態にさせ、かつ、（３）ＤＶＥＲＴＤＥＮ ＧＥＮ ＣＴＴ１０８０に強制的にＤＶＥＲＴＤＥＮ信号を非アクティブ状態にさせる。
【０１０６】
＜物質的な導入（implementation）の説明＞
上述された装置および方法は、別個の集積回路、メモリ、フィールドプログラム可能なゲートアレイ、または他のすぐ入手できる電子部品により提供され得る。しかしながら、好ましい実施形態は、図７に示されている、ディスプレイクロック合成ＰＬＬｓ７３０と７４０、およびフリーランニング発振器７１０を除いては、実施形態の一部として説明された全ての機能を含んでいる単一の集積回路である。ディスプレイクロック合成ＰＬＬｓは、ＩＣＳ１５２２およびＩＣＤ２０６１のような”すぐ入手できる”装置により提供され、フリーランニング発振器は、単一クロック出力を備えたすぐ入手できる発振器により提供される。
【０１０７】
本発明の他の実施形態および修正が、この明細書に添付されている請求の範囲において説明されている領域および範囲から逸脱することなく可能である。
【図面の簡単な説明】
【図１】 本発明による、フォーマット変換を備えたマルチ同期（multi-sync）形式の離散的ピクセルディスプレイ装置のブロック図である。
【図２】 本発明による、フォーマット変換を備えたマルチ同期ＣＲＴ装置のブロック図である。
【図３】 本発明によるフォーマット変換器のブロック図である。
【図４】 好ましい実施形態によるフォーマット変換器のディスプレイタイミング制御装置のブロック図である。
【図５】 好ましい実施形態による入力セレクタのブロック図である。
【図６】 好ましい実施形態によるロックイベント発生器のブロック図である。
【図７】 好ましい実施形態によるディスプレイクロック発生器のブロック図である。
【図８】 好ましい実施形態によるディスプレイ同期装置のブロック図である。
【図９】 好ましい実施形態によるディスプレイタイミング発生器の水平制御装置のブロック図である。
【図１０】 好ましい実施形態によるディスプレイタイミング発生器の垂直制御装置のブロック図である。
【図１１】 本発明による、フリーランモードのディスプレイタイミングの開始を示すタイミングチャートである。
【図１２】 本発明による、入力ロックイベントの間のフリーランモードのディスプレイタイミングの開始を示すタイミングチャートである。
【図１３】 本発明による、フレームロックモード用の、または走査線同期モード用のディスプレイタイミングの発生開始を示すタイミングチャートである。
【図１４】 本発明による、フレームロックモード用の、または走査線同期モード用のロックイベントタイミングを示すタイミングチャートである。
【図１５】 本発明による、走査線同期モードの走査線タイミングの表示終了を示すタイミングチャートである。
【符号の説明】
１００ 入力セレクタ
１１０ フォーマット変換器
１２０ ビデオデコーダ
１３０ ビデオ入力インタフェース
１４０ フラットパネルディスプレイ
１５０ マイクロコントローラ
１５５ ビデオＤ／Ａ変換器
１６０ ＣＲＴディスプレイ
３００ メモリ書き込み制御装置
３１０ メモリ
３２０ ディスプレイプロセッサ
３３０ ディスプレイタイミング制御装置
４００ ロックイベント検出器
４１０ ディスプレイ同期装置
４２０ ディスプレイクロック発生器
４３０ ディスプレイタイミング発生器
５００ プログラム可能制御レジスタ
５０５ 補間回路
５１０ 色空間変換器
５１５，５２５，５３０，５４０，５５０，５６０ セレクタ
５２０，５３５，５４５，５５５ 記憶要素
６１０ 水平ピクセルイベントカウンタ
６２０ 水平ピクセルイベント比較器
６３０ プログラム可能制御レジスタ
６４０ 垂直走査線イベントカウンタ
６５０ 垂直走査線イベント比較器
６６０ ロックイベント発生器回路
６７０ ロックイベントセレクタ
７１０ フリーランニング発振器ソース
７２０ プログラム可能制御レジスタ
７３０，７４０ 周波数合成位相ロックループ
７５０ クロックセレクタ
８０５ プログラム可能制御レジスタ
８１０ 加算器
８１５ ディスプレイ水平ロックロードゲート
８２０ 加算器搭載出力レジスタ
８２５ アキュムレートレジスタ
８３０ ディスプレイ垂直ロックロードゲート
８３５ ディスプレイタイミング発生器ランイネーブルゲート
８４０ ディスプレイ水平ロックロードセレクタ
８４５ ディスプレイ垂直ロックロードセレクタ
８５０ ディスプレイタイミング発生器ランセレクタ
８５５ ディスプレイ水平ロックロード再同期装置
８６０ ディスプレイ垂直ロックロード再同期装置
８６５ ディスプレイタイミング発生器ラン再同期装置
９００ 水平カウンタ
９１０ プログラム可能制御レジスタ
９２０，９３０，９４０，９５０ 比較回路
９６０ ＤＨＴＯＴＡＬ ＧＥＮ回路
９７０ ＤＨＳＹＮＣ ＧＥＮ回路
９８０ ＤＥＮ ＧＥＮ回路
１０００ 垂直カウンタ
１０１０ プログラム可能制御レジスタ
１０２０，１０３０，１０４０，１０５０ 比較回路
１０６０ ＤＶＴＯＴＡＬ ＧＥＮ回路
１０７０ ＤＶＳＹＮＣ ＧＥＮ回路
１０８０ ＤＶＥＲＴＤＥＮ ＧＥＮ回路

Claims (8)

1. 第１の可視ディスプレイ解像度、ピクセル速度および走査線速度を特徴とするディジタルビデオ入力信号の連続する入力フレームを受信し、かつ、それに応じて第２の可視ディスプレイ解像度、ピクセル速度および走査線速度を特徴とする、ディスプレイで見るためのディジタルビデオ出力信号の連続する出力フレームを発生させるフォーマット変換器であって、
   前記第１および第２の可視ディスプレイ解像度、ピクセル速度および走査線速度を表す動作モード情報を受信するプログラミングインタフェース手段と、
   前記ディジタルビデオ入力信号を記憶するメモリ手段と、
   前記メモリ手段から前記ディジタルビデオ入力信号を引き出し、該ディジタルビデオ入力信号を選択的に非飛越し走査し、フィルタリングし、およびスケーリングするとともに、それに応じて前記ディジタルビデオ出力信号を発生させるディスプレイプロセッサ手段と、
   フリーランニングディスプレイクロックを含み、前記プログラミングインタフェース手段により受信された前記動作モード情報に基づく前記ディジタルビデオ入力信号から同期化および制御情報を得るとともに、それに応じて前記第２の可視ディスプレイ解像度、ピクセル速度および、前記第１の可視ピクセル速度の分数倍数である走査線速度で、ディスプレイ用の前記各々の連続する入力フレームにロックされた、および、前記フリーランニングディスプレイクロックに同期した前記ディジタルビデオ出力信号の前記連続する出力フレームを発生させる前記ディスプレイプロセッサ手段の動作を制御するディスプレイタイミング制御装置手段と
   を具備することを特徴とするフォーマット変換器。
2. 前記ディスプレイタイミング制御装置は、
   前記フリーランニングディスプレイクロックを取り込み、ディスプレイメインクロック信号を発生させるクロック発生手段と、
   前記ディジタルビデオ入力信号の各々のフレームの所定の時刻でロックイベント信号を発生させるロックイベント制御装置と、
   前記ロックイベント信号と前記動作モード情報とに基づいて前記ディジタルビデオ入力信号と前記ディジタルビデオ出力信号との間の同期化を制御するために、ディスプレイ水平ロックイベント信号とディスプレイ垂直ロックイベント信号とを発生させるディスプレイ同期化手段と、
   前記動作モード情報により前記ディスプレイプロセッサ手段を制御するために前記水平ロックイベント信号および垂直ロックイベント信号と同期させられたタイミング信号を発生させるディスプレイタイミング発生手段と
   をさらに具備することを特徴とする請求項１記載のフォーマット変換器。
3. 前記クロック発生手段は、
   前記ディジタルビデオ入力信号から得られる入力クロック信号を受信し、かつ、それに応じて周波数が前記入力クロック信号の分数倍数である合成されたクロック信号を発生させる位相ロックループ手段と、
   前記フリーランニングディスプレイクロックまたは前記位相ロックループのうちのいずれかを、前記ディスプレイメインクロック信号の出力用発生源として選択するクロックセレクタと
   をさらに具備し、
   前記ディスプレイタイミング制御装置は、前記選択されたディスプレイメインクロック信号と同期した前記ディジタルビデオ出力信号の連続する出力フレームを生成することを特徴とする請求項２記載のフォーマット変換器。
4. 前記ロックイベント制御装置は、
   前記動作モード情報に基づいて、所定の水平ロックイベント値および所定の垂直ロックイベント値を発生させるプログラム可能制御レジスタと、
   前記ディジタルビデオ入力信号の水平同期パルスの連続の各々に対して前記入力クロック信号の連続するサイクルを計数し、かつ、それに応じて水平ピクセル計数値を発生させる水平ピクセルイベントカウンタと、
   前記水平ピクセル計数値を前記所定の水平ロックイベント値と比較し、かつ、該水平ピクセル計数値が前記所定の水平ロックイベント値と等しい場合に水平ロックイベントパルスを発生させる水平ピクセルイベント比較器と、
   前記ディジタルビデオ入力信号の垂直同期パルスの連続に対して前記水平同期パルスの連続するパルスを計数し、かつ、それに応じて垂直走査線計数値を発生させる垂直走査線カウンタと、
   前記垂直走査線計数値を前記所定の垂直ロックイベント値と比較し、かつ、該垂直走査線計数値が前記所定の垂直ロックイベント値と等しい場合に垂直ロックイベントパルスを発生させる垂直走査線イベント比較器と、
   前記水平ロックイベント値と垂直ロックイベント値とが一致する場合にロックイベントパルスを発生させるロックイベント発生器と、
   前記動作モード情報に基づいたロックイベント信号としての出力用に、前記ディジタルビデオ入力信号や前記入力クロック信号から得られるフレーム同期信号、または前記ロックイベントパルスのいずれか１つを選択するロックイベントセレクタと
   をさらに具備することを特徴とする請求項３記載のフォーマット変換器。
5. 前記ディスプレイ同期化手段は、前記入力クロック信号、前記ディスプレイメインクロック信号、前記ロックイベント信号、および前記動作モード情報を受信し、かつ、それに応じて、前記水平ロックイベント信号および垂直ロックイベント信号とランイネーブル信号とを発生させる回路をさらに具備し、
   （ｉ）前記動作モード情報がフリーラン動作モードを示しているイベントにおいて、前記ディジタルビデオ入力信号と前記ディジタルビデオ出力信号との間に同期化がないように、かつ、前記ディスプレイタイミング発生器を使用可能または使用禁止にするために前記ランイネーブル信号が前記ディスプレイメインクロック信号と同期させられるように、ディスプレイ水平ロックイベント信号およびディスプレイ垂直ロックイベント信号が抑制され、
   （ii）前記動作モード情報がクロック同期の動作モードを示しているイベントにおいて、前記ディスプレイ水平ロックイベント信号およびディスプレイ垂直ロックイベント信号は、開始時において最初に前記ロックイベント信号に同期させられ、かつ、前記ランイネーブル信号は、後で前記ディスプレイタイミング発生器を使用可能または使用禁止にする前記ディスプレイメインクロック信号と同期させられており、
   （iii）前記動作モード情報がフレーム同期の動作モードを示しているイベントにおいて、前記ディスプレイ水平ロックイベント信号およびディスプレイ垂直ロックイベント信号は、フレーム毎のディジタルビデオ入力信号に基づいて、前記ロックイベント信号に同期させられ、かつ、前記ランイネーブル信号は、前記ディスプレイタイミング発生器を使用可能または使用禁止にするために前記ディスプレイメインクロック信号と同期させられており、
   （iv）前記動作モード情報が走査線同期の動作モードを示しているイベントにおいて、前記ディスプレイ水平ロックイベント信号およびディスプレイ垂直ロックイベント信号は、走査線毎またはフレーム毎のディジタルビデオ入力信号に基づいて、前記ロックイベント信号に同期させられ、かつ、前記ランイネーブル信号は、前記ディスプレイタイミング発生器を使用可能または使用禁止にするために前記ディスプレイメインクロック信号と同期させられる
   ことを特徴とする請求項４記載のフォーマット変換器。
6. 前記ディスプレイタイミング発生器は、
   前記ディスプレイメインクロック信号、前記動作モード情報、前記水平ロックイベント信号、および前記ランイネーブル信号を受信し、かつ、それに応じて、前記ディジタルビデオ出力信号の連続走査線間の移行を示すフレームの水平端信号、前記ディスプレイを駆動するディスプレイ水平同期信号、および前記ディスプレイを使用可能にする出力イネーブル信号を発生させる水平制御装置と、
   前記ディスプレイメインクロック信号、前記動作モード情報、前記垂直ロックイベント信号、前記ランイネーブル信号、および前記フレームの水平端信号を受信し、かつ、それに応じて、前記ディスプレイを駆動するディスプレイ垂直同期信号と、前記出力イネーブル信号の発生に関連して前記水平制御装置に適用するディスプレイ垂直イネーブル信号とを発生させる垂直制御装置と
   をさらに具備することを特徴とする請求項５記載のフォーマット変換器。
7. 前記ディジタルビデオ入力信号は飛越し走査信号であり、前記ディジタルビデオ出力信号は順次走査信号であることを特徴とする請求項１記載のフォーマット変換器。
8. 前記ディジタルビデオ入力信号は順次走査信号であり、前記ディジタルビデオ出力信号もまた順次走査信号であることを特徴とする請求項１記載のフォーマット変換器。

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