JPH114406A - 画像処理装置、画像メモリの読み出し方法及びコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ビデオ信号をＦＩＦＯメモリに書き込み、水
平同期信号のブランキング時間内に伸長して読み出すス
ピード変換を行う場合に、少ないメモリ容量で大きなス
ピード変換を安定に行う。 【解決手段】 入力ビデオ信号はＡ／Ｄ変換後、ＦＩＦ
Ｏメモリから成る１ＨＤスピード変換部１２１に書き込
まれる。クロック発生部１１５は同期信号測定部１１２
で測定されたモードに応じた読み出しクロックｃｓ１１
６を発生して上記スピード変換部１２１に送る。また、
水平同期期間を測定したカウント値と上記モードに応じ
た水平解像度とを比較すると共に上記クロックから出力
水平同期信号を生成し、上記カウント値≧水平解像度−
１、上記出力水平同期期間＝カウント値＋１となるよう
に上記クロック周波数を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示制御装置に関
し、特にドットマトリクスディスプレイの表示制御装置
に用いて好適な画像処理装置、画像メモリの読み出し方
法及びそれらに用いられるコンピュータ読み取り可能な
記録媒体に関するものである。

【０００２】

【従来の技術】現在、パソコン、ワークステーションと
いったホストコンピュータ装置の表示装置として、ラス
タスキャン型のいわゆるＣＲＴ表示装置が広く使用され
ている。しかしながら昨今、省スペース、省エネルギ
ー、エルゴノミクスなどの点から、液晶パネル、プラズ
マディスプレイといったフラットパネル表示装置が注目
されている。

【０００３】これらホストコンピュータ装置と上記ＣＲ
Ｔ表示装置との接続には、いわゆるビデオ信号、すなわ
ち、アナログの画像データと垂直及び水平同期信号、あ
るいはこれらの複合信号（コンポジット信号）の組み合
わせが使用されるが、これらには非常に多くの仕様があ
り、特にパーソナルコンピュータでは複数の解像度を有
する場合がある。例えば、ＩＢＭ社のＰＣ互換機など
は、３２０＊２００、６４０＊４００、７２０＊４０
０、６４０＊３５０、６４０＊４８０、８００＊６０
０、１０２４＊７６８、１２８０＊１０２４などの各表
示が可能な機器がある。

【０００４】これに対するＣＲＴ表示装置では、いわゆ
るマルチシンクＣＲＴ表示装置と呼ばれるものが存在
し、上記ビデオ信号の同期信号を測定し、走査線の駆動
周期と振れ幅をそのビデオ信号の同期信号に合わせるこ
とで対応しているが、これはＣＲＴ表示装置の最小表示
画素を決定するシャドーマスクのピッチがビデオ信号の
表示解像度からくる画素ピッチより小さいために可能な
ことである。

【０００５】一方、現在の液晶パネルやプラズマディス
プレイといったドットマトリクスディスプレイは、性能
的に「１画素がＣＲＴのシャドーマスクに比べて大き
い」、「制御がデジタルに向いている」ため、入力され
たアナログビデオ信号の入力の解像度（ドットクロッ
ク）に同期してＡ／Ｄ変換し、その後水平、垂直ともド
ットマトリクスディスプレイの出力解像度に合わせて補
間処理を施し表示するという方法がとられている。

【０００６】

【発明が解決しようとする課題】しかしながら、補間処
理を行うと、補間後に画素数が増えるため、ドットクロ
ック、すなわち回路の動作クロックが早くなってしま
う。これは補間処理回路そのもの、またこれに接続され
る後段の回路のためにも極力押さえる必要がある。この
動作クロックが早くなるのを軽減するために、ビデオ信
号の持つ非表示期間（ブランキング時間）にビデオ信号
を伸長するスピード変換を行う方法があるが、このスピ
ード変換を回路の最前段で行うのが有効である。そこ
で、ＦＩＦＯメモリを利用し、水平同期信号のブランキ
ング時間内に同期間内のビデオ信号を伸長させる方法が
よく使われる。しかしながら水平同期信号のブランキン
グ率は１５％前後であって、あまり大きなスピードダウ
ン効果は期待できない。

【０００７】なお、フレームバッファを有し、入力ドッ
トクロックとは非同期のクロックで読み出す方法が理想
的であるが、この方法は非常に多量のメモリが必要とな
り、コストが高いという欠点がある。また、垂直ブラン
キング時間は全垂直時間の数％であることから、垂直方
向へビデオ信号を伸長させることはあまり有効でない。

【０００８】また、ドットマトリクス型のディスプレイ
であっても、表示期間中に水平同期信号の周期は一定で
あることが望ましいため、ＦＩＦＯの読み出しクロック
（スピード変換後の回路の動作クロック）は、ＰＬＬ回
路を用いて入力水平同期信号に同期し逓倍して作られる
ことが多い。一方、補間処理回路の出力のクロックもＰ
ＬＬ回路で作ることが多い。従って、スピード変換以降
の回路のクロックすべては入力水平同期信号より多段の
ＰＬＬ回路で逓倍して生成されることになり、このため
入力水平同期信号にジッタがあると、回路の誤動作を生
じる原因となる。

【０００９】本発明は上記の問題を解決するためになさ
れたもので、大きなスピード変換を得、また安定な動作
を得ることのできる画像処理装置、画像メモリの読み出
し方法及びコンピュータ読み取り可能な記録媒体を得る
ことを目的とする。

【００１０】

【課題を解決するための手段】請求項１の発明による画
像処理装置においては、水平、垂直同期信号及び画像信
号を含む入力ビデオ信号における上記画像信号が上記水
平同期信号に同期して書き込まれる記憶手段と、上記入
力ビデオ信号を測定して表示手段の表示モードを決定す
るモード決定手段と、上記決定された表示モードに応じ
た周波数を有する上記記憶手段を読み出すためのクロッ
クを発生するクロック発生手段と、上記発生されたクロ
ックで上記入力ビデオ信号の上記水平同期期間をカウン
トするカウンタ手段と、上記カウンタ手段のカウント値
と上記決定された表示モードに応じた所定の値とを比較
し、その比較結果に応じて上記クロック発生手段を制御
することにより上記クロック周波数を制御する制御手段
とを設けている。

【００１１】請求項４の発明によるコンピュータ読み取
り可能な記録媒体においては、水平、垂直同期信号及び
画像信号を含む入力ビデオ信号における上記画像信号を
上記水平同期信号に同期して記憶手段に書き込む手順
と、上記入力ビデオ信号を測定して表示手段の表示モー
ドを決定する手順と、上記決定された表示モードに応じ
た周波数を有する上記記憶手段を読み出すためのクロッ
クを発生させる手順と、上記発生されたクロックで上記
入力ビデオ信号の上記水平同期の周期をカウントする手
順と、上記カウント値と上記決定された表示モードに応
じた所定の値とを比較し、その比較結果に応じて上記ク
ロック周波数を制御する手順とを実行するためのプログ
ラムを記録している。

【００１２】請求項５の発明による画像メモリの読み出
し方法においては、入力ビデオ信号の水平、垂直同期信
号の周波数、１垂直同期信号内水平同期信号の数等を測
定すると共に上記両同期信号の極性を判別する手順と、
上記入力ビデオ信号の縦、横の解像度、画像の開始位置
などのモードを決定する手順と、上記入力ビデオ信号の
水平解像度を演算する手順と、１００％の水平同期期間
のスピード変換の可能な周波数“Ｆ０”を決定する手順
と、上記“Ｆ０”より低く、“Ｆ０”に最も近い周波数
“Ｆａ”を決定する手順と、上記周波数“Ｆａ”で入力
水平同期期間のカウントを行う手順と、上記入力水平同
期期間カウント結果≧上記水平解像度数−１を満足する
ように上記“Ｆａ”を決定する手順とカウントを行う手
順とを繰り返し、画像メモリの読み出しクロック“Ｆ
ａ”を決定する手順と、出力水平同期信号周期＝上記水
平同期期間カウント結果＋１を満足するように上記画像
メモリの読み出しクロックを決定する手順とを備えてい
る。

【００１３】請求項６の発明によるコンピュータ読み取
り可能な記録媒体においては、入力ビデオ信号の水平、
垂直同期信号の周波数、１垂直同期信号内水平同期信号
の数等を測定すると共に上記両同期信号の極性を判別す
る手順と、上記入力ビデオ信号の縦、横の解像度、画像
の開始位置などのモードを決定する手順と、上記入力ビ
デオ信号の水平解像度を演算する手順と、１００％の水
平同期期間のスピード変換の可能な周波数“Ｆ０”を決
定する手順と、上記“Ｆ０”より低く、“Ｆ０”に最も
近い周波数“Ｆａ”を決定する手順と、上記周波数“Ｆ
ａ”で入力水平同期期間のカウントを行う手順と、上記
入力水平同期期間カウント結果≧上記水平解像度数−１
を満足するように上記“Ｆａ”を決定する手順とカウン
トを行う手順とを繰り返し、画像メモリの読み出しクロ
ック“Ｆａ”を決定する手順と、出力水平同期信号周期
＝上記水平同期期間カウント結果＋１を満足するように
上記画像メモリの読み出しクロックを決定する手順とを
実行するためのプログラムを記録している。

【００１４】請求項７の発明による画像処理装置におい
ては、ノンインターレスで走査される入力ビデオ信号が
このビデオ信号と同期した書き込みクロックで書き込ま
れる記憶手段と、上記入力ビデオ信号の複数ライン間の
データを同時に使用するライン間の演算処理手段と、上
記記憶手段の読み出しクロックを発生するクロック発生
手段と、上記読み出しクロック速度を上記書き込みクロ
ックより低くして速度を変換する速度変換手段と、上記
ライン間の演算がなされたビデオ信号の１水平同期期間
中の画像信号を２水平同期期間中にわたって出力するイ
ンターレス出力手段と、上記インターレス出力手段から
のビデオ信号の複数ドット間のデータを同時に使用する
ドット間の演算処理手段とを設けている。

【００１５】請求項１０の発明によるコンピュータ読み
取り可能な記録媒体においては、インターレスで走査さ
れる入力ビデオ信号をこのビデオ信号と同期した書き込
みクロックで記憶手段に書き込む手順と、上記入力ビデ
オ信号の複数ライン間のデータを同時に使用してライン
間の演算処理を行う手順と、上記記憶手段の読み出しク
ロック速度を上記書き込みクロックより低くして速度を
変換する手順と、上記ライン間の演算がなされたビデオ
信号の１水平同期期間中の画像信号を２水平同期期間中
にわたってインターレス出力する手順と、上記インター
レス出力されたビデオ信号の複数ドット間のデータを同
時に使用してドット間の演算処理を行う手順とを実行す
るためのプログラムを記録している。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、第１の実施の形態
による表示制御装置のブロック図である。本表示制御装
置は、ＰＣ（パソコン）、ＷＳ（ワークステーション）
等のアナログコンピュータ信号を入力として受け取り表
示することができるような装置である。図１において、
１１は、ＰＣ（パソコン）、ＷＳ（ワークステーショ
ン）等ホストコンピュータのアナログ画像信号を処理す
るアナログ画像信号処理部であって、同期信号分離部１
１１、同期信号測定部１１２、アナログ調整部１１３、
Ａ／Ｄ変換部１１４、クロック発生部（１）１１５から
なる。

【００１７】同期信号分離部１１１は、上記ホストコン
ピュータ等からのＲＧＢ画像信号ｓ１１２と、コンポジ
ットシンク、水平、垂直同期信号ｓ１１１を入力し、同
期信号を分離する。さらに、分離された同期信号から、
負極性の水平並びに垂直同期信号ｃｓ１１３と同期信号
極性判別信号ｃｓ１１４とを出力する。そして、上記画
像信号ｓ１１２はアナログ調整部１１３へ出力され、上
記各同期信号ｃｓ１１３は、同期信号測定部１１２、ク
ロック発生部（１）１１５及びシステム制御部１９１へ
出力される。同期信号極性判別信号ｃｓ１１４は、入力
された同期信号ｓ１１１の極性を示すものであり、同期
信号測定部１１２及びマイコンを含むシステム制御部１
９１へ出力される。

【００１８】同期信号測定部１１２は、前記水平、垂直
同期信号ｃｓ１１３、同期信号極性判別信号ｃｓ１１４
を入力し、その測定結果をシステム制御バスｃｓ１９１
を通してシステム制御部１９１へ出力する。

【００１９】アナログ調整部１１３は、入力されたアナ
ログＲＧＢ画像信号ｓ１１２のオフセット、ゲイン調
整、波形整形を行う。また、Ａ／Ｄ変換部１１４は、ア
ナログ調整部１１３で調整されたアナログＲＧＢ信号ｓ
１１３を、クロック発生部（１）１１５からのドットク
ロックｃｓ１１６によってサンプリングして、デジタル
信号ｓ１２１に変換し補間部１２へ出力する。

【００２０】クロック発生部（１）１１５は、アナログ
で入力された画像信号をデジタル信号に変換するため
の、またその直後の補間部１２の動作のためのクロック
ｃｓ１１６を、入力水平同期信号に同期したＰＬＬ／Ｖ
ＣＯ回路によって生成する。クロックｃｓ１１６は、シ
ステム制御部１９１がビデオ信号の機種、表示モードを
判定した後、このクロック発生部（１）１１５の制御レ
ジスタにセットする１水平ライン中のドットクロック数
（ＰＬＬのＶＣＯ分周比）、水平表示開始ドット数等の
各種パラメータによって制御される。また、この各種パ
ラメータはクロックｃｓ１１６のほかに水平、垂直表示
開始位置信号の制御にも用いられる。

【００２１】１２は補間部であって、Ａ／Ｄ変換部１１
４より得られるデジタル化されたＲＧＢ画像信号ｓ１２
１の水平ブランキング期間を減少して画像信号のドット
クロックを遅くするためのＦＩＦＯメモリから成る１Ｈ
Ｄスピード変換部１２１、それに続く縦補間演算部１２
３、横補間演算部１２５を有すると共に、１ＨＤスピー
ド変換部１２１の出力（読み出し）クロック並びに縦補
間演算部１２３の入力クロック生成のためのクロック発
生部（２）１２２、縦補間演算部１２３の出力クロック
並びにその後段の横補間演算部１２５の入力クロック生
成のためのクロック発生部（３）１２４、横補間演算部
１２５の出力クロック並びにデジタル画像処理部１４の
入力クロック生成のためのクロック発生部（４）１２６
からなる。

【００２２】次に、図２を用いて補間部１２を詳しく説
明する。１２１はいわゆるＦＩＦＯ（1'st-in-1'st-ou
t）メモリから成る１ＨＤスピード変換部であって、書
き込みクロックｃｓ１１６に同期して画像データｓ１２
１が格納され、読み出しクロックに同期して画像データ
ｓ１２２として出力される。１２２１は発振器であっ
て、上記ＦＩＦＯ１２１の読み出しクロックを生成する
元になる基準クロックを発生している。１２２２は分周
器であって、発振器１２２１の出力を分周していて、そ
の値は図１のシステム制御部１９１により制御されてい
る。

【００２３】１２２３はＰＬＬ／ＶＣＯ（１）であっ
て、分周器１２２２からの出力ｃｓ１２２２を基準入力
に、システム制御部１９１でこのＰＬＬ／ＶＣＯ（１）
１２２３内の逓倍値レジスタに設定された値に基づい
て、逓倍されたクロックｃｓ１２２３を出力する。この
ＰＬＬ／ＶＣＯ（１）１２２３と分周器１２２２の設定
値の組み合わせで発振器１２２１から、非常に多くの安
定した周波数のクロックｃｓ１２２３を得る。このクロ
ックｃｓ１２２３は、ＦＩＦＯ１２１の読み出しクロッ
ク並びに縦補間演算部１２３の入力動作クロックとな
る。

【００２４】１２２４は入力水平同期信号（ｃｓ１１５
の一部）を上記クロックｃｓ１２２３を用いてカウント
するＨＤカウンタであって、この測定値はシステム制御
バスｃｓ１９１を通してシステム制御部１９１に読み込
まれる。１２２５はＦＩＦＯ読み出し用の同期信号並び
に縦補間演算部１２３への水平及び垂直同期信号ｃｓ１
２２４を上記ドットクロックｃｓ１２２３に同期して生
成する同期信号生成部である。１２２６はＦＩＦＯの書
き込み、読み出しのタイミングを制御する制御部であ
る。

【００２５】１２３は縦補間演算部であって、上記ＦＩ
ＦＯ１２１から画像データｓ１２２を入力して縦補間演
算を行い、演算結果データｓ１２３を出力する。この演
算部１２３は、縦補間入力動作クロックｃｓ１２２３
と、ＰＬＬ／ＶＣＯ（２）１２４１で生成された縦補間
出力動作クロックｃｓ１２４１と、このクロックより同
期信号生成部１２４２で生成される水平垂直同期信号に
より制御されており、また補間倍率はシステム制御部１
９１からシステム制御バスｃｓ１９１を通して制御され
る。

【００２６】１２４１は縦補間入力動作クロックｃｓ１
２２３を縦補間倍して縦補間出力動作クロックｃｓ１２
４１を生成するためのＰＬＬ／ＶＣＯ（２）である。１
２４２は上記生成された縦補間出力動作クロックｃｓ１
２４１に同期して縦補間出力並びに横補間入力用水平垂
直同期信号ｃｓ１２４２を生成する同期信号生成部、１
２４３は同期信号の制御部であって、補間部と非補間部
での水平同期信号の切り替えを行っている。

【００２７】１２５は横補間演算部であって、縦補間演
算部１２３よりの画像データｓ１２３を入力して横補間
演算を行い、演算結果データｓ１２４を出力する。この
演算部１２５は、横演算入力動作クロックｃｓ１２４１
と、ＰＬＬ／ＶＣＯ（３）１２６１で生成された横補間
出力動作クロックｃｓ１２６１と、このクロックより同
期信号生成部１２６２で生成される水平垂直同期信号に
より制御されており、また縦補間と同様に、補間倍率は
システム制御部１９１からシステム制御バスｃｓ１９１
を通して制御される。

【００２８】１２６１は横補間入力動作クロックｃｓ１
２４１を横補間倍して横補間出力動作クロックｃｓ１２
６１を生成するためのＰＬＬ／ＶＣＯ（３）である。１
２６２は上記生成された横補間出力動作クロックｃｓ１
２６１に同期して横補間出力用水平垂直同期信号ｃｓ１
２６２を生成する同期信号生成部、１２６３は同期信号
の制御部であって、補間部と非補間部での水平同期信号
の切り替えを行っている。

【００２９】次に再び図１に戻って、１３はＯＳＤ(on
screen display) データ付加部であって、後述するＯＳ
Ｄ制御部１９３からの制御信号ｃｓ１９６によって、上
記補間後の画像データｓ１２４とＯＳＤ表示用データと
の切り替えを行っている。１４はデジタル画像処理部で
あって、補間部１２からのデジタル画像データｓ１２４
（ｓ１３１）を後述のドットマトリクスディスプレイ１
５が表示するための各種処理、制御を行う。

【００３０】次に、デジタル画像処理部１４において行
われる処理について、図３を用いて詳細に説明する。補
間部１２で補間され出力されたデジタルＲＧＢ画像信号
ｓ１２４（ｓ１３１）は、コントラスト調整部５０１に
おいてγ補正処理及び階調調整処理される。γ補正及び
階調調整されたデータｓ５０１は、中間調処理部５０２
により、例えばＥＤ（誤差拡散）法やディザ法等の中間
調処理が施される。一方、動き検出部５０４は、中間調
処理される前の表示データｓ５０１をスチールして、一
定値以上変化のあった水平ラインを検出し、この結果ｃ
ｓ５０４を図１のシステム制御部１９１に転送する。シ
ステム制御部１９１は、フレームバッファ５０３に格納
されているフレーム表示データの内、前記動き検出され
たライン表示データのみをラインアドレスデータと共に
出力する。

【００３１】図１において、１５は画像表示用の液晶等
を用いたいわゆるドットマトリクスディスプレイであっ
て、本実施の形態では、メモリ性があり、広視野角の強
誘電液晶パネル（ＦＬＣＤ）を採用している。図３のご
とく、表示制御部５０５、ドットマトリクスパネル５０
６からなり、上記デジタル画像処理部１４で処理された
画像信号ｓ５０３を表示する。すなわち、表示制御部５
０５がドットマトリクスパネル５０６の上記ラインアド
レスデータで指定された垂直位置に上記ライン表示デー
タを表示する。

【００３２】図１において、１８は電源部であって、本
表示制御装置への電源の供給を行っている。１９１はシ
ステム制御部であって、マイクロコンピュータ等で構成
され、システム制御バスｃｓ１９１〜ｃｓ１９４を通し
て、図１の各部を全般にわたって統括的に制御してい
る。１９１ａは上記マイクロコンピュータが処理を実行
するためのプログラムを記録したメモリであり、半導体
メモリが用いられているが、磁気メモリ等の他の記録媒
体を用いることも可能である。

【００３３】１９２はキー入力部であって、後述するよ
うにＯＳＤで行われる各部調整機能を操作する操作キー
等を有し、システム制御部１９１によって制御されてい
る。

【００３４】１９３はＯＳＤ(on screen display) 制御
部であって、システム制御バスｃｓ１９４を通してシス
テム制御部１９１によって制御され、ＯＳＤ信号ｓ１９
５を画像信号ｓ１２４と切り替えている。１９４は不揮
発性メモリ部であって、システム制御バスｃｓ１９１を
通してシステム制御部１９１によって制御され、上記各
種ホスト装置の同期信号等各種パラメータの表示モード
テーブル、後述するＯＳＤ操作で行われる各種機能のイ
ニシャルデータ及びユーザープリセットデータ等を格納
している。

【００３５】続いて、本発明に直接かかわる１ＨＤスピ
ード変換に関して、図４、図５、図６を用いて説明す
る。図４は、本発明で使用している水平同期信号のブラ
ンキング時間を利用した１ＨＤスピード変換（ｄｏｗ
ｎ）のタイミングの概略を示したもので、図４（ａ）が
スピード変換前で、このうち入力画像のある期間のみ、
入力ドットクロックである“ＦＩＦＯ書き込みクロッ
ク”でＦＩＦＯに書き込む。一方、図４（ｂ）がスピー
ド変換後であって、別途つくられたＦＩＦＯ書き込みク
ロックより遅いＦＩＦＯ読み出しクロックで１水平同期
期間全体にわたって読み出すことにより、スピード変換
を行う。従って、基本的にはスピード変換前後の水平同
期信号の周期は同じであるのが普通である。

【００３６】図５は、ＦＩＦＯの読み出しクロック（縦
補間演算部１２３の入力動作クロック）の決定手順を示
したものである。まず、ｓｔ４０１において、システム
制御部１９１内のマイクロコンピュータは、同期信号測
定部１１２を制御し、水平、垂直同期信号の周波数、１
垂直同期信号内水平同期信号の数等を測定し、また両同
期信号の極性を判別する。次に、ｓｔ４０２において、
ｓｔ４０１の測定結果より入力されたビデオ信号の縦、
横の解像度、画像の開始位置などのモードを決定する。
この方法には、テーブルサーチ、画像データからの判別
などいくつかの方法があるが、ここでは詳しくはふれな
い。

【００３７】次に、ｓｔ４０３で入力ＨＤ（水平同期信
号）／入力ビデオ信号の横解像度を演算し１００％の１
ＨＤスピード変換の可能な周波数“Ｆ０”を決定する。
そして、発振器１２２１、分周器１２２２、ＰＬＬ／Ｖ
ＣＯ（１）１２２３より得ることのできる周波数で、上
記“Ｆ０”より低く、“Ｆ０”に最も近い周波数“Ｆ
ａ”を決定し、ｓｔ４０４へ進む。ｓｔ４０４では、Ｈ
Ｄカウンタ１２２４を用い、上記クロック“Ｆａ”で、
入力ＨＤ期間のカウントを行う。

【００３８】そして、ｓｔ４０５において、上記カウン
ト値≧（入力水平同期信号の横解像度−１）であるかど
うかを判別し、これが成立しなければｓｔ４０７へ進
み、上記ＰＬＬ／ＶＣＯ（１）１２２３で発生しうる周
波数“Ｆａ”より一つ上の周波数“Ｆａ′”を決定し、
再びｓｔ４０５へ進む。そして、カウント値≧（入力水
平同期信号の横解像度−１）であれば、ｓｔ４０６へ進
み、ＦＩＦＯ読み出しクロック並びに縦補間演算部１２
３の入力動作クロックである図２のクロックｃｓ１２２
３として仮決定し、１ＨＤスピード変換部１２１からの
縦補間演算部１２３への出力水平同期信号（図２のｃｓ
１２２４の一部）を“上記カウント値＋１”になるよう
に同期信号生成部１２２５に設定する。このように出力
水平同期信号（図２のｃｓ１２２４の一部）を“上記カ
ウント値＋１”になるように設定することで、この出力
水平同期信号の周期は入力水平同期信号の周期より長く
なる。

【００３９】従って、図６のように、ＦＩＦＯへの画像
データの書き込みに比べて読み出しが遅い状態になり、
ＦＩＦＯ内にデータが蓄積されていく。しかし、上記入
出力の水平同期信号の差は、最大でＦＩＦＯ読み出しク
ロックで１クロック分であり、入力の垂直画像出力期間
が終了した時点でも、ＦＩＦＯへの蓄積は縦画像ライン
数ドット（図６のＴａ）であり、これは上記垂直画像出
力期間に続く垂直ブランキング期間内に読み出しを終了
できる。

【００４０】そこで、ｓｔ４０８で１垂直期間以上実働
作を行わせ、ｓｔ４０９でＦＩＦＯに“ＦＵＬＬ”のフ
ラグが発生するかどうかを監視する。発生した場合は、
なにかの手違いで、仮決定したクロックが低すぎると思
われるので、ｓｔ４０７へ戻りクロックの再決定を行
う。“ＦＵＬＬ”フラグが発生しない場合は、ｓｔ４１
０へ進み、この値をＦＩＦＯ読み出しクロック並びに縦
補間演算部１２３の入力動作クロック（図２のｃｓ１２
２３）として正式に決定する。

【００４１】本実施の形態によれば、回路内に複数のク
ロックを発生できる安定したクロック発生手段を具備
し、一方で、入力ビデオ信号を測定し、このビデオ信号
測定結果に基づき、最適と思われるクロックを上記クロ
ック発生手段より発生させ、このクロックで入力水平同
期信号をカウントし、この水平同期信号カウント結果よ
り決定されたクロックを、ＦＩＦＯの読み出しクロック
とし、これに同期してスピード変換後の水平同期信号を
作ることにより、少ないＦＩＦＯ量で大きなスピード変
換を実現し、スピード変換後の動作クロックとして安定
な回路内のクロックを使用でき、これに続く補間処理回
路以降の回路を安定に動作させることができる。

【００４２】なお、本実施の形態は、ビデオ信号の水平
同期信号とデータのドットクロックとに基づき、出力の
ドットクロックと水平同期信号周期とを決定するもので
あったが、これはデータがクロックに同期し、さらにこ
れに同期した同期信号を有するようなシステムにおい
て、データが同期信号に対して一定時間非出力となるよ
うなシステムにも応用可能である。また、バッファメモ
リとしてＦＩＦＯを使用したが、これはフレームバッフ
ァなどのメモリを使用したシステムにおいても使用可能
である。

【００４３】また、本実施の形態は、ビデオ信号の水平
同期信号とデータのドットクロックとに基づき、出力の
ドットクロックと水平同期信号周期とを決定するもので
あったが、これは垂直同期信号とフレームバッファとを
用いたスピード変換にも応用できる。また、ＦＩＦＯの
書き込み（入力）クロックに対して、読み出し（出力）
クロックが遅い例であったが、これは逆のケースでも使
用可能である。さらに、本実施の形態での出力クロック
の発生は、基準クロックを分周器とＰＬＬ／ＶＣＯで多
くの周波数を作り出す方法を採用しているが、これは複
数の基準クロックを設け、これをセレクタで選択するよ
うな方法でもよい。

【００４４】次に本発明の第２の実施の形態について説
明する。図７は第２の実施の形態による表示制御装置を
示すもので、図１と比べて補間部１２の構成が若干異っ
ており、他の部分については図１と対応する部分には同
一符号を付して重複する説明は省略する。

【００４５】図７において、補間部１２は、Ａ／Ｄ変換
部１１４から得られるデジタル化されたＲＧＢ画像信号
ｓ１２１が入力される縦補間演算部２２１とスピード変
換部２２３の部分が図１と異なっている。また、クロッ
ク発生部（２）１２２は縦補間演算部２２１の出力動作
クロックとスピード変換部２２３の書き込みクロックを
生成し、クロック発生部（３）１２４はスピード変換部
２２３の読み出しクロックと横補間演算部１２５の入力
動作クロックを生成する。

【００４６】縦補間演算部２２１は、画像データｓ１２
１を入力して補間演算を行い、演算結果データｓ２２２
を出力する。図８に縦補間演算部２２１の詳細を示す。
本実施の形態における縦補間は、補間出力するラインの
前後のラインのデータに重み付けを行い、それらを加算
演算して出力するような方式である。

【００４７】図８において、ＦＩＦＯラインバッファ２
２１１に補間前画像データｓ１２１を入力ドットクロッ
クｃｓ１１６で書き込み、これを出力クロックｃｓ２２
４２で読み出すとともに、ＦＩＦＯラインバッファ２２
１２へ書き込む。こうすることで、補間出力したい２ラ
インのデータをＦＩＦＯラインバッファ内に一時格納す
る。そして、あるライン目のデータｓ１２２ｄｄと、そ
の次のラインのデータｓ１２２ｄとを出力クロックｃｓ
２２４２で同時に読み出しながら、重み付け回路２２１
３、２２１４で重み付けした後、加算回路２２１５で加
算され、補間データｓ２２２として出力される。従っ
て、インターレスされたデータすなわち１行おきのデー
タでは補間ができない。なお、演算しないデータを出力
する場合は、重み付け回路２２１３、２２１４の一方の
重みを“０”、もう一方の重みを“１”にする。

【００４８】２２１６は、補間パラメータの値、タイミ
ングを制御するパラメータ選択制御部である。この制御
部２２１６は、縦補間演算部２２１の入力動作クロック
ｃｓ１１６と、後述する図９のＰＬＬ／ＶＣＯ（１）２
２２１で生成された縦補間出力動作クロックｃｓ２２２
１と、このクロックより図９の水平同期信号（ＨＤ）生
成部２２２２で生成される水平同期信号により制御され
ており、また補間倍率等のパラメータは、システム制御
部１９１からシステム制御バスｃｓ１９１を通して制御
される。

【００４９】図９は補間部１２の詳細を示す。２２２１
は縦補間出力動作クロックｃｓ２２２１を生成するため
の分周器を含むＰＬＬ／ＶＣＯ（１）である。このＰＬ
Ｌ／ＶＣＯ（１）２２２１は入力クロックｃｓ１１６に
対して補間倍率倍のクロックｃｓ２２２１を発生する。
２２２２は上記生成された縦補間出力動作クロックｃｓ
２２２１に同期して縦補間出力並びにＦＩＦＯ書き込み
用水平同期信号を生成する水平同期信号（ＨＤ）生成部
である。

【００５０】２２２３はタイミング制御部であって、ｃ
ｓ２２２３、ｃｓ１１５の同期信号、ｃｓ１１５、ｃｓ
２２２１のクロックを用いて、前述のＦＩＦＯラインバ
ッファ２２１１、２２１２のリード／ライト制御、縦補
間演算部の演算タイミングの制御、また垂直、水平同期
信号の出力制御を行いｃｓ２２２２として出力してい
る。また縦補間倍率その他の制御パラメータは、システ
ム制御部１９１からシステム制御バスｃｓ１９１を通し
て制御される。

【００５１】２２３はいわゆるＦＩＦＯ（1'st-in-1'st
-out）メモリ（図７のスピード変換部）であって、前述
した１ＨＤスピード変換とインターレススピード変換と
を選択的に行うものであり、書き込みクロックｃｓ２２
２１に同期して画像データｓ２２２が格納され、読み出
しクロックｃｓ２２４１に同期して画像データｓ２２３
として出力される。１ＨＤスピード変換は図４について
前述した通りであるが、ここではインターレススピード
変換を図１０を使って説明する。

【００５２】図１０はインターレススピード変換の説明
図である。前述した１ＨＤスピード変換とは異なり、イ
ンターレススピード変換では、図１０（ａ）のごとくあ
るラインの画像データをＦＩＦＯに蓄えた後、入力水平
同期期間２ライン分の期間で出力する。従って、出力の
動作クロックは入力の半分以下になり、２ライン分いっ
ぱいで出力すれば、上記１ＨＤスピード変換も兼ねるこ
とになり、効果は大きい。しかし、１垂直同期期間で、
画面の奇数又は偶数ラインのどちらかしか出力されず、
２垂直同期期間で１画面が完成するため、この後に隣り
合う連続したラインを同時に必要とする処理（前述の縦
補間など）は困難になる。また、画面にちらつきがでる
ことが危惧されるが、一般に液晶パネルのようなドット
マトリクス型のパネルは、動作速度が遅くあまり問題に
成らない。また、本実施の形態で使用している後述する
強誘電液晶パネルにおいてはこの問題は発生しない。

【００５３】再び図９において、２２４１は分周器を含
むＰＬＬ／ＶＣＯ（２）であって、縦補間出力動作クロ
ックｃｓ２２２１を基準信号として上記ＦＩＦＯの読み
出し並びに横補間入力動作クロックｃｓ２２４１を生成
している。２２４２は横補間入力用水平同期信号を生成
するＨＤ生成部であって、垂直同期信号でリセットされ
前記水平同期信号をカウントし、これを元に奇数ライン
と偶数ラインを判別し、制御信号ｃｓ２２４３として制
御部２２４３へ送っている。

【００５４】２２４３はＦＩＦＯの書き込み／読み出し
制御部であって、ｃｓ２２２２より入力される垂直同期
信号ごとに上記制御信号ｃｓ２２４３の情報に基づい
て、奇数ラインのみあるいは偶数ラインのみの水平同期
信号に同期して、縦補間された画像データｓ２２２をク
ロックｃｓ２２２１でＦＩＦＯ２２３に書き込む。そし
て、クロックｃｓ２２４１で奇数ラインあるいは偶数ラ
インを水平同期信号に同期して読み出す。また、ｃｓ２
２２１、ｃｓ２２４１のスピード変換部入出力クロッ
ク、入力同期信号ｃｓ２２２２と図７のシステム制御部
１９１からのパラメータに基づいて出力同期信号ｃｓ２
２４２を生成し出力する。

【００５５】１２５は図７の横補間演算部であって、前
述のスピード変換部（ＦＩＦＯ）２２３からの画像デー
タｓ２２３を入力して横補間演算を行い、演算結果デー
タｓ１２４を出力する。この演算部１２５は、横補間入
力動作クロックｃｓ２２４１と、後述するＰＬＬ／ＶＣ
Ｏ（３）２２６１で生成された横補間部出力クロックｃ
ｓ２２６１と、このクロックより制御部２２６３で生成
される水平垂直同期信号により制御されており、また縦
補間と同様に補間倍率はシステム制御部１９１からシス
テム制御バスｃｓ１９１を通して制御される。

【００５６】２２６１は横補間入力動作クロックｃｓ２
２４１を横補間倍して横補間出力動作クロックｃｓ２２
６１を生成するための分周器を含むＰＬＬ／ＶＣＯ
（３）である。２２６３は同期信号制御部であって、ｃ
ｓ２２４２を元に出力動作クロックｃｓ２２６１に同期
した出力垂直及び水平同期信号ｃｓ２２６２を生成し出
力する。また、上記ｃｓ２２４１、ｃｓ２２６１の入出
力クロック、同期信号ｃｓ２２４２を元に、横補間演算
部１２５のタイミング制御を行っている。

【００５７】次に、図１１を用いてスピード変換部（Ｆ
ＩＦＯ）２２３における変換の切り替え動作の説明を行
う。まず、ｓｔ７０１において、システム制御部１９１
内のマイクロコンピュータは、同期信号測定部１１２を
制御し、水平、垂直同期信号の周波数、１垂直同期信号
内水平同期信号の数等を測定し、また該両同期信号の極
性を判別する。次に、ｓｔ７０２において、ｓｔ７０１
の測定結果より入力されたビデオ信号の縦、横の解像
度、画像の開始位置などのモードを決定する。この方法
には、テーブルサーチ、画像データからの判別などいく
つかの方法があるが、ここでは詳しくはふれない。

【００５８】次に、ｓｔ７０３において、１ＨＤスピー
ド変換を行ったとして、スピード変換後、横補間後の動
作クロックｃｓ２２４１、ｃｓ２２６１を算出する。そ
してｓｔ７０４において、このクロックがこの横補間演
算部１２５の動作可能速度以内か、あるいは図７の回路
以降に接続される回路、表示装置の範囲内かなどを判別
し、範囲内と判断された場合はｓｔ７０５に進み、ＰＬ
Ｌ／ＶＣＯ（２）２２４１に上記算出した周波数が出力
されるように設定し、制御部２２４３からは、水平同期
信号ｃｓ２２２２と同じ周期の水平同期信号をｃｓ２２
４２より出力するように設定する。この際のタイミング
を図１２に示す。

【００５９】一方、１ＨＤスピード変換では周波数が高
すぎると判断された場合は、ｓｔ７０６へ進んでインタ
ーレススピード変換が行われ、ＰＬＬ／ＶＣＯ（２）２
２４１に上記算出された周波数の１／２の周波数が出力
されるように設定する。この際のタイミングを図１３に
示す。これらによって、スピード変換の選択と設定が可
能になる。

【００６０】本実施の形態によれば、縦と横補間を含む
ようなシステムにおいて、まず、縦補間を行い、次にフ
レームを奇数ラインと偶数ラインに分けて交互に走査す
るインターレスによるスピード変換を行い、最後に横補
間を行うことにより、補間結果に影響を与えず、大きな
スピード変換を実現できる。

【００６１】なお、本実施の形態では、ライン方向の演
算は補間回路であったがこれはこの演算に限らない。ま
た、クロック発生部についてはＰＬＬ／ＶＣＯを使用し
たが、これはいくつかの発振器とセレクタのような構成
でもよい。さらに、本実施の形態では、インターレスス
ピード変換は、偶数／奇数の１ラインおきであったが、
これも１ラインの画像データを複数周期で出力するマル
チインターレスも可能である。この場合は、さらに大き
なスピードダウンが期待できるが、ちらつきなどの表示
品位に気をつけなければならない。

【００６２】

【発明の効果】以上述べたように、本発明によれば、ビ
デオ信号の１水平同期期間内のスピード変換を行う際、
ビデオ信号を測定し、そこから得たクロックを元に入力
水平同期信号をカウントすることで、装置内で発生しう
るクロックのなかで最適なクロックを選択し、これを元
に出力水平同期信号を設定することにより、少ないＦＩ
ＦＯメモリで大きなスピード変換を行うことができ、か
つスピード変換以降の動作クロックを装置内で発生する
安定したクロックを使用することにより、回路の誤動作
の危険を回避することができる。

【００６３】また、本発明によれば、ビデオ信号のスピ
ード変換と縦横補間を行う際、縦補間と横補間とを分
け、縦補間、インターレススピード変換、横補間の順で
行うことにより、縦補間の補間画質を損なうことなくス
ピード変換を行うことができる。また、ビデオ信号を観
測し、そのモードによって１ＨＤスピード変換、インタ
ーレススピード変換を切り替えることにより、回路が動
作可能な速度範囲内で、より高品位な画質を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による表示制御装置
の全体を示すブロック図である。

【図２】図１の補間部の詳細を示すブロック図である。

【図３】図１のデジタル画像処理部とドットマトリクス
ディスプレイの詳細を示すブロック図である。

【図４】１ＨＤスピード変換を説明するタイミングチャ
ートである。

【図５】動作の流れを示すフローチャートである。

【図６】補間前後のタイミングを説明するタイミングチ
ャートである。

【図７】本発明の第２の実施の形態による表示制御装置
の全体を示すブロック図である。

【図８】図７の縦補間演算部の詳細を示すブロック図で
ある。

【図９】図７の補間部の詳細を示すブロック図である。

【図１０】インターレススピード変換を説明するタイミ
ングチャートである。

【図１１】動作の流れを表すフローチャートである。

【図１２】補間と１ＨＤスピード変換を説明するタイミ
ングチャートである。

【図１３】補間とインターレススピード変換を説明する
タイミングチャートである。

【符号の説明】

１１２ 同期信号測定部 １１５、１２２ クロック発生部 １２１ １ＨＤスピード変換部 １２３、２２１ 縦補間演算部 １２５ 横補間演算部 １５ ドットマトリクスディスプレイ １９１ システム制御部 １２２４ ＨＤカウンタ １２２５ 同期信号生成部 １２２１ 発振器 １２２３ ＰＬＬ／ＶＣＯ ２２３ スピード変換部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 水平、垂直同期信号及び画像信号を含む
   入力ビデオ信号における上記画像信号が上記水平同期信
   号に同期して書き込まれる記憶手段と、 上記入力ビデオ信号を測定して表示手段の表示モードを
   決定するモード決定手段と、 上記決定された表示モードに応じた周波数を有する上記
   記憶手段を読み出すためのクロックを発生するクロック
   発生手段と、 上記発生されたクロックで上記入力ビデオ信号の上記水
   平同期期間をカウントするカウンタ手段と、 上記カウンタ手段のカウント値と上記決定された表示モ
   ードに応じた所定の値とを比較し、その比較結果に応じ
   て上記クロック発生手段を制御することにより上記クロ
   ック周波数を制御する制御手段とを備えた画像処理装
   置。
2. 【請求項２】 上記記憶手段から読み出された画像信号
   に付加される出力水平同期信号を上記クロックに基づい
   て生成する生成手段を設けると共に、上記制御手段は、
   上記表示モードに応じた水平解像度を上記所定の値とし
   て用い、 上記カウント値≧上記水平解像度−１ 上記出力水平同期期間＝上記カウント値＋１ を満足するように上記クロック周波数を制御することを
   特徴とする請求項１記載の画像処理装置。
3. 【請求項３】 上記記憶手段から読み出された画像信号
   に対して縦補間演算処理及び横補間演算処理を行い、処
   理された画像信号を上記表示手段に送る補間手段を設け
   たことを特徴とする請求項１記載の画像処理装置。
4. 【請求項４】 水平、垂直同期信号及び画像信号を含む
   入力ビデオ信号における上記画像信号を上記水平同期信
   号に同期して記憶手段に書き込む手順と、 上記入力ビデオ信号を測定して表示手段の表示モードを
   決定する手順と、 上記決定された表示モードに応じた周波数を有する上記
   記憶手段を読み出すためのクロックを発生させる手順
   と、 上記発生されたクロックで上記入力ビデオ信号の上記水
   平同期の周期をカウントする手順と、 上記カウント値と上記決定された表示モードに応じた所
   定の値とを比較し、その比較結果に応じて上記クロック
   周波数を制御する手順とを実行するためのプログラムを
   記録したコンピュータ読み取り可能な記録媒体。
5. 【請求項５】 入力ビデオ信号の水平、垂直同期信号の
   周波数、１垂直同期信号内水平同期信号の数等を測定す
   ると共に上記両同期信号の極性を判別する手順と、 上記入力ビデオ信号の縦、横の解像度、画像の開始位置
   などのモードを決定する手順と、 上記入力ビデオ信号の水平解像度を演算する手順と、 １００％の水平同期期間のスピード変換の可能な周波数
   “Ｆ０”を決定する手順と、 上記“Ｆ０”より低く、“Ｆ０”に最も近い周波数“Ｆ
   ａ”を決定する手順と、 上記周波数“Ｆａ”で入力水平同期期間のカウントを行
   う手順と、 上記入力水平同期期間カウント結果≧上記水平解像度数
   −１を満足するように上記“Ｆａ”を決定する手順とカ
   ウントを行う手順とを繰り返し、画像メモリの読み出し
   クロック“Ｆａ”を決定する手順と、 出力水平同期信号周期＝上記水平同期期間カウント結果
   ＋１を満足するように上記画像メモリの読み出しクロッ
   クを決定する手順とを備えた画像メモリの読み出し方
   法。
6. 【請求項６】 入力ビデオ信号の水平、垂直同期信号の
   周波数、１垂直同期信号内水平同期信号の数等を測定す
   ると共に上記両同期信号の極性を判別する手順と、 上記入力ビデオ信号の縦、横の解像度、画像の開始位置
   などのモードを決定する手順と、 上記入力ビデオ信号の水平解像度を演算する手順と、 １００％の水平同期期間のスピード変換の可能な周波数
   “Ｆ０”を決定する手順と、 上記“Ｆ０”より低く、“Ｆ０”に最も近い周波数“Ｆ
   ａ”を決定する手順と、 上記周波数“Ｆａ”で入力水平同期期間のカウントを行
   う手順と、 上記入力水平同期期間カウント結果≧上記水平解像度数
   −１を満足するように上記“Ｆａ”を決定する手順とカ
   ウントを行う手順とを繰り返し、画像メモリの読み出し
   クロック“Ｆａ”を決定する手順と、 出力水平同期信号周期＝上記水平同期期間カウント結果
   ＋１を満足するように上記画像メモリの読み出しクロッ
   クを決定する手順とを実行するためのプログラムを記録
   したコンピュータ読み取り可能な記録媒体。
7. 【請求項７】 ノンインターレスで走査される入力ビデ
   オ信号がこのビデオ信号と同期した書き込みクロックで
   書き込まれる記憶手段と、 上記入力ビデオ信号の複数ライン間のデータを同時に使
   用するライン間の演算処理手段と、 上記記憶手段の読み出しクロックを発生するクロック発
   生手段と、 上記読み出しクロック速度を上記書き込みクロックより
   低くして速度を変換する速度変換手段と、 上記ライン間の演算がなされたビデオ信号の１水平同期
   期間中の画像信号を２水平同期期間中にわたって出力す
   るインターレス出力手段と、 上記インターレス出力手段からのビデオ信号の複数ドッ
   ト間のデータを同時に使用するドット間の演算処理手段
   とを備えた画像処理装置。
8. 【請求項８】 上記入力ビデオ信号に含まれる水平、垂
   直同期信号及び画像信号を測定し、その測定結果に基づ
   き表示手段の表示モードを決定するモード決定手段と、 上記クロック発生手段の発生周波数を決定するクロック
   周波数決定手段と、 上記入力ビデオ信号の１水平同期期間中の画像信号を、
   １水平同期期間内の画像非出力部にわたって出力する１
   ＨＤ出力手段と、 上記入力ビデオ信号の１水平同期期間中の画像信号を、
   １水平同期期間内に出力するか２水平同期期間中にわた
   って出力するかを上記決定した周波数により決定する決
   定手段とを設けたことを特徴とする請求項７記載の画像
   処理装置。
9. 【請求項９】 上記ライン間、ドット間の演算処理は補
   間演算処理であることを特徴とする請求項７記載の画像
   処理装置。
10. 【請求項１０】 インターレスで走査される入力ビデオ
    信号をこのビデオ信号と同期した書き込みクロックで記
    憶手段に書き込む手順と、 上記入力ビデオ信号の複数ライン間のデータを同時に使
    用してライン間の演算処理を行う手順と、 上記記憶手段の読み出しクロック速度を上記書き込みク
    ロックより低くして速度を変換する手順と、 上記ライン間の演算がなされたビデオ信号の１水平同期
    期間中の画像信号を２水平同期期間中にわたってインタ
    ーレス出力する手順と、 上記インターレス出力されたビデオ信号の複数ドット間
    のデータを同時に使用してドット間の演算処理を行う手
    順とを実行するためのプログラムを記録したコンピュー
    タ読み取り可能な記録媒体。