JP2001331157A - 映像信号変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 画質を劣化させることなく、記憶手段の記憶
容量を必要最小限に抑えることができる映像信号変換装
置を提供する。 【解決手段】 走査線変換係数信号Ｋ１、水平画素変換
係数信号Ｋ２およびＩＰ変換モード信号Ｋ３に応じて、
セレクタ制御部６およびセレクタＳ１〜Ｓ４により、メ
モリ制御処理部２、ＩＰ変換処理部３、走査線変換処理
部４、水平画素変換処理部５の接続順序を適応的に切り
替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号を表示装
置に適合する映像信号に変換する映像信号変換装置に関
し、特に、映像信号をマトリックス表示を行う表示装置
に適合する映像信号に変換する映像信号変換装置に関す
るものである。

【０００２】

【従来の技術】ドットマトリックス表示ディスプレイパ
ネルとしては、ＰＤＰ（プラズマディスプレイパネル）
および液晶パネル等があり、これらのディスプレイパネ
ルに必要不可欠な信号処理技術としては、ＩＰ（インタ
ーレース／プログレッシブ）変換、走査線変換、水平画
素変換および垂直周波数変換が挙げられる。

【０００３】ＩＰ変換は、インターレース信号をプログ
レッシブ信号に変換する処理である。走査線変換は、表
示画像の垂直方向の拡大および縮小を行う処理である。
水平画素変換は、表示画像の水平方向の拡大および縮小
を行う処理である。これらの各変換は、水平および垂直
方向の画素数が決まっているドットマトリックス型表示
装置に必要不可欠な技術である。

【０００４】また、垂直周波数変換は、映像信号の垂直
周波数を表示装置に適する垂直周波数に変換する処理で
あり、ＰＤＰでは階調表現手法の制限から、一方、液晶
パネルでは階調表現手法およびその動作速度の制限か
ら、垂直周波数は６０Ｈｚとするのが最も望ましい。し
たがって、映像信号の垂直周波数が６０Ｈｚよりも大き
い場合、この垂直周波数を６０Ｈｚに変換する垂直周波
数変換回路が非常に有用となる。

【０００５】図１８は、垂直周波数変換を行わずに走査
線変換を行う従来の映像信号変換装置の構成を示すブロ
ック図である。

【０００６】図１８に示す映像信号変換装置は、フィー
ルドメモリ２０１、メモリ制御処理部２０２、走査線変
換処理部２０３、ＰＬＬ（Phase Locked Loop ）回路２
１１，２１２、分周比カウンタ２１３，２１４、水晶発
振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７
を備える。

【０００７】ＰＬＬ回路２１１は、外部からデジタル映
像信号ＤＶの水平同期信号ＨＳを入力され、メモリ制御
処理部２０２の前段に設けられるＡＤ（アナログ・デジ
タル）変換回路（図示省略）のサンプリングクロックと
同じクロックＣＫ１を発生させる。分周比カウンタ２１
３は、ＰＬＬ回路２１１の分周比を決定しすなわち第１
のクロックＣＫ１を分周し、ＰＬＬ回路２１１へのフィ
ードバックパルスを発生させるとともに、当該パルスを
メモリ制御処理部２０２の入力側の基準パルスとなる水
平同期信号Ｈ１としてメモリ制御処理部２０２へ出力す
る。

【０００８】水平同期信号Ｈ１は、走査線変換前すなわ
ちメモリ制御処理部２０２の出力側の基準パルスおよび
走査線変換処理部２０３の入力側の基準パルスとなる水
平同期信号Ｈ２として用いられるとともに、第３のクロ
ックＣＫ３を発生させるＰＬＬ回路２１２の基準パルス
としても用いられる。

【０００９】ＰＬＬ回路２１２は、水平同期信号Ｈ１を
基準パルスとして入力され、走査線変換処理部２０３の
出力側の基準パルスの作成に用いられる第３のクロック
ＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ
回路２１２の分周比を決定しすなわち第３のクロックＣ
Ｋ３を分周し、ＰＬＬ回路２１２へのフィードバックパ
ルスを発生させるとともに、当該パルスを走査線変換後
すなわち走査線変換処理部２０３の出力側の基準パルス
となる水平同期信号Ｈ３として走査線変換処理部２０３
へ出力する。

【００１０】垂直同期信号Ｖ１〜Ｖ３としては、外部か
ら映像信号変換装置へ入力されるデジタル映像信号ＤＶ
の垂直同期信号ＶＳが用いられる。なお、図１８に示す
映像信号変換装置では垂直周波数変換を行わないため、
図１８の破線で示す経路は使用されておらず、内部の水
晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２
１７は使用されていない。

【００１１】メモリ制御処理部２０２は、外部から入力
されるデジタル映像信号ＤＶを水平同期信号Ｈ１および
垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書
き込み、書き込んだデジタル映像信号を水平同期信号Ｈ
２および垂直同期信号Ｖ２に応じてフィールドメモリ２
０１から読み出し、走査線変換処理部２０３へ出力す
る。走査線変換処理部２０３は、水平同期信号Ｈ２およ
び垂直同期信号Ｖ２に応じてフィールドメモリ２０１か
ら読み出された映像信号を入力され、入力された映像信
号の走査線数を変換し、水平同期信号Ｈ３および垂直同
期信号Ｖ３に応じて出力する。

【００１２】上記の構成により、図１８に示す映像信号
変換装置では、垂直周波数変換を行わずに走査線変換の
みが行われる。なお、このような回路構成をとることが
要求されるのは、映像信号が動画像の場合であり、フィ
ールドの抜けや２度書き等により動画像の動きが歪にな
ることが許されないときである。

【００１３】図１９は、垂直周波数変換を行うとともに
走査線変換を行う従来の映像信号変換装置の構成を示す
ブロック図である。

【００１４】図１９に示す映像信号変換装置と図１８に
示す映像信号変換装置とで基本的構成は同様であるが、
図１９に示す映像信号変換装置では、図１９の破線で示
す経路は使用されておらず、水晶発振子２１５、Ｈカウ
ンタ２１６およびＶカウンタ２１７が使用される。

【００１５】ＰＬＬ回路２１１および分周比カウンタ２
１３は、図１８に示すＰＬＬ回路２１１および分周比カ
ウンタ２１３と同様である。

【００１６】水晶発振子２１５は、装置内部の処理を行
うための第２のクロックＣＫ２を出力し、Ｈカウンタ２
１６は第２のクロックＣＫ２を分周し、走査線変換前す
なわちメモリ制御処理部２０２の出力側の基準パルスお
よび走査線変換処理部２０３の入力側の基準パルスとな
る水平同期信号Ｈ２を出力する。Ｖカウンタ２１７は、
Ｈカウンタ２１６から出力される水平同期信号Ｈ２を分
周し、走査線変換前すなわちメモリ制御処理部２０２の
出力側の基準パルスおよび走査線変換処理部２０３の入
力側の基準パルスとなる垂直同期信号Ｖ２を出力する。
垂直同期信号Ｖ２は、走査線変換後すなわち走査線変換
処理部２０３の出力側の基準パルスとなる垂直同期信号
Ｖ３としても使用される。

【００１７】ＰＬＬ回路２１２は、水平同期信号Ｈ２を
基準パルスとして入力され、走査線変換処理部２０３の
出力側の基準パルスの作成に用いられる第３のクロック
ＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ
回路２１２の分周比を決定しすなわち第３のクロックＣ
Ｋ３を分周し、ＰＬＬ回路２１２へのフィードバックパ
ルスを発生させるとともに、当該パルスを走査線変換後
すなわち走査線変換処理部２０３の出力側の基準パルス
となる水平同期信号Ｈ３として走査線変換処理部２０３
へ出力する。

【００１８】メモリ制御処理部２０２は、外部から入力
されるデジタル映像信号ＤＶを水平同期信号Ｈ１および
垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書
き込み、書き込んだデジタル映像信号を水平同期信号Ｈ
２および垂直同期信号Ｖ２に応じてフィールドメモリ２
０１から読み出すことにより垂直周波数変換を行い、変
換された映像信号を走査線変換処理部２０３へ出力す
る。走査線変換処理部２０３は、水平同期信号Ｈ２およ
び垂直同期信号Ｖ２に応じて垂直周波数変換された映像
信号を入力され、入力された映像信号の走査線数を変換
し、水平同期信号Ｈ３および垂直同期信号Ｖ３に応じて
出力する。

【００１９】上記の構成により、図１９に示す映像信号
変換装置では、垂直周波数変換が行われるとともに走査
線変換が行われる。このような走査線変換を行う場合、
走査線変換の前後の水平同期信号Ｈ２，Ｈ３は、走査線
変換に用いられるラインメモリ等の記憶容量をできるだ
け小さくするため、走査線の変換率と同じ周波数比に設
定される。例えば、２：３の走査線変換、つまり２ライ
ンの入力から３ラインの出力を合成する場合、入力側の
水平同期信号Ｈ２と出力側の水平同期信号Ｈ３との周波
数比も２：３にし、出力側の水平同期信号Ｈ３の周波数
が速くなる。

【００２０】図２０は、図１９に示すような映像信号変
換装置をＬＳＩ（大規模集積回路）により作成し、作成
した２個のＬＳＩを同期して動作させて垂直周波数変換
および走査線変換を行う従来の映像信号変換装置の構成
を示すブロック図である。

【００２１】図２０に示す映像信号変換装置は、２個の
ＬＳＩ３０１，３０２および水晶発振子３０３を備え
る。なお、ＬＳＩ３０１，３０２は、Ｈカウンタ２１６
およびＶカウンタ２１７のみを図示し、他のブロックの
図示を省略している。

【００２２】２個のＬＳＩ３０１，３０２は、図１９に
示すような映像信号変換装置から水晶発振子２１５を省
略して作成したＬＳＩである。水晶発振子３０３は、Ｌ
ＳＩ３０１のＨカウンタ２１６に接続され、ＬＳＩ３０
２のＨカウンタ２１６およびＶカウンタ２１７は使用せ
ず、ＬＳＩ３０１のＨカウンタ２１６およびＶカウンタ
２１７からそれぞれ出力される水平同期信号Ｈ２および
垂直同期信号Ｖ２がＬＳＩ３０２へ供給される。

【００２３】したがって、水平同期信号および垂直同期
信号が同期した状態で２個のＬＳＩ３０１，３０２に供
給され、２個のＬＳＩ３０１，３０２を同期させて並列
に動作させることができる。

【００２４】上記の構成により、ディスプレイパネルの
画素数が大きくなるなどして、フィールドメモリに書き
込まれるデータ量が増加して１個のＬＳＩでは足りなく
なったり、変換速度が１個のＬＳＩでは遅い場合に、２
個のＬＳＩ３０１，３０２によりデータを分割して垂直
周波数変換および走査線変換を同期させて行うことがで
き、ディスプレイパネルに表示される映像信号を同期さ
せて出力することができる。

【００２５】

【発明が解決しようとする課題】図１８および図１９に
示す従来の映像信号変換装置では、フィールドメモリ２
０１に接続されるメモリ制御処理部２０２が装置の前段
に配置されているため、予め少ない水平画素数で映像信
号を取り込み、メモリ制御処理部２０２の前段のＡＤ
（アナログ／デジタル）変換時に情報量を低く抑え、走
査線変換処理部２０３の後段で水平画素変換として拡大
処理を行うことにより、フィールドメモリ２０１に記憶
されるデータ量を低減することができる。しかしなが
ら、この場合、変換前の情報量が少なくなり、最終的に
変換された映像信号の画質が劣化してしまう。

【００２６】また、走査線変換として拡大処理を行う場
合、情報量を増やす方向になるので、フィールドメモリ
２０１に記憶されるデータ量を低減することができる
が、縮小処理の場合、最終的には情報量が少なくなるの
に、変換前の情報量の大きなデータをフィールドメモリ
２０１に記憶させることになり、フィールドメモリ２０
１の記憶容量を有効に活用することができない。

【００２７】また、メモリ制御処理部２０２の後段に走
査線変換処理部２０３が設けられているため、垂直周波
数変換の有無に関わらず、走査線変換処理として拡大処
理を行う場合、走査線変換後の水平同期信号の周波数が
高くなる。例えば、１：２の拡大処理を行う場合、走査
線変換後の水平同期信号の周波数が２倍になるため、装
置の出力側の水平同期信号およびクロックの周波数が高
くなる。このため、ディスプレイパネルを含んだシステ
ム全体として良好に動作させるために、走査線変換処理
部２０３の後段の信号処理回路や駆動回路等の動作周波
数範囲を広げなければならず、システムの複雑化および
高コスト化を招いてしまい、一方、対応する映像信号の
範囲や走査線変換の拡大および縮小範囲を狭くした場
合、装置の性能が低下する。

【００２８】また、垂直期間の最後の水平期間が短くな
り、異常な垂直同期信号が各ブロックに供給されると、
各ブロックにおける処理ができなくなったり、誤動作す
る場合があり得る。また、垂直期間の最後の水平期間が
極端に短くなり、垂直同期信号が１水平期間ずれて発生
されると、各ブロックにおける処理ができなくなった
り、誤動作する。

【００２９】また、図２０に示す従来の映像信号変換装
置では、垂直周波数変換後の水平同期信号Ｈ２および垂
直同期信号Ｖ２をＬＳＩ３０１からＬＳＩ３０２へ供給
しなければならないため、ＬＳＩ３０１およびＬＳＩ３
０２を取り付けるプリント基板上の配線が増加する。ま
た、水平同期信号Ｈ２および垂直同期信号Ｖ２を供給さ
れるＬＳＩの個数が増加すると、各ＬＳＩの配線容量や
ピン容量により水平同期信号Ｈ２および垂直同期信号Ｖ
２が遅延し、複数のＬＳＩを正確に同期させて動作させ
ることができなくなり、ディスプレイ上に出画される映
像を完全に同期させて出力することができない。

【００３０】本発明の目的は、画質を劣化させることな
く、記憶手段の記憶容量を必要最小限に抑えることがで
きる映像信号変換装置を提供することである。

【００３１】本発明の他の目的は、走査線変換による拡
大縮小に関わらず、装置の出力側の同期信号をほぼ一定
に保つことができる映像信号変換装置を提供することで
ある。

【００３２】本発明のさらに他の目的は、垂直同期信号
を正確なタイミングで発生させて常に安定に動作するこ
とができる映像信号変換装置を提供することである。

【００３３】本発明のさらに他の目的は、複数の集積回
路間で同期信号の受け渡しを行うことなく、複数の集積
回路を正確に同期させて動作させることができる映像信
号変換装置を提供することである。

【００３４】

【課題を解決するための手段】（１）第１の発明 第１の発明に係る映像信号変換装置は、入力される映像
信号を表示装置に適合する映像信号へ変換する映像信号
変換装置であって、映像信号を記憶する記憶手段と、記
憶手段に接続され、記憶手段に記憶されている映像信号
の垂直周波数を変換する垂直周波数変換手段と、映像信
号をインターレース信号からプログレッシブ信号へ変換
するインターレース／プログレッシブ変換手段と、映像
信号の走査線数を変換する走査線変換手段と、映像信号
の水平画素数を変換する水平画素変換手段と、垂直周波
数変換手段、インターレース／プログレッシブ変換手
段、水平画素変換手段および垂直画素数変換手段の接続
順序を適応的に切り替える接続切り替え手段とを備える
ものである。

【００３５】第１の発明に係る映像信号変換装置におい
ては、接続切り替え手段により、垂直周波数変換手段、
インターレース／プログレッシブ変換手段、水平画素変
換手段および垂直画素数変換手段の接続順序が適応的に
切り替えられる。したがって、映像信号の変換内容に応
じて記憶手段の記憶容量を最も有効に活用できるように
各手段を配置することができるので、画質を劣化させる
ことなく、記憶手段の記憶容量を必要最小限に抑えるこ
とができる。

【００３６】（２）第２の発明 第２の発明に係る映像信号変換装置は、第１の発明に係
る映像信号変換装置の構成において、接続切り替え手段
は、入力される映像信号が時間軸方向の処理を含んだイ
ンターレース／プログレッシブ変換を必要としない場合
において、水平画素変換手段が拡大処理を行う場合に水
平画素変換手段が垂直周波数変換手段よりも後に配置さ
れ、水平画素変換手段が縮小処理を行う場合に水平画素
変換手段が垂直周波数変換手段よりも前に配置され、走
査線変換手段が拡大処理を行う場合に走査線変換手段が
垂直周波数変換手段よりも後に配置され、走査線変換手
段が縮小処理を行う場合に走査線変換手段が垂直周波数
変換手段よりも前に配置されるように、垂直周波数変換
手段、インターレース／プログレッシブ変換手段、水平
画素変換手段および垂直画素数変換手段の接続順序を適
応的に切り替えるものである。

【００３７】この場合、動き検出等の時間軸方向の処理
を必要とするインターレース／プログレッシブ変換を行
わない場合に、記憶手段の記憶容量を必要最小限に抑え
ることができる。

【００３８】（３）第３の発明 第３の発明に係る映像信号変換装置は、第１または第２
の発明に係る映像信号変換装置の構成において、接続切
り替え手段は、入力される映像信号が時間軸方向の処理
を含んだインターレース／プログレッシブ変換を必要と
する場合において、インターレース／プログレッシブ変
換手段が垂直周波数変換手段の後に配置されるととも
に、走査線変換手段がインターレース／プログレッシブ
変換手段の後に配置され、水平画素変換手段が拡大処理
を行う場合に水平画素変換手段が垂直周波数変換手段よ
りも後に配置され、水平画素変換手段が縮小処理を行う
場合に水平画素変換手段が垂直周波数変換手段よりも前
に配置されるように、垂直周波数変換手段、インターレ
ース／プログレッシブ変換手段、水平画素変換手段およ
び垂直画素数変換手段の接続順序を適応的に切り替える
ものである。

【００３９】この場合、動き検出等の時間軸方向の処理
を必要とするインターレース／プログレッシブ変換を行
う場合に、記憶手段の記憶容量を必要最小限に抑えるこ
とができる。

【００４０】（４）第４の発明 第４の発明に係る映像信号変換装置は、入力される映像
信号を表示装置に適合する映像信号へ変換する映像信号
変換装置であって、映像信号を記憶する記憶手段と、入
力される映像信号を記憶手段に記憶させ、記憶手段に記
憶されている映像信号の垂直周波数を変換する垂直周波
数変換手段と、垂直周波数変換手段から出力される映像
信号の走査線数を変換する走査線変換手段と、垂直周波
数変換手段および走査線変換手段の動作を制御するため
の同期制御信号を垂直周波数変換手段および走査線変換
手段へ出力する同期制御手段とを備え、同期制御手段
は、垂直周波数変換手段の出力側および走査線変換手段
の入力側の基準となる水平同期信号を発生させる第１の
水平同期信号発生手段と、第１の水平同期信号発生手段
から発生される水平同期信号を用いて垂直同期信号を発
生させる垂直同期信号発生手段と、走査線変換手段の出
力側の基準となる水平同期信号を発生させる第２の水平
同期信号発生手段と、垂直周波数変換手段に入力される
映像信号の垂直同期信号および垂直同期信号発生手段か
ら出力される垂直同期信号を受け、垂直周波数変換手段
の出力側および走査線変換手段の入力側の基準となる垂
直同期信号として、垂直周波数変換手段が垂直周波数変
換を行う場合に垂直同期信号発生手段の垂直同期信号を
選択して出力し、垂直周波数変換手段が垂直周波数変換
を行わない場合に垂直周波数変換手段に入力される映像
信号の垂直同期信号を選択して出力する選択手段とを含
み、第１および第２の水平同期信号発生手段は、選択手
段から出力される垂直同期信号によりリセットされるも
のである。

【００４１】第４の発明に係る映像信号変換装置におい
ては、垂直周波数変換手段の後に走査線変換手段を配置
する場合において、垂直周波数変換の有無に関わらず、
第１の水平同期信号発生手段により垂直周波数変換手段
の出力側および走査線変換手段の入力側の基準となる水
平同期信号を発生させ、第１の水平同期信号発生手段と
は別の第２の水平同期信号発生手段により走査線変換手
段の出力側の基準となる水平同期信号を発生させ、垂直
周波数変換手段の出力側以降の垂直同期信号により第１
および第２の水平同期信号発生手段をリセットしてい
る。したがって、走査線変換による拡大縮小に関わら
ず、装置の出力側の同期信号をほぼ一定に保つことがで
きる。

【００４２】（５）第５の発明 第５の発明に係る映像信号変換装置は、第４の発明に係
る映像信号変換装置の構成において、第１の水平同期信
号発生手段は、垂直周波数変換手段の出力側および走査
線変換手段の入力側の基準となる水平同期信号を発生さ
せる第１のカウンタを含み、垂直同期信号発生手段は、
第１のカウンタから発生される水平同期信号を分周して
垂直同期信号を発生させる第２のカウンタを含み、第２
の水平同期信号発生手段は、所定のクロックを発生させ
るＰＬＬ回路の基準パルスを発生させる第３のカウンタ
と、ＰＬＬ回路の分周比を決定し、ＰＬＬ回路から出力
されるクロックを分周して走査線変換手段の出力側の基
準となる水平同期信号を発生させる第４のカウンタとを
含み、第１および第３のカウンタは、選択手段から出力
される垂直同期信号によりリセットされるものである。

【００４３】この場合、第１のカウンタにより垂直周波
数変換手段の出力側および走査線変換手段の入力側の基
準となる水平同期信号を作り直し、第１のカウンタとは
別の第３のカウンタによりＰＬＬ回路の基準パルスを作
成し、垂直周波数変換手段の出力側以降の垂直同期信号
により第１および第３のカウンタをリセットしているの
で、走査線変換手段による拡大および縮小処理によら
ず、装置の出力側の水平同期信号およびクロックをほぼ
一定に保つことが可能となる。また、垂直周波数変換以
降の各カウンタの設定は、入力される映像信号の周波数
や画素数に関わらず、常に走査線変換での変換比のみで
決定されるため、各カウンタの設定も容易となる。

【００４４】（６）第６の発明 第６の発明に係る映像信号変換装置は、第５の発明に係
る映像信号変換装置の構成において、第４のカウンタ
は、選択手段から出力される垂直同期信号によりリセッ
トされる。

【００４５】この場合、ＰＬＬ回路の基準パルスおよび
フィードバックパルスを出力する第３および第４カウン
タを同時にリセットすることができるので、当該ＰＬＬ
回路の発振動作を安定にすることができる。

【００４６】（７）第７の発明 第７の発明に係る映像信号変換装置は、入力される映像
信号を表示装置に適合する映像信号へ変換する映像信号
変換装置であって、入力される映像信号の走査線数を変
換する走査線変換手段と、映像信号を記憶する記憶手段
と、走査線変換手段から出力される映像信号を記憶手段
に記憶させ、記憶手段に記憶されている映像信号の垂直
周波数を変換する垂直周波数変換手段と、走査線変換手
段および垂直周波数変換手段の動作を制御するための同
期制御信号を走査線変換手段および垂直周波数変換手段
へ出力する同期制御手段とを備え、同期制御手段は、走
査線変換手段の出力側および垂直周波数変換手段の入力
側の基準となる水平同期信号を発生させる第１の水平同
期信号発生手段と、所定の基準パルスを発生するパルス
発生手段と、パルス発生手段から発生される基準パルス
を用いて垂直同期信号を発生させる垂直同期信号発生手
段と、パルス発生手段から発生される基準パルスを用い
て垂直周波数変換手段の出力側の基準となる水平同期信
号を発生させる第２の水平同期信号発生手段と、走査線
変換手段に入力される映像信号の垂直同期信号および垂
直同期信号発生手段から出力される垂直同期信号を受
け、垂直周波数変換手段の出力側の基準となる垂直同期
信号として、垂直周波数変換手段が垂直周波数変換を行
う場合に垂直同期信号発生手段の垂直同期信号を選択し
て出力し、垂直周波数変換手段が垂直周波数変換を行わ
ない場合に走査線変換手段に入力される映像信号の垂直
同期信号を選択して出力する選択手段とを含み、第１の
水平同期信号発生手段は、走査線変換手段に入力される
映像信号の垂直同期信号によりリセットされ、パルス発
生手段は、選択手段から出力される垂直同期信号により
リセットされるものである。

【００４７】第７の発明に係る映像信号変換装置におい
ては、走査線変換手段の後に垂直周波数変換手段を配置
する場合において、垂直周波数変換の有無に関わらず、
第１の水平同期信号発生手段により走査線変換の変換率
に応じた周波数で走査線変換手段の出力側および垂直周
波数変換手段の入力側の基準となる水平同期信号を発生
させ、第２の水平同期信号発生手段によりパルス発生手
段から発生される基準パルスを用いて垂直周波数変換手
段の出力側の基準となる水平同期信号を発生させ、走査
線変換手段に入力される映像信号の垂直同期信号により
第１の水平同期信号発生手段をリセットし、選択手段か
ら出力される垂直同期信号によりパルス発生手段をリセ
ットしている。したがって、走査線変換後に垂直周波数
変換を行うことができるとともに、走査線変換による拡
大縮小に関わらず、装置の出力側の同期信号をほぼ一定
に保つことができる。

【００４８】（８）第８の発明 第８の発明に係る映像信号変換装置は、第７の発明に係
る映像信号変換装置の構成において、第１の水平同期信
号発生手段は、走査線変換手段の出力側および垂直周波
数変換手段の入力側の基準となる水平同期信号を発生さ
せる第１のカウンタを含み、パルス発生手段は、所定の
クロックを発生させるＰＬＬ回路の基準パルスとなる水
平同期信号を発生させる第２のカウンタを含み、垂直同
期信号発生手段は、第２のカウンタから発生される水平
同期信号を分周して垂直同期信号を発生させる第３のカ
ウンタを含み、第２の水平同期信号発生手段は、ＰＬＬ
回路の分周比を決定し、ＰＬＬ回路から出力されるクロ
ックを分周して垂直周波数変換手段の出力側の基準とな
る水平同期信号を発生させる第４のカウンタを含み、第
１のカウンタは、走査線変換手段に入力される映像信号
の垂直同期信号によりリセットされ、第２のカウンタ
は、選択手段から出力される垂直同期信号によりリセッ
トされるものである。

【００４９】この場合、走査線変換の変換率に応じた周
波数で水平同期信号を発生する第１のカウンタと、垂直
周波数変換手段の出力側の基準パルスを発生する第２の
カウンタとを設け、第２のカウンタの出力を第４のカウ
ンタに入力されるクロックを出力するＰＬＬ回路の基準
パルスとし、走査線変換手段に入力される映像信号の垂
直同期信号により第１のカウンタをリセットし、垂直周
波数変換手段の出力側の垂直同期信号により第２のカウ
ンタをリセットしているので、走査線変換後に垂直周波
数変換を行うことができるとともに、走査線変換手段に
よる拡大および縮小処理によらず、装置の出力側の水平
同期信号およびクロックをほぼ一定に保つことが可能と
なる。

【００５０】（９）第９の発明 第９の発明に係る映像信号変換装置は、第８の発明に係
る映像信号変換装置の構成において、第４のカウンタ
は、選択手段から出力される垂直同期信号によりリセッ
トされる。

【００５１】この場合、ＰＬＬ回路の基準パルスおよび
フィードバックパルスを出力する第２および第４カウン
タを同時にリセットすることができるので、当該ＰＬＬ
回路の発振動作を安定にすることができる。

【００５２】（１０）第１０の発明 第１０の発明に係る映像信号変換装置は、入力される映
像信号を表示装置に適合する映像信号へ変換する映像信
号変換装置であって、映像信号を記憶する記憶手段と、
記憶手段に記憶されている映像信号の垂直周波数を変換
する垂直周波数変換手段と、映像信号の走査線数を変換
する走査線変換手段と、垂直周波数変換手段および走査
線変換手段の動作を制御するための同期制御信号を垂直
周波数変換手段および走査線変換手段へ出力する同期制
御手段とを備え、同期制御手段は、垂直同期信号によっ
てリセットされる水平同期信号を発生するとともに、水
平同期信号から垂直同期信号によって水平同期信号がリ
セットされる直前の最後のパルスを抜き取る水平同期信
号発生手段を含むものである。

【００５３】第１０の発明に係る映像信号変換装置にお
いては、垂直同期信号によってリセットされる水平同期
信号を発生するとともに、水平同期信号から垂直同期信
号によって水平同期信号がリセットされる直前の最後の
パルスが抜き取られているので、最後の水平期間の幅を
十分に広げることができ、垂直同期信号を正確なタイミ
ングで発生させて常に安定に動作することができる。

【００５４】（１１）第１１の発明 第１１の発明に係る映像信号変換装置は、第１０の発明
に係る映像信号変換装置の構成において、水平同期信号
発生手段は、入力パルスをカウントして所定のタイミン
グでパルスを発生させるパルス発生手段と、パルス発生
手段から出力されるパルスをカウントし、カウンタ値が
最大値となる最後のパルスを検出する最大値検出手段
と、パルス発生手段から出力されるパルスを遅延して遅
延パルスを発生させる遅延手段と、遅延手段から出力さ
れる遅延パルスから最大値検出手段により検出された最
後のパルスを遅延した遅延パルスを抜き取る抜き取り手
段とを含むものである。

【００５５】この場合、入力パルスをカウントしてパル
スを発生させるパルス発生手段と、パルス発生手段から
出力されるパルスのカウンタ値が最大値となる最後のパ
ルスが検出され、パルス発生手段から出力されるパルス
を遅延した遅延パルスから、検出された最後のパルスの
遅延パルスが抜き取られるので、垂直同期信号によって
水平同期信号がリセットされる直前の最後のパルスを抜
き取ることができ、最後の水平期間の幅を十分に広げる
ことができる。

【００５６】（１２）第１２の発明 第１２の発明に係る映像信号変換装置は、入力される映
像信号を表示装置に適合する映像信号へ変換する映像信
号変換装置であって、映像信号変換装置の動作を設定す
るための制御信号をデコードするデコード手段と、デコ
ード手段のデコード結果から垂直周波数変換がオフ状態
からオン状態に切り換えられるタイミングを検出してリ
セットパルスを出力するリセット手段と、リセット手段
から出力されるリセットパルスによりリセットされる垂
直周波数変換後の水平同期信号を発生させる第１のカウ
ンタと、リセット手段から出力されるリセットパルスに
よりリセットされる垂直周波数変換後の垂直同期信号を
発生させる第２のカウンタとを備えるものである。

【００５７】第１２の発明に係る映像信号変換装置にお
いては、映像信号変換装置の動作を設定するための制御
信号がデコードされ、デコード結果から垂直周波数変換
がオフ状態からオン状態になるタイミングでリセットパ
ルスが出力され、リセットパルスにより垂直周波数変換
後の水平同期信号および垂直同期信号がリセットされ
る。したがって、映像信号変換装置を集積回路により作
成し、複数の集積回路を用いて垂直周波数変換を行う場
合に、複数の集積回路間で同期信号の受け渡しを行うこ
となく、複数の集積回路を正確に同期させて動作するこ
とができる。

【００５８】

【発明の実施の形態】以下、本発明の映像信号変換装置
の各実施の形態について説明する。本発明による映像信
号変換装置は、ＰＤＰ（プラズマディスプレイパネ
ル）、液晶パネル等のドットマトリックス表示を行う表
示装置に好適に用いられる映像信号を出力するものであ
り、マトリックス表示を行う表示装置であれば、ＣＲＴ
（陰極線管）等にも用いることができる。

【００５９】（第１の実施の形態）まず、本発明の第１
の実施の形態による映像信号変換装置について説明す
る。図１は、本発明の第１の実施の形態による映像信号
変換装置の構成を示すブロック図である。

【００６０】図１に示す映像信号変換装置は、フィール
ドメモリ１、メモリ制御処理部２、ＩＰ（インターレー
ス／プログレッシブ）変換処理部３、走査線変換処理部
４、水平画素変換処理部５、セレクタ制御部６およびセ
レクタＳ１〜Ｓ４を備える。

【００６１】セレクタＳ１は、セレクタ制御部６により
その選択動作が制御され、装置外部のＡＤ（アナログ／
デジタル）変換器（図示省略）によりデジタル化された
映像信号ＤＶ、走査線変換処理部４の出力および水平画
素変換処理部５の出力を受け、これらの３つの入力のう
ちの一つをメモリ制御処理部２へ出力する。

【００６２】メモリ制御処理部２は、セレクタＳ１の出
力を受け、書き込みおよび読み出しアドレス等の制御信
号を発生させてフィールドメモリ１へ出力し、セレクタ
Ｓ１の出力をフィールドメモリ１に書き込んだり、フィ
ールドメモリ１に書き込まれたデータを読み出し、フィ
ールドメモリ１との間で映像信号の受け渡しを行い、必
要に応じて垂直周波数変換を行う。

【００６３】セレクタＳ２は、セレクタ制御部６により
その選択動作が制御され、映像信号ＤＶ、メモリ制御処
理部２の出力および水平画素変換処理部５の出力を受
け、これらの３つの入力のうちの一つをＩＰ変換処理部
３へ出力する。

【００６４】ＩＰ変換処理部３は、セレクタＳ２の出力
を受け、入力される映像信号がインターレース信号であ
った場合にプログレッシブ信号に変換し、逆にプログレ
ッシブ信号の場合にそのままスルーして走査線変換処理
部４へ出力する。

【００６５】走査線変換処理部４は、ＩＰ変換処理部３
から出力される映像信号の走査線数を増減させて垂直方
向の拡大処理および縮小処理を行う。

【００６６】セレクタＳ３は、セレクタ制御部６により
その選択動作が制御され、映像信号ＤＶ、走査線変換処
理部４の出力および水平画素変換処理部５の出力を受
け、これらの３つの入力のうちの一つを水平画素変換処
理部５へ出力する。

【００６７】水平画素変換処理部５は、セレクタＳ３の
出力を受け、入力される映像信号の水平画素数を増減し
て水平方向の拡大処理および縮小処理を行う。

【００６８】セレクタＳ４は、セレクタ制御部６により
その選択動作が制御され、走査線変換処理部４の出力、
水平画素変換処理部５の出力およびメモリ制御処理部２
の出力を受け、これらの３つの入力のうちの一つを変換
後の映像信号ＴＶとして表示装置（図示省略）へ出力す
る。

【００６９】セレクタ制御部６は、走査線変換係数信号
Ｋ１、水平画素変換係数信号Ｋ２およびＩＰ変換モード
信号Ｋ３を入力され、走査線の変換率、水平画素数の変
換率およびＩＰ変換のモードに応じて各ブロックが後述
する順序で接続されるようにセレクタＳ１〜Ｓ４の選択
動作を制御する。

【００７０】なお、図示を省略しているが、図１に示す
映像信号変換装置は、同期処理部をさらに備え、同期処
理部は、外部から入力される同期信号を受け、この同期
信号を基に、メモリ制御処理部２、ＩＰ変換処理部３、
走査線変換処理部４および水平画素変換処理部５の動作
を適正に制御するため、所定のクロック、水平同期信号
および垂直同期信号を各ブロックに与えている。

【００７１】本実施の形態では、フィールドメモリ１が
記憶手段に相当し、メモリ制御処理部２が垂直周波数変
換手段に相当し、ＩＰ変換処理部３がインターレース／
プログレッシブ変換手段に相当し、走査線変換処理部４
が走査線変換手段に相当し、水平画素変換処理部５が水
平画素変換手段に相当し、セレクタ制御部６およびセレ
クタＳ１〜Ｓ４が接続切り替え手段に相当する。

【００７２】次に、走査線変換係数信号Ｋ１、水平画素
変換係数信号Ｋ２およびＩＰ変換モード信号Ｋ３につい
て説明する。

【００７３】走査線変換および水平画素変換は、変換前
の垂直方向または水平方向の画素数をｋとし、変換後の
垂直方向または水平方向の画素数を１とした場合、ｋが
１よりも大きいときには縮小処理、ｋが１よりも小さい
ときには拡大処理となる。例えば、走査線変換係数信号
Ｋ１が１より大きい場合、走査線変換として縮小処理が
行われることがセレクタ制御部６に通知され、走査線変
換係数信号Ｋ１が１より小さい場合、走査線変換として
拡大処理が行われることがセレクタ制御部６に通知され
る。

【００７４】同様に、水平画素変換係数信号Ｋ２が１よ
り大きい場合、水平画素変換として縮小処理が行われる
ことがセレクタ制御部６に通知され、水平画素変換係数
信号Ｋ２が１より小さい場合、水平画素変換として拡大
処理が行われることがセレクタ制御部６に通知される。

【００７５】また、ＩＰ変換の方式には、例えば、フレ
ーム間の動き検出を行って、その動きの程度に応じて自
フィールドの情報と前フィールドの情報との合成比率を
替えてライン補間を行う動き適応型ＩＰ変換と、自フィ
ールドの情報のみで補間を行うフィールド内補間とがあ
る。前者は前フィールドや前フレームの情報が必要にな
るため、ＩＰ変換をする前にフィールドメモリが必要に
なり、垂直周波数変換とは両立することはできない。一
方、後者はフィールドメモリを必要としないため、垂直
周波数変換と両立することも可能である。なお、ＩＰ変
換を行う場合、走査線変換はＩＰ変換の後で行わなけれ
ばならない。

【００７６】このように、ＩＰ変換のモードとして、Ｉ
Ｐ変換を行わないモード、フィールドメモリを必要とし
ないＩＰ変換のモードおよびフィールドメモリを必要と
するＩＰ変換のモードがある。したがって、ＩＰ変換モ
ード信号Ｋ３は、セレクタ制御部６に上記の３つのモー
ドの一つを通知する。

【００７７】次に、上記３つの判断基準に従って各ブロ
ックがどのような順序で接続されるかについて説明す
る。

【００７８】図２〜図５は、入力される映像信号が時間
軸方向の処理を含んだＩＰ変換を必要としない場合すな
わちフィールドメモリを必要としないＩＰ変換を行う場
合またはＩＰ変換を行わない場合の各ブロックの接続順
序の第１ないし第４の例を示すブロック図である。

【００７９】まず、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも多くかつ映像信号の垂直画
素数がディスプレイパネルの垂直画素数よりも多い場
合、水平画素変換および走査線変換がともに縮小処理と
なる。この場合、フィールドメモリ１の記憶容量を必要
最低限にするため、水平画素変換処理部５および走査線
変換処理部４をメモリ制御処理部２の前段に配置する必
要がある。

【００８０】したがって、走査線変換係数信号Ｋ１によ
り走査線変換として縮小処理が行われることが通知さ
れ、水平画素変換係数信号Ｋ２により水平画素変換とし
て縮小処理が行われることが通知され、ＩＰ変換モード
信号Ｋ３によりＩＰ変換を行わないモードまたはフィー
ルドメモリを必要としないＩＰ変換のモードが通知され
ると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選
択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４）＝（１，２，０，２）となる
信号を出力する。この結果、図２に示すように、水平画
素変換処理部５、ＩＰ変換処理部３、走査線変換処理部
４、メモリ制御処理部２の順に各ブロックが接続され
る。

【００８１】なお、例えば、水平画素変換として１：３
の縮小処理および走査線変換として１：２の縮小処理を
行うとき、水平画素変換を走査線変換より先に行った方
が全体の情報量が少なくなり、動作速度を向上すること
ができる。このように、両者とも縮小処理である場合に
は、縮小比率が大きい変換を先に行うことが好ましく、
水平画素変換処理部５および走査線変換処理部４のうち
縮小比率が大きい処理を行う処理部が先に配置されるよ
うに接続されることが好ましい。

【００８２】次に、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも少なくかつ映像信号の垂直
画素数がディスプレイパネルの垂直画素数よりも多い場
合、水平画素変換が拡大処理となり、走査線変換が縮小
処理となる。この場合、フィールドメモリ１の記憶容量
を必要最低限にするため、走査線変換処理部４をメモリ
制御処理部２の前段に配置し、水平画素変換処理部５を
メモリ制御処理部２の後段に配置する必要がある。

【００８３】したがって、走査線変換係数信号Ｋ１によ
り走査線変換として縮小処理が行われることが通知さ
れ、水平画素変換係数信号Ｋ２により水平画素変換とし
て拡大処理が行われることが通知され、ＩＰ変換モード
信号Ｋ３によりＩＰ変換を行わないモードまたはフィー
ルドメモリを必要としないＩＰ変換のモードが通知され
ると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選
択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４）＝（１，０，２，１）となる
信号を出力する。この結果、図３に示すように、ＩＰ変
換処理部３、走査線変換処理部４、メモリ制御処理部
２、水平画素変換処理部５の順に各ブロックが接続され
る。

【００８４】次に、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも多くかつ映像信号の垂直画
素数がディスプレイパネルの垂直画素数よりも少ない場
合、水平画素変換が縮小処理となり、走査線変換が拡大
処理となる。この場合、フィールドメモリ１の記憶容量
を必要最低限にするため、水平画素変換処理部５をメモ
リ制御処理部２の前段に配置し、走査線変換処理部４を
メモリ制御処理部２の後段に配置する必要がある。

【００８５】したがって、走査線変換係数信号Ｋ１によ
り走査線変換として拡大処理が行われることが通知さ
れ、水平画素変換係数信号Ｋ２により水平画素変換とし
て縮小処理が行われることが通知され、ＩＰ変換モード
信号Ｋ３によりＩＰ変換を行わないモードまたはフィー
ルドメモリを必要としないＩＰ変換のモードが通知され
ると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選
択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４）＝（２，１，０，０）となる
信号を出力する。この結果、図４に示すように、水平画
素変換処理部５、ＩＰ変換処理部３、走査線変換処理部
４、メモリ制御処理部２の順に各ブロックが接続され
る。

【００８６】次に、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも少なくかつ映像信号の垂直
画素数がディスプレイパネルの垂直画素数よりも少ない
場合、水平画素変換および走査線変換がともに拡大処理
となる。この場合、フィールドメモリ１の記憶容量を必
要最低限にするため、走査線変換処理部４および水平画
素変換処理部５をメモリ制御処理部２の後段に配置する
必要がある。

【００８７】また、メモリ制御処理部２の後段に走査線
変換処理部４を配置する場合、走査線変換処理部４の出
力側の水平同期信号の周波数が常に一定に保たれ、走査
線変換処理部４の前段に配置された水平画素変換処理部
５により拡大処理が行われたとすると、拡大処理により
処理後の映像信号の情報量が多くなり、走査線変換処理
部４のラインメモリの記憶容量を増加させたり、ライン
メモリの動作周波数を高くしなければならない。このた
め、水平画素変換処理部５を走査線変換処理部４の後段
に配置する必要がある。

【００８８】したがって、走査線変換係数信号Ｋ１によ
り走査線変換として拡大処理が行われることが通知さ
れ、水平画素変換係数信号Ｋ２により水平画素変換とし
て拡大処理が行われることが通知され、ＩＰ変換モード
信号Ｋ３によりＩＰ変換を行わないモードまたはフィー
ルドメモリを必要としないＩＰ変換のモードが通知され
ると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選
択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４）＝（０，１，１，１）となる
信号を出力する。この結果、図５に示すように、メモリ
制御処理部２、ＩＰ変換処理部３、走査線変換処理部
４、水平画素変換処理部５の順に各ブロックが接続され
る。

【００８９】図６および図７は、入力される映像信号が
時間軸方向の処理を含んだインターレース／プログレッ
シブ変換を必要とする場合すなわちフィールドメモリを
必要とするＩＰ変換を行う場合の各ブロックの接続順序
の第１および第２の例を示すブロック図である。この場
合、ＩＰ変換処理部３がメモリ制御処理部２の後段に配
置され、走査線変換処理部４がＩＰ変換処理部３の後段
に配置されなければならないので、水平画素変換処理部
５をメモリ制御処理部２のどちら側に配置するかを選択
する。

【００９０】まず、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも多い場合、水平画素変換は
縮小処理となる。この場合、フィールドメモリ１の記憶
容量を必要最低限にするため、水平画素変換処理部５を
メモリ制御処理部２の前段に配置する必要がある。

【００９１】したがって、水平画素変換係数信号Ｋ２に
より水平画素変換として縮小処理が行われることが通知
され、ＩＰ変換モード信号Ｋ３によりフィールドメモリ
を必要とするＩＰ変換のモードが通知されると、セレク
タ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ
１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ
３，ＳＥＬ４）＝（２，１，０，０）となる信号を出力
する。この結果、図６に示すように、水平画素変換処理
部５、メモリ制御処理部２、ＩＰ変換処理部３、走査線
変換処理部４の順に各ブロックが接続される。

【００９２】次に、映像信号の水平画素数がディスプレ
イパネルの水平画素数よりも少ない場合、水平画素変換
は拡大処理となる。この場合、フィールドメモリ１の記
憶容量を必要最低限にするため、水平画素変換処理部５
をメモリ制御処理部２の後段に配置する必要がある。

【００９３】したがって、水平画素変換係数信号Ｋ２に
より水平画素変換として拡大処理が行われることが通知
され、ＩＰ変換モード信号Ｋ３によりフィールドメモリ
を必要とするＩＰ変換のモードが通知されると、セレク
タ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ
１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ
３，ＳＥＬ４）＝（０，１，１，１）となる信号を出力
する。この結果、図７に示すように、メモリ制御処理部
２、ＩＰ変換処理部３、走査線変換処理部４、水平画素
変換処理部５の順に各ブロックが接続される。

【００９４】上記のように、本実施の形態では、メモリ
制御処理部２、ＩＰ変換処理部３、走査線変換処理部
４、水平画素変換処理部５の接続順序を適応的に切り替
えることができるので、映像信号の変換内容に応じてフ
ィールドメモリ１の記憶容量を最も有効に活用できるよ
うに各ブロックを配置することができる。したがって、
画質を劣化させることなく、フィールドメモリ１の記憶
容量を必要最小限に抑えることができるとともに、装置
の動作速度を向上させることが可能となり、対応可能な
映像信号の範囲および拡大縮小の範囲を大きくすること
ができる。また、従来と同じ処理をする場合には動作ク
ロックを低く設定することが可能となるため、消費電力
も低減することができる。

【００９５】なお、拡大処理および縮小処理を行わない
ときは、各ブロックをどのような順序で接続してもよ
く、映像信号変換装置を含むディスプレイシステム全体
の仕様等に応じて各ブロックを接続すればよい。

【００９６】（第２の実施の形態）次に、本発明の第２
の実施の形態による映像信号変換装置について説明す
る。図８は、本発明の第２の実施の形態による映像信号
変換装置の構成を示すブロック図である。

【００９７】図８に示す映像信号変換装置は、フィール
ドメモリ１、メモリ制御処理部２、走査線変換処理部４
および同期処理部７を備える。同期処理部７は、ＰＬＬ
回路７１，７２、分周比カウンタ７３，７４、水晶発振
子７５、Ｈカウンタ７６，７７、Ｖカウンタ７８および
セレクタ７９を含む。

【００９８】メモリ制御処理部２は、装置外部のＡＤ変
換器（図示省略）によりデジタル化された映像信号ＤＶ
を受け、書き込みおよび読み出しアドレス等の制御信号
を発生させてフィールドメモリ１へ出力し、入力される
映像信号をフィールドメモリ１に書き込んだり、フィー
ルドメモリ１に書き込まれたデータを読み出したりし
て、フィールドメモリ１との間で映像信号の受け渡しを
行うとともに、必要に応じて垂直周波数変換を行う。ま
た、メモリ制御処理部２は、メモリ制御処理部２の入力
側の基準パルス（装置全体の入力側の基準パルス）とな
る垂直同期信号Ｖ１として外部からデジタル映像信号Ｄ
Ｖの垂直同期信号ＶＳを入力される。

【００９９】走査線変換処理部４は、メモリ制御処理部
２の出力を受け、入力される映像信号の走査線数を増減
させて垂直方向の拡大処理および縮小処理を行い、変換
後の映像信号ＬＶを出力する。

【０１００】ＰＬＬ回路７１は、外部からデジタル映像
信号ＤＶの水平同期信号ＨＳを入力され、第１のクロッ
クＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ
回路７１の分周比を決定しすなわち第１のクロックＣＫ
１を分周し、ＰＬＬ回路７１へのフィードバックパルス
を発生させるとともに、当該パルスをメモリ制御処理部
２の入力側の基準パルス（装置全体の入力側の基準パル
ス）となる水平同期信号Ｈ１としてメモリ制御処理部２
へ出力する。

【０１０１】水晶発振子７５は、第２のクロックＣＫ２
を発生させる。Ｈカウンタ７６は、第２のクロックＣＫ
２を分周し、走査線変換前すなわちメモリ制御処理部２
の出力側の基準パルスおよび走査線変換処理部４の入力
側の基準パルスとなる水平同期信号Ｈ２をメモリ制御処
理部２および走査線変換処理部４へ出力する。Ｖカウン
タ７８は、Ｈカウンタ７６から出力される水平同期信号
Ｈ２を分周し、垂直同期信号Ｖ２’をセレクタ７９へ出
力する。

【０１０２】セレクタ７９は、メモリ制御処理部２の入
力側の基準パルス（装置全体の入力側の基準パルス）と
なる垂直同期信号Ｖ１として外部から入力されるデジタ
ル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７
８から出力される垂直同期信号Ｖ２’を受け、メモリ制
御処理部２により垂直周波数変換を行う場合は垂直同期
信号Ｖ２’を選択し、垂直周波数変換を行わない場合は
垂直同期信号Ｖ１を選択し、走査線変換前すなわちメモ
リ制御処理部２の出力側の基準パルスおよび走査線変換
処理部４の入力側の基準パルスとなる垂直同期信号Ｖ２
および走査線変換後すなわち走査線変換処理部４の出力
側の基準パルスとなる垂直同期信号Ｖ３としてメモリ制
御処理部２および走査線変換処理部４へ出力する。

【０１０３】Ｈカウンタ７７は、第２のクロックＣＫ２
を分周し、基準パルスを出力する。ＰＬＬ回路７２は、
Ｈカウンタ７７から出力される基準パルスを入力され、
第３のクロックＣＫ３を発生させる。分周比カウンタ７
４は、ＰＬＬ回路７２の分周比を決定しすなわち第３の
クロックＣＫ３を分周し、ＰＬＬ回路７２へのフィード
バックパルスを発生させるとともに、当該パルスを走査
線変換処理部４の出力側の基準パルス（装置全体の出力
側の基準パルス）となる水平同期信号Ｈ３として走査線
変換処理部４へ出力する。

【０１０４】また、Ｈカウンタ７６，７７および分周比
カウンタ７４はいずれもセレクタ７９により選択された
垂直同期信号Ｖ２（リセットパルスＲＳＴ）によってリ
セットされる。ここで、垂直周波数変換時にセレクタ７
９がＶカウンタ７８の出力Ｖ２’を選択するため、Ｈカ
ウンタ７６は、自分自身で作った水平同期信号Ｈ２を基
準に作成された垂直同期信号Ｖ２によりリセットされ、
一見意味がないように思われる。

【０１０５】しかしながら、例えば、図８に示す映像信
号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期
運転するときに、他のＬＳＩから垂直周波数変換後の垂
直同期信号が入力される場合を考えると、Ｈカウンタ７
６のリセット機能が重要となる。この場合、Ｖカウンタ
７８にもリセット機能が必要であることは言うまでもな
い。なお、図８に示す映像信号変換装置をＬＳＩにより
作成する場合、製造プロセスによる制約によりＰＬＬ回
路７１，７２および水晶発振子７５は集積化されず、別
部品から作成され、ＬＳＩに外付けされる。この点に関
して他の実施の形態も同様である。

【０１０６】本実施の形態では、フィールドメモリ１が
記憶手段に相当し、メモリ制御処理部２が垂直周波数変
換手段に相当し、走査線変換処理部４が走査線変換手段
に相当し、同期処理部７が同期制御手段に相当し、Ｈカ
ウンタ７６が第１の水平同期信号発生手段に相当し、Ｖ
カウンタ７８が垂直同期信号発生手段に相当し、Ｈカウ
ンタ７７および分周比カウンタ７４が第２の水平同期信
号発生手段に相当し、セレクタ７９が選択手段に相当す
る。また、Ｈカウンタ７６が第１のカウンタに相当し、
Ｖカウンタ７８が第２のカウンタに相当し、Ｈカウンタ
７７が第３のカウンタに相当し、分周比カウンタ７４が
第４のカウンタに相当する。

【０１０７】次に、上記のように構成された映像信号変
換装置の動作について説明する。図９は、図８に示す走
査線変換処理部４による拡大処理時の各水平同期信号の
タイミング図であり、図１０は、図８に示す走査線変換
処理部４による拡大処理を説明するための表示画像を示
す模式図である。

【０１０８】図９に示す２→３変換（１．５倍）による
拡大処理の場合、図１０に示すように、メモリ制御処理
部２の出力時点では、拡大処理によって不必要となる上
下部分をカットした中央部のみを切り取り、走査線変換
処理部４により中央部のみを拡大処理し、ディスプレイ
パネルが必要とするライン数に変換する。このとき、図
９に示すように、走査線変換前の水平同期信号Ｈ２の周
波数を下げ、走査線変換後の水平同期信号Ｈ３の周波数
が入力時の水平同期信号Ｈ１の周波数と同等になるよう
に操作する。

【０１０９】上記の変換処理を行うためには、入力の水
平同期信号Ｈ１と独立した周期を有する他の水平同期信
号が必要となり、Ｈカウンタ７６により水平同期信号Ｈ
１と独立して水平同期信号Ｈ２を発生させている。

【０１１０】また、走査線変換後のＨカウンタ７７の設
定値は、Ｈカウンタ７６の設定値と密接に関係してい
る。例えば、図９に示すように１．５倍の拡大処理を行
う場合、走査線変換前の水平同期信号Ｈ２の２周期が走
査線変換後の水平同期信号Ｈ３の３周期にならなければ
ならない。つまり、Ｈカウンタ７６，７７の設定値は、
一定期間内に含まれるライン数の逆数比である３：２に
設定しなければならない。したがって、走査線変換処理
部４がｍ：ｎの拡大処理を行う場合、Ｈカウンタ７６の
設定値とＨカウンタ７７の設定値との比は、ｎ：ｍの比
にする必要がある。

【０１１１】このようにして、フィールドメモリ１から
の映像データの読み出し速度を遅くすることができると
ともに、映像データの不要部分を記憶しないため、フィ
ールドメモリ１の記憶容量を削減することができる。

【０１１２】図１１は、図８に示す走査線変換処理部４
による縮小処理時の各水平同期信号のタイミング図であ
り、図１２は、図８に示す走査線変換処理部４による縮
小処理を説明するための表示画像を示す模式図である。

【０１１３】図１１に示す４→３変換（０．７５倍）に
よる縮小処理の場合、図１２に示すように、メモリ制御
処理部２の出力時点で上下にダミーの黒データを挿入
し、ライン数をあらかじめ多めにしておいてから走査線
変換処理部４により縮小処理を行う。このとき、図１２
に示すように、走査線変換前の水平同期信号Ｈ２の周期
を予め０．７５倍しておき、走査線変換後の水平同期信
号Ｈ３の周波数が入力時の水平同期信号Ｈ１の周波数と
同等になるように操作する。

【０１１４】また、ＰＬＬ回路７１から出力される第１
のクロックＣＫ１がＡＤ変換回路でのサンプリングクロ
ックとして用いられるのが一般的であり、分周比カウン
タ７３は、基本的には入力される映像信号のドットクロ
ックと第１のクロックＣＫ１が同一の発振周波数となる
ように設定される。分周比カウンタ７４は、出力される
映像信号のすべての水平画素が１水平期間内に十分に入
るように、また後段の回路が要求する１水平期間内のク
ロック数になるように設定される。Ｖカウンタ７８は、
垂直同期信号Ｖ２’の周波数が後段の回路等の要求する
垂直周波数となるように設定される。

【０１１５】上記のように、後段の回路等が要求するラ
イン数、クロック数および走査線変換の変換比から逆算
してメモリ制御処理部２の出力側以降の各同期信号の周
波数を定めることにより、装置の出力側の水平同期信号
やクロックの周波数を一定に保つことが可能となり、こ
れは入力される映像信号の周波数や画素数に関わらず、
常に走査線変換での変換比のみで決定され、各カウンタ
の設定も容易となる。

【０１１６】上記のように、本実施の形態では、メモリ
制御処理部２の後に走査線変換処理部４を配置する場合
において、垂直周波数変換の有無に関わらず、メモリ制
御処理部２の出力側の基準パルスとなる水平同期信号Ｈ
２をＨカウンタ７６により作り直し、Ｈカウンタ７６と
は別のＨカウンタ７７により第３のクロックＣＫ３を発
生させるＰＬＬ回路７２の基準パルスを作成し、Ｈカウ
ンタ７６，７７とＰＬＬ回路７２の分周比を決定する分
周比カウンタ７４とを、メモリ制御処理部２の出力側以
降の基準パルスとなる垂直同期信号Ｖ２によりリセット
している。したがって、走査線変換処理部４による拡大
および縮小処理によらず、装置の出力側の水平同期信号
およびクロックを一定に保つことが可能となる。

【０１１７】また、分周比カウンタ７４にリセット機能
がなくても、ＰＬＬ回路７２の追従範囲であれば、クロ
ックは発生する。しかし、ＰＬＬ回路７２の基準パルス
とフィードバックパルスの位相関係が大きくずれると、
ＰＬＬ回路７２がロックするまでの間、映像が乱れた
り、トップカールが発生する。このため、リセット機能
を分周比カウンタ７４にも設け、基準パルスとフィード
バックパルスを同時にリセットすることによって、ＰＬ
Ｌ回路７２の発振動作を安定にしている。

【０１１８】なお、図８に示す例では、第２のクロック
ＣＫ２を発生させるために水晶発振子７５を用いたが、
これは装置の内部の動作として、例えば、フィールドメ
モリ１のインターフェースやＩＰ変換等で速いクロック
が要求される場合に、装置の入力側の第１のクロックＣ
Ｋ１および装置の出力側の第３のクロックＣＫ３よりも
速い装置の内部の第２のクロックＣＫ２を用いるときの
ものである。したがって、装置の動作速度の面で問題が
なければ、水晶発振子を用いずに入力側の第１のクロッ
クＣＫ１を第２のクロックＣＫ２の代わりとして用いて
もよい。

【０１１９】逆に、水晶発振子７５を用いる利点として
は、前述したように速い動作が要求されるときに有利で
あるだけでなく、非同期クロックであるので、ディスプ
レイパネル上に出画されるクロック妨害が発生しにくく
目立たないこと、また仮に入力側の同期やクロックが乱
れても、出力側は安定した同期およびクロックが保証で
きること等があげられる。

【０１２０】（第３の実施の形態）次に、本発明の第３
の実施の形態による映像信号変換装置について説明す
る。図１３は、本発明の第３の実施の形態による映像信
号変換装置の構成を示すブロック図である。

【０１２１】図１３に示す映像信号変換装置は、フィー
ルドメモリ１、メモリ制御処理部２、走査線変換処理部
４および同期処理部７ａを備える。同期処理部７ａは、
ＰＬＬ回路７１，７２、分周比カウンタ７３，７４、水
晶発振子７５、Ｈカウンタ７６，８０、Ｖカウンタ７８
およびセレクタ７９を含む。

【０１２２】走査線変換処理部４は、装置外部のＡＤ変
換器（図示省略）によりデジタル化された映像信号ＤＶ
を受け、入力される映像信号の走査線数を増減させて垂
直方向の拡大処理および縮小処理を行う。また、走査線
変換処理部４は、走査線変換処理部４の入力側の基準パ
ルス（装置全体の入力側の基準パルス）となる垂直同期
信号Ｖ１および走査線変換後すなわち走査線変換処理部
４の出力側の基準パルスとなる垂直同期信号Ｖ２として
外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入
力される。

【０１２３】メモリ制御処理部２は、走査線変換処理部
４の出力を受け、書き込みおよび読み出しアドレス等の
制御信号を発生させてフィールドメモリ１へ出力し、走
査線変換処理部４の出力をフィールドメモリ１に書き込
んだり、フィールドメモリ１に書き込まれたデータを読
み出したりして、フィールドメモリ１との間で映像信号
の受け渡しを行うとともに、必要に応じて垂直周波数変
換を行い、変換後の映像信号ＬＶを出力する。また、メ
モリ制御処理部２は、走査線変換後すなわちメモリ制御
処理部２の入力側の基準パルスとなる垂直同期信号Ｖ２
として外部からデジタル映像信号ＤＶの垂直同期信号Ｖ
Ｓを入力される。

【０１２４】ＰＬＬ回路７１は、外部からデジタル映像
信号ＤＶの水平同期信号ＨＳを入力され、第１のクロッ
クＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ
回路７１の分周比を決定しすなわち第１のクロックＣＫ
１を分周し、ＰＬＬ回路７１へのフィードバックパルス
を発生させるとともに、当該パルスを走査線変換処理部
４の入力側の基準パルス（装置全体の入力側の基準パル
ス）となる水平同期信号Ｈ１として走査線変換処理部４
へ出力する。

【０１２５】Ｈカウンタ８０は、第１のクロックＣＫ１
を分周し、走査線変換後すなわち走査線変換処理部４の
出力側の基準パルスおよびメモリ制御処理部２の入力側
の基準パルスとなる水平同期信号Ｈ２を出力する。水晶
発振子７５は、第２のクロックＣＫ２を発生させる。Ｈ
カウンタ７６は、第２のクロックＣＫ２を分周し、水平
同期信号Ｈ２と同じ周波数を有するＰＬＬ回路７２の基
準パルスを発生させるとともに、当該パルスをＶカウン
タ７８へ出力する。Ｖカウンタ７８は、Ｈカウンタ７６
から出力される基準パルスを分周し、垂直同期信号Ｖ
３’を出力する。

【０１２６】セレクタ７９は、走査線変換処理部４の入
力側の基準パルス（装置全体の入力側の基準パルス）と
なる垂直同期信号Ｖ１として外部から入力されるデジタ
ル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７
８から出力される垂直同期信号Ｖ３’を受け、メモリ制
御処理部２により垂直周波数変換を行う場合は垂直同期
信号Ｖ３’を選択し、垂直周波数変換を行わない場合は
垂直同期信号Ｖ１を選択し、メモリ制御処理部２の出力
側の基準パルス（装置全体の出力側の基準パルス）とな
る垂直同期信号Ｖとしてメモリ制御処理部２へ出力す
る。

【０１２７】ＰＬＬ回路７２は、Ｈカウンタ７６から出
力される基準パルスを入力され、第３のクロックＣＫ３
を発生させる。分周比カウンタ７４は、ＰＬＬ回路７２
の分周比を決定しすなわち第３のクロックＣＫ３を分周
し、ＰＬＬ回路７２へのフィードバックパルスを発生さ
せるとともに、当該パルスをメモリ制御処理部２の出力
側の基準パルス（装置全体の出力側の基準パルス）とな
る水平同期信号Ｈ３としてメモリ制御処理部２へ出力す
る。

【０１２８】また、Ｈカウンタ８０は外部から入力され
る垂直同期信号ＶＳ（リセットパルスＲＳＴ）によって
リセットされ、Ｈカウンタ７６および分周比カウンタ７
４はセレクタ７９により選択された垂直同期信号Ｖ３
（リセットパルスＲＳＴ）によってリセットされる。こ
こで、垂直周波数変換時にセレクタ７９がＶカウンタ７
８の出力Ｖ３’を選択するため、Ｈカウンタ７６は、垂
直周波数変換時に自分自身で作った水平同期信号を基準
に作成された垂直同期信号Ｖ３’によりリセットされ、
一見意味がないように思われる。

【０１２９】しかしながら、例えば、図１３に示す映像
信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同
期運転するときに、他のＬＳＩから垂直周波数変換後の
垂直同期信号が入力される場合を考えると、Ｈカウンタ
７６のリセット機能が重要となる。この場合、Ｖカウン
タ７８にもリセット機能が必要であることは言うまでも
ない。

【０１３０】本実施の形態では、フィールドメモリ１が
記憶手段に相当し、メモリ制御処理部２が垂直周波数変
換手段に相当し、走査線変換処理部４が走査線変換手段
に相当し、同期処理部７ａが同期制御手段に相当し、Ｈ
カウンタ８０が第１の水平同期信号発生手段に相当し、
Ｈカウンタ７６がパルス発生手段に相当し、Ｖカウンタ
７８が垂直同期信号発生手段に相当し、分周比カウンタ
７４が第２の水平同期信号発生手段に相当し、セレクタ
７９が選択手段に相当する。また、Ｈカウンタ８０が第
１のカウンタに相当し、Ｈカウンタ７６が第２のカウン
タに相当し、Ｖカウンタ７８が第３のカウンタに相当
し、分周比カウンタ７４が第４のカウンタに相当する。

【０１３１】次に、上記のように構成された映像信号変
換装置の動作について説明する。走査線変換前の水平同
期信号Ｈ１を発生させる分周比カウンタ７３と走査線変
換後の水平同期信号Ｈ２を発生させるＨカウンタ８０の
間には、第２の実施の形態のＨカウンタ７６，７７の関
係と同じ関係がある。つまり、走査線変換において、
ｍ：ｎの変換を行うとき、分周比カウンタ７３とＨカウ
ンタ８０の設定値はｎ：ｍにしなければならない。この
とき、走査線変換前の水平同期信号Ｈ１の周波数が入力
される映像信号によって決まっているため、走査線変換
後の水平同期信号Ｈ２の周波数やライン数は走査線変換
の変換率に従って大きく異なる。そこで、メモリ制御処
理部２により水平同期信号およびクロックの乗せ替えを
行うことにより、装置の出力側の水平同期信号やクロッ
クの周波数を一定に保つことが可能となる。

【０１３２】また、ＰＬＬ回路７１から出力される第１
のクロックＣＫ１がＡＤ変換回路でのサンプリングクロ
ックとして用いられるのが一般的であり、分周比カウン
タ７３は、基本的には入力される映像信号のドットクロ
ックと第１のクロックＣＫ１が同一の発振周波数となる
ように設定される。分周比カウンタ７４は、出力される
映像信号のすべての水平画素が１水平期間内に十分に入
るように、また後段の回路が要求する１水平期間内のク
ロック数になるように設定される。Ｖカウンタ７８は、
垂直同期信号Ｖ３’の周波数が後段の回路等の要求する
垂直周波数となるように設定される。

【０１３３】上記のように、本実施の形態では、走査線
変換処理部４の後にメモリ制御処理部２を配置する場合
において、垂直周波数変換の有無に関わらず、走査線変
換の変換率に応じた周波数で水平同期信号Ｈ２を発生す
るＨカウンタ８０と、メモリ制御処理部２の出力側の基
準となる基準パルスを発生するＨカウンタ７６とを設
け、Ｈカウンタ７６の出力を第３のクロックＣＫ３を発
生させるＰＬＬ回路７２の基準パルスとし、さらに、Ｈ
カウンタ８０を入力される映像信号ＤＶの垂直同期信号
ＶＳによりリセットするとともに、Ｈカウンタ７６とＰ
ＬＬ回路７２の分周比を決定する分周比カウンタ７４と
をメモリ制御処理部２の出力以降の垂直同期信号Ｖ３に
よりリセットしている。したがって、走査線変換後に垂
直周波数変換を行うことができるとともに、走査線変換
処理部４による拡大および縮小処理によらず、装置の出
力側の水平同期信号およびクロックを一定に保つことが
可能となる。

【０１３４】また、分周比カウンタ７４にリセット機能
がなくても、ＰＬＬ回路７２の追従範囲であれば、クロ
ックは発生する。しかし、ＰＬＬ回路７２の基準パルス
とフィードバックパルスの位相関係が大きくずれると、
ＰＬＬ回路７２がロックするまでの間、映像が乱れた
り、トップカールが発生する。このため、リセット機能
を分周比カウンタ７４にも設け、基準パルスとフィード
バックパルスを同時にリセットすることによって、ＰＬ
Ｌ回路７２の発振動作を安定にしている。

【０１３５】なお、図１３に示す例では、第２のクロッ
クＣＫ２を発生させるために水晶発振子７５を用いた
が、これは装置の内部の動作として、例えば、フィール
ドメモリ１のインターフェースやＩＰ変換等で速いクロ
ックが要求される場合に、装置の入力側の第１のクロッ
クＣＫ１および装置の出力側の第３のクロックＣＫ３よ
りも速い装置の内部の第２のクロックＣＫ２を用いると
きのものである。例えば、走査線変換処理部４により拡
大処理を行う場合は、走査線変換処理部４の出力側には
入力より速い同期信号が必要となるために、入力側の第
１のクロックＣＫでは変換処理を行うことができなくな
る。このため、同期信号をより速い第２のクロックＣＫ
２で一度叩き直し、走査線変換処理部４およびメモリ制
御処理部２へ供給して変換処理を行っている。なお、装
置の動作速度の面で問題がなければ、水晶発振子を用い
ずに入力側の第１のクロックＣＫ１を第２のクロックＣ
Ｋ２の代わりとして用いてもよい。

【０１３６】逆に、水晶発振子７５を用いる利点として
は、前述したように速い動作が要求されるときに有利で
あるだけでなく、非同期クロックであるので、ディスプ
レイパネル上に出画されるクロック妨害が発生しにくく
目立たないこと、また仮に入力側の同期やクロックが乱
れても、出力側は安定した同期およびクロックが保証で
きること等があげられる。

【０１３７】（第４の実施の形態）次に、本発明の第４
の実施の形態による映像信号変換装置について説明す
る。

【０１３８】上記の第２および第３の実施の形態に用い
たＨカウンタ７６等のリセット機能付きのカウンタで
は、リセットがかかる直前の水平期間は通常の水平期間
よりも短いものとなる。したがって、同期信号が供給さ
れる各ブロックにおいて、十分なクロック数が確保され
ないと完結しない処理、例えばラインメモリへの書き込
みや読み出し等を行うときは、そのままの同期信号では
動作が安定せず、最悪の場合には通常の映像領域まで影
響が出る。また、さらに極端に最後の水平期間が短くな
った場合には、最後の水平同期信号と最初の水平同期信
号がつながってしまったり、水平同期信号から垂直同期
信号を作り直している場合には、最後の水平同期信号を
基準にして垂直同期信号が発生してしまう等、動作が保
証できなくなる。

【０１３９】第４の実施の形態による映像信号変換装置
は、上記のような課題を解決して回路動作の安定性を向
上するものである。図１４は、本発明の第４の実施の形
態による映像信号変換装置の構成を示すブロック図であ
る。

【０１４０】図１４に示す映像信号変換装置と図８に示
す映像信号変換装置とで異なる点は、同期処理部７ａが
同期処理部７ｂに変更され、Ｈカウンタ７６，７７、分
周比カウンタ７４が抜き取り機能付きＨカウンタ８１，
８２、抜き取り機能付き分周比カウンタ８３にそれぞれ
変更された点であり、その他の点は図８に示す映像信号
変換装置と同様であるので、同一部分には同一符号を付
し、以下詳細な説明を省略する。

【０１４１】図１４に示す抜き取り機能付きＨカウンタ
８１，８２および抜き取り機能付き分周比カウンタ８３
は、リセットされるだけでなく、垂直期間の最後の水平
パルスを抜き取る機能を持つカウンタである。

【０１４２】図１５は、図１４に示す抜き取り機能付き
Ｈカウンタ８１，８２および抜き取り機能付き分周比カ
ウンタ８３として用いられる抜き取り機能付きカウンタ
の一例の構成を示すブロック図である。

【０１４３】図１５に示す抜き取り機能付きカウンタ
は、パルス発生回路９１、遅延回路９２、抜き取り回路
９３および最大値検出回路９４を含む。

【０１４４】パルス発生回路９１は、クロックＣＬＫを
入力され、パルスＰＧを発生するとともに、リセット信
号ＲＳＴによりリセットされ、図８に示すＨカウンタ７
６等に相当する回路である。遅延回路９２は、パルス発
生回路９１から出力されるパルスＰＧを最大値検出回路
９４の最大値パルスＭＳの遅延に合わせて遅延して遅延
パルスＤＳを出力する。

【０１４５】最大値検出回路９４は、パルス発生回路９
１から出力されるパルスＰＧをカウントし、カウント値
が最大となる最後の水平パルスからリセットされるまで
の期間、実際には遅延パルスＤＳの最後の水平パルスの
立ち上がりから最初の水平パルスの立ち上がりまでの期
間すなわち最後の水平期間のみハイレベル（オン状態）
になる最大値パルスＭＳを出力する。

【０１４６】抜き取り回路９３は、最大値検出回路９４
がオンしている期間すなわち最大値パルスＭＳがハイレ
ベルの期間の間、遅延回路９３から出力される遅延パル
スＤＳを抜き取り、出力パルスＯＳとして出力する。な
お、遅延パルスＤＳが抜き取られる期間は、垂直期間の
最初の水平同期信号が出力される直前までであり、その
タイミングになるように遅延回路９２は調整される。

【０１４７】本実施の形態では、フィールドメモリ１が
記憶手段に相当し、メモリ制御処理部２が垂直周波数変
換手段に相当し、走査線変換処理部４が走査線変換手段
に相当し、同期処理部７ｂが同期制御手段に相当し、抜
き取り機能付きＨカウンタ８１，８２および抜き取り機
能付き分周比カウンタ８３が水平同期信号発生手段に相
当し、パルス発生回路９１がパルス発生手段に相当し、
遅延回路９２が遅延手段に相当し、抜き取り回路９３が
抜き取り手段に相当し、最大値検出回路９４が最大値検
出手段に相当する。

【０１４８】図１６は、図１５に示す抜き取り機能付き
カウンタの動作を説明するためのタイミング図である。

【０１４９】図１６に示すように、パルス発生回路９１
から発生されたパルスＰＧは、遅延回路９２により遅延
され、遅延回路９２から遅延パルスＤＳが出力される。
このとき、最大値検出回路９４からハイレベルの最大値
パルスＭＳが出力されると、最大値パルスＭＳがハイレ
ベルの期間中の遅延パルスＤＳが抜き取り回路９３によ
り抜き取られ、抜き取り回路９３から最後のパルスが抜
き取られた出力パルスＯＳが出力される。

【０１５０】上記の構成により、本実施の形態では、リ
セットされる直前の最後の水平同期信号のパルスを抜き
取っているので、リセットがかかる直前の水平期間を通
常の水平期間よりも長くすることができる。したがっ
て、同期信号が供給される各ブロックにおいて、十分な
クロック数が確保されないと完結しない処理、例えばラ
インメモリへの書き込みや読み出し等を行うときでも、
安定した動作を行うことができ、常に良好な映像をディ
スプレイパネル等に表示することができる。

【０１５１】なお、上記の説明では、図８に示す映像信
号変換装置に対して本発明の抜き取り機能付きカウンタ
を適用した場合について説明したが、この例に特に限定
されず、図１３に示す映像信号変換装置のＨカウンタ７
６，８０および分周比カウンタ７４に対しても本発明の
抜き取り機能付きカウンタを同様に適用することがで
き、同様の効果を得ることができる。

【０１５２】（第５の実施の形態）次に、本発明の第５
の実施の形態による映像信号変換装置について説明す
る。図１７は、本発明の第５の実施の形態による映像信
号変換装置に用いられる同期信号発生回路の構成を示す
ブロック図である。

【０１５３】図１７に示す同期信号発生回路は、シリア
ルバスデコード回路１０１、エッジ検出回路１０２、Ｈ
カウンタ１０３およびＶカウンタ１０４を含む。

【０１５４】シリアルバスデコード回路１０１は、例え
ばＩＩＣバス等のシリアルバス制御信号ＳＣをデコード
する。ＩＩＣバス等のバス端子は、一般的にはマイクロ
コンピュータによって制御され、どのようなＬＳＩにも
標準的に備えられているものである。エッジ検出回路１
０２は、シリアルバスデコード回路１０１の出力の一つ
である垂直周波数変換のオン／オフの切り替わりを検出
し、オフ状態からオン状態になったときにリセットパル
スＲＳＴを発生させる。

【０１５５】Ｈカウンタ１０３は、所定のクロックＣＬ
Ｋを受け、垂直周波数変換後の水平同期信号ＶＨを発生
する。Ｖカウンタ１０４は、Ｈカウンタ１０３から出力
される水平同期信号ＶＨをさらに分周し、垂直周波数変
換後の垂直同期信号ＶＨを発生させる。なお、Ｈカウン
タ１０３、Ｖカウンタ１０４は、図８および図１３に示
すＨカウンタ７６、Ｖカウンタ７８にそれぞれ相当し、
図示していないその他の各ブロックは、図８および図１
３に示す各ブロックを用いることができる。

【０１５６】本実施の形態では、シリアルバスデコード
回路１０１がデコード手段に相当し、エッジ検出回路１
０２がリセット手段に相当し、Ｈカウンタ１０３が第１
のカウンタに相当し、Ｖカウンタ１０４が第２のカウン
タに相当する。

【０１５７】次に、図１７に示す同期信号発生回路を有
する映像信号変換装置が一つのＬＳＩにより作成され、
同一のＬＳＩが複数個同期運転される場合の動作につい
て説明する。

【０１５８】各ＬＳＩのシリアルバスデコード回路１０
１は、装置に入力される映像信号の垂直同期信号ＶＳを
データのロードパルスとして用いる。したがって、垂直
周波数変換をオンするという制御信号ＳＣを同一垂直期
間内に同時に複数のＬＳＩのシリアルバスデコード回路
１０１へ送信することにより、同一タイミングで各ＬＳ
Ｉのエッジ検出回路１０２が動作し、リセットパルスＲ
ＳＴによりＨカウンタ１０３およびＶカウンタ１０４が
同時にリセットされる。この結果、何も対策しなければ
本来フリーで動く垂直周波数変換後の水平同期信号およ
び垂直同期信号を複数のＬＳＩ間で同一位相で動かすこ
とができる。

【０１５９】上記のように、本実施の形態では、垂直周
波数変換を行う際に、ＬＳＩを設定する上で必要不可欠
なシリアルバスの制御信号の変化点によってタイミング
を取ることにより、複数個のＬＳＩ間で同期信号の受け
渡しを行うことなく、複数のＬＳＩを同期運転すること
ができるとともに、プリント基板やピン容量等に起因す
る遅延や、プリント基板の配線そのものの複雑化を避け
ることができる。

【０１６０】

【発明の効果】本発明によれば、垂直周波数変換手段、
インターレース／プログレッシブ変換手段、水平画素変
換手段、および垂直画素数変換手段の接続順序を適応的
に切り替え、映像信号の変換内容に応じて記憶手段の記
憶容量を最も有効に活用できるように各手段を配置する
ことができるので、画質を劣化させることなく、記憶手
段の記憶容量を必要最小限に抑えることができる。

【０１６１】また、本発明によれば、垂直周波数変換手
段の後に走査線変換手段を配置する場合において、垂直
周波数変換の有無に関わらず、第１の水平同期信号発生
手段により垂直周波数変換手段の出力側および走査線変
換手段の入力側の基準となる水平同期信号を発生させ、
第１の水平同期信号発生手段とは別の第２の水平同期信
号発生手段により走査線変換手段の出力側の基準となる
水平同期信号を発生させ、垂直周波数変換手段の出力側
以降の垂直同期信号により第１および第２の水平同期信
号発生手段をリセットしているので、走査線変換による
拡大縮小に関わらず、装置の出力側の同期信号をほぼ一
定に保つことができる。

【０１６２】また、本発明によれば、走査線変換手段の
後に垂直周波数変換手段を配置する場合において、垂直
周波数変換の有無に関わらず、第１の水平同期信号発生
手段により走査線変換の変換率に応じた周波数で走査線
変換手段の出力側および垂直周波数変換手段の入力側の
基準となる水平同期信号を発生させ、第２の水平同期信
号発生手段によりパルス発生手段から発生される基準パ
ルスを用いて垂直周波数変換手段の出力側の基準となる
水平同期信号を発生させ、走査線変換手段に入力される
映像信号の垂直同期信号により第１の水平同期信号発生
手段をリセットし、選択手段から出力される垂直同期信
号によりパルス発生手段をリセットしているので、走査
線変換後に垂直周波数変換を行うことができるととも
に、走査線変換による拡大縮小に関わらず、装置の出力
側の同期信号をほぼ一定に保つことができる。

【０１６３】また、本発明によれば、垂直同期信号によ
ってリセットされる水平同期信号を発生するとともに、
水平同期信号から垂直同期信号によって水平同期信号が
リセットされる直前の最後のパルスが抜き取られている
ので、最後の水平期間の幅を十分に広げることができ、
垂直同期信号を正確なタイミングで発生させて常に安定
に動作することができる。

【０１６４】また、本発明によれば、映像信号変換装置
の動作を設定するための制御信号がデコードされ、デコ
ードされた制御信号により垂直周波数変換がオフ状態か
らオン状態になるタイミングでリセットパルスが出力さ
れ、リセットパルスにより垂直周波数変換後の水平同期
信号および垂直同期信号がリセットされるので、映像信
号変換装置を集積回路により作成し、複数の集積回路を
用いて垂直周波数変換を行う場合に、複数の集積回路間
で同期信号の受け渡しを行うことなく、複数の集積回路
を正確に同期させて動作することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による映像信号変換
装置の構成を示すブロック図

【図２】フィールドメモリを必要としないＩＰ変換を行
う場合またはＩＰ変換を行わない場合の各ブロックの接
続順序の第１の例を示すブロック図

【図３】フィールドメモリを必要としないＩＰ変換を行
う場合またはＩＰ変換を行わない場合の各ブロックの接
続順序の第２の例を示すブロック図

【図４】フィールドメモリを必要としないＩＰ変換を行
う場合またはＩＰ変換を行わない場合の各ブロックの接
続順序の第３の例を示すブロック図

【図５】フィールドメモリを必要としないＩＰ変換を行
う場合またはＩＰ変換を行わない場合の各ブロックの接
続順序の第４の例を示すブロック図

【図６】フィールドメモリを必要とするＩＰ変換を行う
場合の各ブロックの接続順序の第１の例を示すブロック
図

【図７】フィールドメモリを必要とするＩＰ変換を行う
場合の各ブロックの接続順序の第２の例を示すブロック
図

【図８】本発明の第２の実施の形態による映像信号変換
装置の構成を示すブロック図

【図９】図８に示す走査線変換処理部による拡大処理時
の各水平同期信号のタイミング図

【図１０】図８に示す走査線変換処理部による拡大処理
を説明するための表示画像を示す模式図

【図１１】図８に示す走査線変換処理部による縮小処理
時の各水平同期信号のタイミング図

【図１２】図８に示す走査線変換処理部による縮小処理
を説明するための表示画像を示す模式図

【図１３】本発明の第３の実施の形態による映像信号変
換装置の構成を示すブロック図

【図１４】本発明の第４の実施の形態による映像信号変
換装置の構成を示すブロック図

【図１５】図１４に示す抜き取り機能付きＨカウンタお
よび抜き取り機能付き分周比カウンタとして用いられる
抜き取り機能付きカウンタの一例の構成を示すブロック
図

【図１６】図１５に示す抜き取り機能付きカウンタの動
作を説明するためのタイミング図

【図１７】本発明の第５の実施の形態による映像信号変
換装置に用いられる同期信号発生回路の構成を示すブロ
ック図

【図１８】垂直周波数変換を行わずに走査線変換を行う
従来の映像信号変換装置の構成を示すブロック図

【図１９】垂直周波数変換を行うとともに走査線変換を
行う従来の映像信号変換装置の構成を示すブロック図

【図２０】図１９に示すような映像信号変換装置をＬＳ
Ｉにより作成し、作成した２個のＬＳＩを同期して動作
させて垂直周波数変換および走査線変換を行う従来の映
像信号変換装置の構成を示すブロック図

【符号の説明】

１ フィールドメモリ ２ メモリ制御処理部 ３ ＩＰ変換処理部 ４ 走査線変換処理部 ５ 水平画素変換処理部 ６ セレクタ制御部 ７，７ａ，７ｂ 同期処理部 Ｓ１〜Ｓ４ セレクタ ７１，７２ ＰＬＬ回路 ７３，７４ 分周比カウンタ ７５ 水晶発振子 ７６，７７，８０ Ｈカウンタ ７８ Ｖカウンタ ７９ セレクタ ８１，８２ 抜き取り機能付きＨカウンタ ８３ 抜き取り機能付き分周比カウンタ ９１ パルス発生回路 ９２ 遅延回路 ９３ 抜き取り回路 ９４ 最大値検出回路 １０１ シリアルバスデコード回路 １０２ エッジ検出回路 １０３ Ｈカウンタ １０４ Ｖカウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６５０ Ｇ０９Ｇ 3/36 Ｈ０４Ｎ 5/66 Ｚ 3/36 7/01 Ｚ 5/39 Ｇ０９Ｇ 5/00 ５２０Ｖ Ｈ０４Ｎ 5/66 5/36 ５３０Ｄ 7/01 Ｆターム(参考） 5C006 AA01 AC21 AF03 AF04 AF23 AF44 BB11 BC16 BF02 FA04 FA05 5C058 AA06 AA11 BA22 BB17 BB25 5C063 AA10 AC01 BA04 BA08 BA09 CA01 CA34 EB45 EB46 5C080 AA05 AA10 BB05 DD21 EE26 FF09 GG02 GG08 GG12 JJ01 JJ02 JJ04 5C082 AA01 AA02 BA29 BB15 BC19 BD09 CA81 CA84 DA53 DA76 MM05 MM06

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力される映像信号を表示装置に適合す
   る映像信号へ変換する映像信号変換装置であって、 映像信号を記憶する記憶手段と、 前記記憶手段に接続され、前記記憶手段に記憶されてい
   る映像信号の垂直周波数を変換する垂直周波数変換手段
   と、 映像信号をインターレース信号からプログレッシブ信号
   へ変換するインターレース／プログレッシブ変換手段
   と、 映像信号の走査線数を変換する走査線変換手段と、 映像信号の水平画素数を変換する水平画素変換手段と、 前記垂直周波数変換手段、前記インターレース／プログ
   レッシブ変換手段、前記走査線変換手段および前記水平
   画素変換手段の接続順序を適応的に切り替える接続切り
   替え手段とを備えることを特徴とする映像信号変換装
   置。
2. 【請求項２】 前記接続切り替え手段は、入力される映
   像信号が時間軸方向の処理を含んだインターレース／プ
   ログレッシブ変換を必要としない場合において、前記水
   平画素変換手段が拡大処理を行う場合に前記水平画素変
   換手段が前記垂直周波数変換手段よりも後に配置され、
   前記水平画素変換手段が縮小処理を行う場合に前記水平
   画素変換手段が前記垂直周波数変換手段よりも前に配置
   され、前記走査線変換手段が拡大処理を行う場合に前記
   走査線変換手段が前記垂直周波数変換手段よりも後に配
   置され、前記走査線変換手段が縮小処理を行う場合に前
   記走査線変換手段が前記垂直周波数変換手段よりも前に
   配置されるように、前記垂直周波数変換手段、前記イン
   ターレース／プログレッシブ変換手段、前記走査線変換
   手段および前記水平画素変換手段の接続順序を適応的に
   切り替えることを特徴とする請求項１記載の映像信号変
   換装置。
3. 【請求項３】 前記接続切り替え手段は、入力される映
   像信号が時間軸方向の処理を含んだインターレース／プ
   ログレッシブ変換を必要とする場合において、前記イン
   ターレース／プログレッシブ変換手段が前記垂直周波数
   変換手段の後に配置されるとともに、前記走査線変換手
   段が前記インターレース／プログレッシブ変換手段の後
   に配置され、前記水平画素変換手段が拡大処理を行う場
   合に前記水平画素変換手段が前記垂直周波数変換手段よ
   りも後に配置され、前記水平画素変換手段が縮小処理を
   行う場合に前記水平画素変換手段が前記垂直周波数変換
   手段よりも前に配置されるように、前記垂直周波数変換
   手段、前記インターレース／プログレッシブ変換手段、
   前記走査線変換手段および前記水平画素変換手段の接続
   順序を適応的に切り替えることを特徴とする請求項１ま
   たは２記載の映像信号変換装置。
4. 【請求項４】 入力される映像信号を表示装置に適合す
   る映像信号へ変換する映像信号変換装置であって、 映像信号を記憶する記憶手段と、 入力される映像信号を前記記憶手段に記憶させ、前記記
   憶手段に記憶されている映像信号の垂直周波数を変換す
   る垂直周波数変換手段と、 前記垂直周波数変換手段から出力される映像信号の走査
   線数を変換する走査線変換手段と、 前記垂直周波数変換手段および前記走査線変換手段の動
   作を制御するための同期制御信号を前記垂直周波数変換
   手段および前記走査線変換手段へ出力する同期制御手段
   とを備え、 前記同期制御手段は、 前記垂直周波数変換手段の出力側および前記走査線変換
   手段の入力側の基準となる水平同期信号を発生させる第
   １の水平同期信号発生手段と、 前記第１の水平同期信号発生手段から発生される水平同
   期信号を用いて垂直同期信号を発生させる垂直同期信号
   発生手段と、 前記走査線変換手段の出力側の基準となる水平同期信号
   を発生させる第２の水平同期信号発生手段と、 前記垂直周波数変換手段に入力される映像信号の垂直同
   期信号および前記垂直同期信号発生手段から出力される
   垂直同期信号を受け、前記垂直周波数変換手段の出力側
   および前記走査線変換手段の入力側の基準となる垂直同
   期信号として、前記垂直周波数変換手段が垂直周波数変
   換を行う場合に前記垂直同期信号発生手段の垂直同期信
   号を選択して出力し、前記垂直周波数変換手段が垂直周
   波数変換を行わない場合に前記垂直周波数変換手段に入
   力される映像信号の垂直同期信号を選択して出力する選
   択手段とを含み、 前記第１および第２の水平同期信号発生手段は、前記選
   択手段から出力される垂直同期信号によりリセットされ
   ることを特徴とする映像信号変換装置。
5. 【請求項５】 前記第１の水平同期信号発生手段は、前
   記垂直周波数変換手段の出力側および前記走査線変換手
   段の入力側の基準となる水平同期信号を発生させる第１
   のカウンタを含み、 前記垂直同期信号発生手段は、前記第１のカウンタから
   発生される水平同期信号を分周して垂直同期信号を発生
   させる第２のカウンタを含み、 前記第２の水平同期信号発生手段は、 所定のクロックを発生させるＰＬＬ回路の基準パルスを
   発生させる第３のカウンタと、 前記ＰＬＬ回路の分周比を決定し、前記ＰＬＬ回路から
   出力されるクロックを分周して前記走査線変換手段の出
   力側の基準となる水平同期信号を発生させる第４のカウ
   ンタとを含み、 前記第１および第３のカウンタは、前記選択手段から出
   力される垂直同期信号によりリセットされることを特徴
   とする請求項４記載の映像信号変換装置。
6. 【請求項６】 前記第４のカウンタは、前記選択手段か
   ら出力される垂直同期信号によりリセットされることを
   特徴とする請求項５記載の映像信号変換装置。
7. 【請求項７】 入力される映像信号を表示装置に適合す
   る映像信号へ変換する映像信号変換装置であって、 入力される映像信号の走査線数を変換する走査線変換手
   段と、 映像信号を記憶する記憶手段と、 前記走査線変換手段から出力される映像信号を前記記憶
   手段に記憶させ、前記記憶手段に記憶されている映像信
   号の垂直周波数を変換する垂直周波数変換手段と、 前記走査線変換手段および前記垂直周波数変換手段の動
   作を制御するための同期制御信号を前記走査線変換手段
   および前記垂直周波数変換手段へ出力する同期制御手段
   とを備え、 前記同期制御手段は、 前記走査線変換手段の出力側および前記垂直周波数変換
   手段の入力側の基準となる水平同期信号を発生させる第
   １の水平同期信号発生手段と、 所定の基準パルスを発生するパルス発生手段と、 前記パルス発生手段から発生される基準パルスを用いて
   垂直同期信号を発生させる垂直同期信号発生手段と、 前記パルス発生手段から発生される基準パルスを用いて
   前記垂直周波数変換手段の出力側の基準となる水平同期
   信号を発生させる第２の水平同期信号発生手段と、 前記走査線変換手段に入力される映像信号の垂直同期信
   号および前記垂直同期信号発生手段から出力される垂直
   同期信号を受け、前記垂直周波数変換手段の出力側の基
   準となる垂直同期信号として、前記垂直周波数変換手段
   が垂直周波数変換を行う場合に前記垂直同期信号発生手
   段の垂直同期信号を選択して出力し、前記垂直周波数変
   換手段が垂直周波数変換を行わない場合に前記走査線変
   換手段に入力される映像信号の垂直同期信号を選択して
   出力する選択手段とを含み、 前記第１の水平同期信号発生手段は、前記走査線変換手
   段に入力される映像信号の垂直同期信号によりリセット
   され、前記パルス発生手段は、前記選択手段から出力さ
   れる垂直同期信号によりリセットされることを特徴とす
   る映像信号変換装置。
8. 【請求項８】 前記第１の水平同期信号発生手段は、前
   記走査線変換手段の出力側および前記垂直周波数変換手
   段の入力側の基準となる水平同期信号を発生させる第１
   のカウンタを含み、 前記パルス発生手段は、所定のクロックを発生させるＰ
   ＬＬ回路の基準パルスとなる水平同期信号を発生させる
   第２のカウンタを含み、 前記垂直同期信号発生手段は、前記第２のカウンタから
   発生される水平同期信号を分周して垂直同期信号を発生
   させる第３のカウンタを含み、 前記第２の水平同期信号発生手段は、前記ＰＬＬ回路の
   分周比を決定し、前記ＰＬＬ回路から出力されるクロッ
   クを分周して前記垂直周波数変換手段の出力側の基準と
   なる水平同期信号を発生させる第４のカウンタを含み、 前記第１のカウンタは、前記走査線変換手段に入力され
   る映像信号の垂直同期信号によりリセットされ、前記第
   ２のカウンタは、前記選択手段から出力される垂直同期
   信号によりリセットされることを特徴とする請求項７記
   載の映像信号変換装置。
9. 【請求項９】 前記第４のカウンタは、前記選択手段か
   ら出力される垂直同期信号によりリセットされることを
   特徴とする請求項８記載の映像信号変換装置。
10. 【請求項１０】 入力される映像信号を表示装置に適合
    する映像信号へ変換する映像信号変換装置であって、 映像信号を記憶する記憶手段と、 前記記憶手段に記憶されている映像信号の垂直周波数を
    変換する垂直周波数変換手段と、 映像信号の走査線数を変換する走査線変換手段と、 前記垂直周波数変換手段および前記走査線変換手段の動
    作を制御するための同期制御信号を前記垂直周波数変換
    手段および前記走査線変換手段へ出力する同期制御手段
    とを備え、 前記同期制御手段は、垂直同期信号によってリセットさ
    れる水平同期信号を発生するとともに、前記水平同期信
    号から前記垂直同期信号によって前記水平同期信号がリ
    セットされる直前の最後のパルスを抜き取る水平同期信
    号発生手段を含むことを特徴とする映像信号変換装置。
11. 【請求項１１】 前記水平同期信号発生手段は、 入力パルスをカウントして所定のタイミングでパルスを
    発生させるパルス発生手段と、 前記パルス発生手段から出力されるパルスをカウント
    し、カウンタ値が最大値となる最後のパルスを検出する
    最大値検出手段と、 前記パルス発生手段から出力されるパルスを遅延して遅
    延パルスを発生させる遅延手段と、 前記遅延手段から出力される遅延パルスから前記最大値
    検出手段により検出された最後のパルスを遅延した遅延
    パルスを抜き取る抜き取り手段とを含むことを特徴とす
    る請求項１０記載の映像信号変換装置。
12. 【請求項１２】 入力される映像信号を表示装置に適合
    する映像信号へ変換する映像信号変換装置であって、 前記映像信号変換装置の動作を設定するための制御信号
    をデコードするデコード手段と、 前記デコード手段のデコード結果から垂直周波数変換が
    オフ状態からオン状態に切り換えられるタイミングを検
    出してリセットパルスを出力するリセット手段と、 前記リセット手段から出力されるリセットパルスにより
    リセットされる垂直周波数変換後の水平同期信号を発生
    させる第１のカウンタと、 前記リセット手段から出力されるリセットパルスにより
    リセットされる垂直周波数変換後の垂直同期信号を発生
    させる第２のカウンタとを備えることを特徴とする映像
    信号変換装置。