JPH113066A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、縦横比が９：１６のような
横長の液晶パネルに２画面表示させるために、ソースド
ライバーにＲＧＢ入力を２系統備えた液晶表示装置を提
供することである。 【解決手段】 ソースドライバー４（１）は、サブスタ
ート信号によってスタート制御されているときには、入
力されるメインＲＧＢ信号を内部にラッチして、サブス
タート信号をソースドライバー４（２）に対して出力す
る。このとき、ソースドライバー４（３）には、４
（１）に入力されると同時にサブスタート信号が入力さ
れており、サブＲＧＢ信号入力端子ＲＧＢｓに入力され
るサブＲＧＢ信号を内部にラッチして、サブスタート信
号をソースドライバー４（４）に対して出力する。４
（２）、及び、４（４）内部にメインＲＧＢ信号、また
は、サブＲＧＢ信号がラッチされると、所定のタイミン
グで前記ラッチした１走査線分のメインＲＧＢ信号、及
び、サブＲＧＢ信号を液晶パネル２の信号線Ｙｍに印加
するとともに、次のサブスタート信号を受けて同様の動
作を繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
り、詳細には、縦横比が９：１６のような横長の液晶パ
ネルに２画面表示させるために、ソースドライバーにＲ
ＧＢ入力を２系統備えた液晶表示装置に関する。

【０００２】

【従来の技術】近年、情報機器の小型、軽量、高性能化
に伴って、ＣＲＴ（Cathode Ray Tube）を使用したディ
スプレイと比較して薄型でスペースをとらないという特
長を生かして、液晶表示装置がノート型パソコン、電子
手帳、ワープロ、ディジタルカメラ、カーナビゲーショ
ンシステム等の様々な小型電子機器の表示部として採用
されている。特に、液晶パネルの各画素毎に能動素子を
付加したアクティブマトリクスディスプレイは、ＣＲＴ
に優るとも劣らない表示品位を達成し、次世代のディス
プレイの中核をなす可能性をますます強めてきている。

【０００３】従来、この種のアクティブマトリクス型液
晶ディスプレイは、一般に大型化が容易でないと考えら
れてきた。しかし、このところこの問題が大幅に改善さ
れ、大型化が急速に進んでおり、縦横比が９：１６のよ
うないわゆるワイド仕様の４０型級大型壁掛けテレビも
実現している。このような、ワイド仕様のディスプレイ
においては、その横長の画面を有効に利用して左右に２
画面を並べて表示し、２種類の情報を提供できるという
特長がある。

【０００４】このような２画面表示の技術はワイド仕様
のテレビの他、カーナビゲーションシステム等の小型機
器においても採用されており、例えば、左右２画面の内
一方の画面に道路地図を表示し、他方の画面には近隣の
観光スポット情報を表示する等の利用方法がある。

【０００５】従来の液晶表示装置における２画面表示の
方法としては、２つのＶｉｄｅｏ信号による２画面分の
映像データをメモリ上で１画面分のデータとして合成し
て、ＲＧＢ信号を液晶パネルに送出し、２画面分の画像
を表示するという方法がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たようなメモリ上で２画面分の映像データを合成する方
法は、メモリ容量の点からメモリ増設の必要がある、画
像合成のために高性能なプロセッサを必要とする、等の
条件からコストを上昇させるという問題があった。この
ような、メモリ容量やプロセッサの性能に頼らずに２画
面表示を実現するためには、２つのＶｉｄｅｏ信号をそ
れぞれ別々に１画面表示時と同様な処理によってＲＧＢ
信号に変換して、ソースドライバーに入力する回路構成
とし、その制御を工夫することが有効である。

【０００７】そこで本発明の課題は、縦横比が９：１６
のような横長の液晶パネルに２画面表示させるために、
ソースドライバーにＲＧＢ入力を２系統備えた液晶表示
装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
複数の信号線と複数の走査線をマトリクス状に配設し、
これらの信号線と走査線の各交差部に表示素子を有する
液晶パネルと、基本クロック信号に基づいて映像信号を
サンプリングするタイミングを設定するサンプリング信
号を生成するタイミング設定手段と、映像信号に応じた
走査タイミングで前記複数の走査線を順次走査する走査
手段と、前記タイミング設定手段により生成されるサン
プリング信号に基づいて映像信号をサンプリングして、
前記複数の信号線を駆動する信号線駆動信号を生成して
前記各表示素子を駆動する信号駆動手段と、を備えた液
晶表示装置において、前記複数の信号線を所定数毎に分
割して駆動するように前記信号駆動手段を複数並列に配
置し、この各信号駆動手段には、少なくとも２系統の映
像信号入力部と、該映像信号入力部から入力される第
１、第２の映像信号を択一的に選択する映像選択手段
と、を備え、前記タイミング設定手段は、前記基本クロ
ック信号に基づいて第１、第２の映像信号を夫々サンプ
リングするタイミングを設定する第１、第２のサンプリ
ング信号を生成し、前記各信号駆動手段は、前記タイミ
ング設定手段により生成される第１、第２のサンプリン
グ信号に基づいて、前記映像選択手段により択一的に選
択される第１、第２の映像信号を夫々サンプリングし
て、前記複数の信号線を駆動する第１、第２の信号線駆
動信号を生成して前記各表示素子を駆動して、前記液晶
パネルに該第１の映像と第２の映像を分割表示させるこ
とを特徴としている。

【０００９】請求項１記載の発明の液晶表示装置によれ
ば、複数の信号線と複数の走査線をマトリクス状に配設
し、これらの信号線と走査線の各交差部に表示素子を有
する液晶パネルと、基本クロック信号に基づいて映像信
号をサンプリングするタイミングを設定するサンプリン
グ信号を生成するタイミング設定手段と、映像信号に応
じた走査タイミングで前記複数の走査線を順次走査する
走査手段と、前記タイミング設定手段により生成される
サンプリング信号に基づいて映像信号をサンプリングし
て、前記複数の信号線を駆動する信号線駆動信号を生成
して前記各表示素子を駆動する信号駆動手段と、を備え
た液晶表示装置において、前記複数の信号線を所定数毎
に分割して駆動するように前記信号駆動手段を複数並列
に配置し、この各信号駆動手段には、少なくとも２系統
の映像信号入力部と、該映像信号入力部から入力される
第１、第２の映像信号を択一的に選択する映像選択手段
と、を備え、前記タイミング設定手段は、前記基本クロ
ック信号に基づいて第１、第２の映像信号を夫々サンプ
リングするタイミングを設定する第１、第２のサンプリ
ング信号を生成し、前記各信号駆動手段は、前記タイミ
ング設定手段により生成される第１、第２のサンプリン
グ信号に基づいて、前記映像選択手段により択一的に選
択される第１、第２の映像信号を夫々サンプリングし
て、前記複数の信号線を駆動する第１、第２の信号線駆
動信号を生成して前記各表示素子を駆動して、前記液晶
パネルに該第１の映像と第２の映像を分割表示させる。

【００１０】したがって、第１、第２の映像信号を合成
するためのメモリ、プロセッサ等を必要とせずに、該第
１、第２の映像信号を前記各信号駆動手段の映像選択手
段によって１画面表示、２画面表示ともに可能とするこ
とができる。

【００１１】請求項２記載の発明は、請求項１記載の液
晶表示装置において、前記複数の信号駆動手段は、前記
第１、第２の映像信号の各サンプリング開始タイミング
を設定する第１、第２のスタート信号を入力する２系統
のスタート信号入力部と、この各スタート信号入力部を
択一的に選択する入力部選択手段を更に備え、この各信
号駆動手段は、この入力部選択手段により選択されるス
タート信号入力部から入力されるスタート信号に基づい
て、前記映像選択手段により択一的に選択される前記第
１、第２の映像信号の各サンプリング開始タイミングを
任意に設定して、前記複数の信号線を駆動する第１、第
２の信号線駆動信号を生成するタイミングを任意に変更
可能として、該第１の映像と第２の映像の分割表示位置
を任意に変更可能としたことを特徴としている。

【００１２】請求項２記載の発明の液晶表示装置によれ
ば、請求項１記載の液晶表示装置において、前記複数の
信号駆動手段は、前記第１、第２の映像信号の各サンプ
リング開始タイミングを設定する第１、第２のスタート
信号を入力する２系統のスタート信号入力部と、この各
スタート信号入力部を択一的に選択する入力部選択手段
を更に備え、この各信号駆動手段は、この入力部選択手
段により選択されるスタート信号入力部から入力される
スタート信号に基づいて、前記映像選択手段により択一
的に選択される前記第１、第２の映像信号の各サンプリ
ング開始タイミングを任意に設定して、前記複数の信号
線を駆動する第１、第２の信号線駆動信号を生成するタ
イミングを任意に変更可能として、該第１の映像と第２
の映像の分割表示位置を任意に変更可能とする。

【００１３】したがって、請求項１記載の発明の液晶表
示装置の効果に加えて、第１の映像と第２の映像の分割
表示位置を任意に変更可能とすることができる。

【００１４】請求項３記載の発明は、請求項１あるいは
２記載の液晶表示装置において、前記複数の信号駆動手
段は、前記第１、第２の映像の前記液晶パネルにおける
表示形態を設定する表示モード信号を入力するモード信
号入力部と、このモード信号入力部から入力される表示
モード信号により前記映像選択手段による第１、第２の
映像信号の選択状態を制御する制御手段を更に備え、こ
の各信号駆動手段は、表示モード信号により前記映像選
択手段の第１、第２の映像信号の選択状態が制御される
ことにより、前記液晶パネルに該第１の映像あるいは第
２の映像のみを表示し、あるいは該第１、第２の映像を
分割表示することを特徴としている。

【００１５】請求項３記載の発明の液晶表示装置によれ
ば、請求項１あるいは２記載の液晶表示装置において、
前記複数の信号駆動手段は、前記第１、第２の映像の前
記液晶パネルにおける表示形態を設定する表示モード信
号を入力するモード信号入力部と、このモード信号入力
部から入力される表示モード信号により前記映像選択手
段による第１、第２の映像信号の選択状態を制御する制
御手段を更に備え、この各信号駆動手段は、表示モード
信号により前記映像選択手段の第１、第２の映像信号の
選択状態が制御されることにより、前記液晶パネルに該
第１の映像あるいは第２の映像のみを表示し、あるいは
該第１、第２の映像を分割表示する。

【００１６】したがって、請求項１あるいは２記載の発
明の液晶表示装置の効果に加えて、液晶パネルに第１の
映像あるいは第２の映像のみを表示し、あるいは第１、
第２の映像を分割表示する表示モードを任意に変更する
ことができる。

【００１７】請求項４記載の発明は、請求項１〜３のい
ずれかに記載の液晶表示装置において、前記タイミング
設定手段は、前記第２の映像信号を一時的に格納する記
憶手段を更に備え、このタイミング設定手段は、前記第
１のサンプリング信号に基づいて前記第２の映像信号を
前記記憶手段に書き込みまた読み出すタイミングを制御
して、第２のサンプリング信号を前記第１のサンプリン
グ信号に基づいて生成することを特徴としている。

【００１８】請求項４記載の発明の液晶表示装置によれ
ば、請求項１〜３のいずれかに記載の液晶表示装置にお
いて、前記タイミング設定手段は、前記第２の映像信号
を一時的に格納する記憶手段を更に備え、このタイミン
グ設定手段は、前記第１のサンプリング信号に基づいて
前記第２の映像信号を前記記憶手段に書き込みまた読み
出すタイミングを制御して、第２のサンプリング信号を
前記第１のサンプリング信号に基づいて生成する。

【００１９】したがって、請求項１〜３のいずれかに記
載の発明の液晶表示装置の効果に加えて、第１、第２の
映像信号を第１のサンプリング信号のタイミングのみに
よってサンプリングすることが可能となり、同一のタイ
ミングで第１、第２の映像信号の２画面表示を行うこと
ができる。

【００２０】請求項５記載の発明は、請求項４記載の液
晶表示装置において、前記タイミング設定手段は、前記
第１の映像信号に基づいて第３のサンプリング信号を生
成し、該第３のサンプリング信号を前記第１の映像信号
とは独立して内部で生成し維持する内部信号生成手段
と、前記第１、第３のサンプリング信号を比較してタイ
ミングのずれを検出する比較手段と、前記第２、第３の
サンプリング信号を択一的に選択する信号選択手段と、
を更に備え、このタイミング設定手段は、前記第１の映
像信号のタイミングが変化して前記比較手段により前記
第１、第３のサンプリング信号のタイミングのずれが検
出されたときは、前記内部信号生成手段によって新たに
第３のサンプリング信号を生成し直し、前記信号選択手
段により適宜前記第２、第３のサンプリング信号を択一
的に選択し、該選択された第２または第３のサンプリン
グ信号に基づいて前記第２の映像信号を前記記憶手段に
書き込みまた読み出すタイミングを制御して、第２のサ
ンプリング信号を生成することを特徴としている。

【００２１】請求項５記載の発明の液晶表示装置によれ
ば、請求項４記載の液晶表示装置において、前記タイミ
ング設定手段は、前記第１の映像信号に基づいて第３の
サンプリング信号を生成し、該第３のサンプリング信号
を前記第１の映像信号とは独立して内部で生成し維持す
る内部信号生成手段と、前記第１、第３のサンプリング
信号を比較してタイミングのずれを検出する比較手段
と、前記第２、第３のサンプリング信号を択一的に選択
する信号選択手段と、を更に備え、このタイミング設定
手段は、前記第１の映像信号のタイミングが変化して前
記比較手段により前記第１、第３のサンプリング信号の
タイミングのずれが検出されたときは、前記内部信号生
成手段によって新たに第３のサンプリング信号を生成し
直し、前記信号選択手段により適宜前記第２、第３のサ
ンプリング信号を択一的に選択し、該選択された第２ま
たは第３のサンプリング信号に基づいて前記第２の映像
信号を前記記憶手段に書き込みまた読み出すタイミング
を制御して、第２のサンプリング信号を生成する。

【００２２】したがって、請求項４記載の発明の液晶表
示装置の効果に加えて、第１の映像信号のタイミングが
変化した場合にも、信号選択手段によって選択される第
２あるいは第３のサンプリング信号によって、第１、第
２の映像信号のサンプリングのタイミングを一時的に安
定に維持することが可能となり、更に、前記第１の映像
信号のタイミングの変化に対応して内部信号生成手段に
よって第３のサンプリング信号を新たに生成し直し、更
にこの第３のサンプリング信号に基づいて第２のサンプ
リング信号を生成可能となるので、第１の映像信号のタ
イミングのずれによる第２の映像の乱れを防ぎ安定した
画像を表示することができる。

【００２３】

【発明の実施の形態】以下、図１〜図１７を参照して本
発明に係る液晶表示装置の実施の形態を詳細に説明す
る。

【００２４】（第１の実施の形態）図１〜図１０を参照
して、本実施の形態の液晶表示装置１を詳細に説明す
る。まず構成を説明する。

【００２５】図１は、液晶表示装置１の概略構成図であ
り、液晶パネル２に２画面表示をした様子を表してい
る。図１において、液晶表示装置１は、液晶パネル２、
ゲートドライバー３、ソースドライバー４（１）〜
（４）、及び、図示しない（図２参照）クロマインター
フェース５Ａ、クロマインターフェース５Ｂ、ＬＣＤコ
ントローラ６、メモリコントローラ７、画像メモリ８、
Ｄ／Ａコンバータ９等から構成されている。

【００２６】図１において、液晶パネル２は、アクティ
ブマトリックス型が採用されており、図示はしないが、
基板上に複数の走査線（ゲートライン）Ｘｎと信号線
（ソースライン）Ｙｍがマトリックス状に配置されてい
るとともに、これらの走査線Ｘｎと信号線Ｙｍの各交点
にはｎチャンネルＭＯＳ型のＴＦＴ（Thin Film Transi
stor）素子等からなるスイッチング素子（以下、ＴＦＴ
素子という）と、そのＴＦＴ素子の信号線側に画素電極
が接続されて液晶容量を構成することにより、多数の画
素を形成している。

【００２７】各ＴＦＴ素子（図示せず）は、そのゲート
電極がそれぞれ対応する走査線（ゲートライン）Ｘｎに
接続されており、そのソース電極がそれぞれ対応する信
号線（ソースライン）Ｙｍに接続されている。また、各
ＴＦＴ素子は、そのドレイン電極に液晶容量がそれぞれ
接続されており、液晶容量を構成する他方の電極には、
共通電圧（コモン電圧）の供給されるコモンライン（図
示せず）が接続されている。

【００２８】そして、液晶パネル２では、ゲートドライ
バー３及びソースドライバー４（１）〜（４）によって
順次選択された各ＴＦＴ素子に形成された各画素毎の液
晶容量にＶｉｄｅｏ信号に対応するドレイン電圧（信号
駆動電圧）が印加されて、その電荷が保持されることに
より、映像が表示される。

【００２９】ゲートドライバー３は、図示しないシフト
レジスタ及びゲート回路等から構成されており、ＬＣＤ
コントローラ６（図２参照）から入力される垂直駆動制
御信号に基づいて、ゲート電圧（走査駆動電圧）を生成
し、液晶パネル２内の所定の走査線Ｘｎに印加して選択
駆動する。

【００３０】ソースドライバー４（１）は、メインスタ
ート信号入力端子ＳＲＴｍに入力されるメインスタート
信号によってスタート制御されているときには、該メイ
ンスタート信号のタイミングに合わせて、メインＲＧＢ
信号入力端子ＲＧＢｍに入力されるメインＲＧＢ信号を
内部にラッチして、カスケード出力端子Ｃからメインス
タート信号をソースドライバー４（２）のメインスター
ト信号入力端子ＳＲＴｍに対して出力する。以後同様に
メインスタート信号が後段のソースドライバーに伝達さ
れ、ソースドライバー４（４）内部にメインＲＧＢ信号
がラッチされると、所定のタイミングで前記ラッチした
１走査線分のメインＲＧＢ信号を液晶パネル２の信号線
Ｙｍに印加するとともに、次のメインスタート信号を受
けて同様の動作を繰り返す。

【００３１】また、ソースドライバー４（１）は、サブ
スタート信号入力端子ＳＲＴｓに入力されるサブスター
ト信号によってスタート制御されているときには、該メ
インスタート信号のタイミングに合わせて、サブＲＧＢ
信号入力端子ＲＧＢｓに入力されるメインＲＧＢ信号を
内部にラッチして、カスケード出力端子Ｃからサブスタ
ート信号をソースドライバー４（２）のサブスタート信
号入力端子ＳＲＴｓに対して出力する。このとき、ソー
スドライバー４（３）には、ソースドライバー４（１）
に入力されると同時にサブスタート信号入力端子ＳＲＴ
ｓにサブスタート信号が入力されており、該サブスター
ト信号のタイミングに合わせて、サブＲＧＢ信号入力端
子ＲＧＢｓに入力されるサブＲＧＢ信号を内部にラッチ
して、カスケード出力端子Ｃからサブスタート信号をソ
ースドライバー４（４）のサブスタート信号入力端子Ｓ
ＲＴｓに対して出力する。ソースドライバー４（２）、
及び、ソースドライバー４（４）内部にメインＲＧＢ信
号、または、サブＲＧＢ信号がラッチされると、所定の
タイミングで前記ラッチした１走査線分のメインＲＧＢ
信号、及び、サブＲＧＢ信号を液晶パネル２の信号線Ｙ
ｍに印加するとともに、次のサブスタート信号を受けて
同様の動作を繰り返す。

【００３２】以上が、本実施の形態の液晶表示装置１に
ついての図１を参照した概略説明である。次に、このソ
ースドライバー４（１）の構成について図３を参照して
詳細に説明する。図３はソースドライバー４（１）の内
部構成を示す図であり、図３において、ソースドライバ
ー４（１）は、遅延回路ブロック４１、スイッチ４２、
４３、及び、１セル回路４４（１）〜（ｎ）から構成さ
れており、外部端子として、メインスタート信号入力端
子ＳＲＴｍ、サブスタート信号入力端子ＳＲＴｓ、２画
面モード信号入力端子Ｍ、メインＲＧＢ信号入力端子Ｒ
ＧＢｍ、サブＲＧＢ信号入力端子ＲＧＢｓ、カスケード
出力端子Ｃ、及び、ドライバー出力端子ＯＵＴ（１）〜
（ｎ）を有している。

【００３３】図３において、スイッチ４２は、２画面モ
ード信号入力端子Ｍから入力される２画面モード信号に
よって切り替え制御され、２画面モード信号がＬｏｗ信
号のとき（１画面表示時）は遅延回路ブロック４１とメ
インスタート信号入力端子ＳＲＴｍを接続し、２画面モ
ード信号がＨｉｇｈ信号のとき（２画面表示時）は遅延
回路ブロック４１とサブスタート信号入力端子ＳＲＴｓ
を接続する。

【００３４】スイッチ４３は２画面モード信号入力端子
Ｍから入力される２画面モード信号によって切り替え制
御され、２画面モード信号がＬｏｗ信号のときは１セル
回路４４（１）〜（ｎ）のそれぞれとメインＲＧＢ信号
入力端子ＲＧＢｍを接続し、２画面モード信号がＨｉｇ
ｈ信号のときは１セル回路４４（１）〜（ｎ）のそれぞ
れとサブＲＧＢ信号入力端子ＲＧＢｓを接続する。ま
た、スイッチ４３は、Ｒ、Ｇ、Ｂそれぞれの信号を伝達
するための３つのスイッチを有しており、例えば図３で
は、Ｂ信号を入力とするスイッチが１セル回路４４
（１）と接続され、Ｇ信号を入力とするスイッチが１セ
ル回路４４（２）と接続され、Ｒ信号を入力とするスイ
ッチが１セル回路４４（３）と接続されというように、
１セル回路４４（ｎ）まで順次接続されている。

【００３５】遅延回路ブロック４１は、スイッチ４２を
介して伝達されるスタート信号（以下、単にスタート信
号といえば、メインスタート信号入力端子ＳＲＴｍに入
力されるメインスタート信号、あるいは、サブスタート
信号入力端子ＳＲＴｓに入力されるサブスタート信号の
何れかを指す。）を入力として、スタート信号ノイズを
回避するために所定の時間分該スタート信号を遅延させ
１セル回路４４（１）に対して出力する。

【００３６】１セル回路４４（１）〜（ｎ）は、それぞ
れの内部のレジスタ部がｎ個直列に接続されることによ
りｎシフトレジスタを構成し、該ｎシフトレジスタ部に
おいてスタート信号を順次後段に伝達し、また、それぞ
れの内部のラッチ部において該スタート信号のタイミン
グに合わせて、入力されたＲＧＢ信号（以下、単にＲＧ
Ｂ信号といえば、メインＲＧＢ信号入力端子ＲＧＢｍに
入力されたメインＲＧＢ信号、あるいは、サブＲＧＢ信
号入力端子ＲＧＢｓに入力されたサブＲＧＢ信号の何れ
かを指す。）をラッチし、それぞれの内部のアンプによ
って該ＲＧＢ信号を所定の電圧レベルに増幅した後、そ
れぞれのドライバー出力端子ＯＵＴ（１）〜（ｎ）から
出力する。また、１セル回路４４（ｎ）は、前段から入
力されたスタート信号をカスケード出力端子Ｃから後段
のソースドライバー４（２）に対して出力する。

【００３７】なお、図３においてＲＧＢ信号は、Ｂ信号
が１セル回路４４（１）に入力され、Ｇ信号が１セル回
路４４（２）に入力され、Ｒ信号がソースドライバー４
（３）に入力されるというように、前段のソースドライ
バー４４から順にＢ、Ｇ、Ｒの信号が繰り返し入力され
るように回路が構成されているが、ＲＧＢ信号の入力順
序はこの図３の順序に限定されるものではなく、液晶パ
ネル２に正しく映像が表示されるのであれば任意に変更
可能である。

【００３８】以上が、ソースドライバー４（１）の内部
回路構成についての説明であり、ソースドライバー４
（２）〜（４）についても同様である。更に、このソー
スドライバー４（１）内の前記１セル回路４４（１）の
内部回路構成例を、図４に示す。

【００３９】図４において、１セル回路４４（１）は、
３ステート反転ゲート１０１、１０４、反転ゲート１０
２、１０３、１０７、ＮＯＲゲート１０５、１０６、ス
イッチ１０８、１０９、１１０、１１１、１１５、１１
６、コンデンサ１１２、１１３、及び、アンプ１１４に
よって構成されており、外部端子として、シフトレジス
タ入力端子ＩＮ、シフトレジスタ出力端子ＯＵＴ、クロ
ック入力端子ＣＫ、反転クロック入力端子ＣＫＢ、ラッ
チ部制御端子Ｌ、Ｄ側ラッチ部制御端子ＤＯＮ、Ｕ側ラ
ッチ部制御端子ＵＯＮ、ＲＧＢ信号入力端子ＲＧＢIN、
ＲＧＢ信号出力端子ＲＧＢOUT 、アウトプット・イネー
ブル端子ＯＥ、及び、クリア端子ＣＬＲを有している。
これらの外部端子の入出力信号は以下の通りである。

【００４０】シフトレジスタ入力端子ＩＮには、遅延回
路ブロック４１を介してタイミング制御されたスタート
信号が入力され、内部の回路を経て、シフトレジスタ出
力端子ＯＵＴからは該スタート信号が後段の１セル回路
４４（２）に対して出力される。クロック入力端子ＣＫ
には、１セル回路４４（１）の動作タイミングを制御す
るマスタークロックＭＣＬＫが、反転クロック入力端子
ＣＫＢには、前記マスタークロックＭＣＬＫを反転した
信号がそれぞれ入力される。ラッチ部制御端子Ｌには、
１セル回路４４（１）内のラッチ部１２１を制御するた
めに走査線カウント信号ＨＣＮＴが入力される。この走
査線カウント信号ＨＣＮＴは、１Ｈ（水平走査の１周
期）毎に反転される信号であり、該信号の反転によって
ラッチ部１２１はＵ側ラッチ部１２１ＵとＤ側ラッチ部
１２１Ｄとを切り替えるよう制御される。

【００４１】Ｕ側ラッチ部制御端子ＵＯＮには、ラッチ
部制御端子Ｌに入力される信号と同一の走査線カウント
信号ＨＣＮＴが入力され、Ｄ側ラッチ部制御端子ＤＯＮ
には、該走査線カウント信号ＨＣＮＴの反転信号（図４
中では、反転信号であることを、信号を表すＨＣＮＴに
バーを付けることによって表している。）が入力され
て、これら互いに逆位相の２つの信号により、前記ラッ
チ部制御端子Ｌに入力される走査線カウント信号ＨＣＮ
Ｔによるラッチ部１２１の制御と合わせて、ラッチ部１
２１がラッチ機能を有するようＵ側ラッチ部１２１Ｕ、
及び、Ｄ側ラッチ部１２１Ｄを制御する。

【００４２】ＲＧＢ信号入力端子ＲＧＢINには、ＲＧＢ
信号（ここでは、図３においてメインＲＧＢ信号入力端
子ＲＧＢｍに入力されたメインＲＧＢ信号、あるいは、
サブＲＧＢ信号入力端子ＲＧＢｓに入力されたサブＲＧ
Ｂ信号のいずれかのＢ信号）が入力され、前記ラッチ部
１２１によってラッチされた後、走査線カウント信号Ｈ
ＣＮＴによる制御によって走査信号の水平同期に合わせ
た所定のタイミングで、内部回路を経てＲＧＢ信号出力
端子ＲＧＢOUT から出力される。該出力されたＲＧＢ信
号は、図３におけるソースドライバー４（１）のドライ
バー出力端子ＯＵＴ（１）から液晶パネル２を構成する
各液晶素子に対して出力される。

【００４３】アウトプット・イネーブル端子ＯＥには、
１セル回路４４（１）のＲＧＢ信号出力端子ＲＧＢOUT
からの出力を可能にするＯＥ（Output Enable ）信号が
入力される。クリア端子ＣＬＲには、１セル回路４４
（１）のＲＧＢ信号出力端子ＲＧＢOUT からの出力を消
去するクリア信号が入力される。

【００４４】次いで、この１セル回路４４（１）の内部
回路構成を詳細に説明する。

【００４５】３ステート反転ゲート１０１は、図３に示
した遅延回路ブロック４１から出力されシフトレジスタ
入力端子ＩＮに入力されるスタート信号（Ｌｏｗのパル
ス信号）を反転してＨｉｇｈのパルス信号として、反転
ゲート１０２及び反転ゲート１０３に対して出力する。
ただし、３ステート反転ゲート１０１は、クロック入力
端子ＣＫに入力されるマスタークロックＭＣＬＫによっ
て出力動作が制御され、マスタークロックＭＣＬＫがＨ
ｉｇｈのときは入力信号を反転して出力し、マスターク
ロックＭＣＬＫがＬｏｗのときは出力をハイインピーダ
ンスとして入力と出力を遮断する。

【００４６】反転ゲート１０２は、３ステート反転ゲー
ト１０１によって反転されてＨｉｇｈのパルス信号とな
って出力されるスタート信号を反転して、Ｌｏｗのパル
ス信号としてＮＯＲゲート１０５の一方の入力端子、及
び、ＮＯＲゲート１０６の一方の入力端子に対して出力
する。反転ゲート１０３は、３ステート反転ゲート１０
１によって反転されてＨｉｇｈのパルス信号となって出
力されるスタート信号を反転して、Ｌｏｗのパルス信号
として３ステート反転ゲート１０４、及び、シフトレジ
スタ出力端子ＯＵＴから後段の１セル回路４４（２）の
シフトレジスタ入力端子ＩＮに対して出力する。

【００４７】３ステート反転ゲート１０４は、反転ゲー
ト１０３から出力される、シフトレジスタ出力端子ＯＵ
Ｔから後段の１セル回路４４（２）のシフトレジスタ入
力端子ＩＮに対して出力する信号と同じＬｏｗのパルス
信号を反転して、反転ゲート１０３の入力にフィードバ
ックする。ただし、３ステート反転ゲート１０４は、反
転クロック入力端子ＣＫＢに入力されるマスタークロッ
クＭＣＬＫの反転信号（図４中では、反転信号であるこ
とを、信号を表すＭＣＬＫにバーを付けることによって
表している。）によって出力動作が制御され、マスター
クロックＭＣＬＫの反転信号がＨｉｇｈのときは入力信
号を反転して出力し、マスタークロックＭＣＬＫの反転
信号がＬｏｗのときは出力をハイインピーダンスとして
入力と出力を遮断する。この３ステート反転ゲート１０
４による信号のフィードバックによって、反転ゲート１
０３及び３ステート反転ゲート１０４で構成される回路
がラッチ機能を有し、３ステート反転ゲート１０１、反
転ゲート１０２、反転ゲート１０３、及び、３ステート
反転ゲート１０４によってレジスタ部１２０を構成す
る。

【００４８】ＮＯＲゲート１０５は、反転ゲート１０２
から出力される前記Ｌｏｗパルス信号を一方の入力と
し、また、ラッチ部制御端子Ｌに入力される走査線カウ
ント信号ＨＣＮＴを他方の入力とし、これら２つの信号
を入力とするＮＯＲ演算を行いスイッチ１０８を制御す
る信号を出力する。ＮＯＲゲート１０６は、反転ゲート
１０２から出力される前記Ｌｏｗパルス信号を一方の入
力とし、また、ラッチ部制御端子Ｌに入力される走査線
カウント信号ＨＣＮＴを反転ゲート１０７によって反転
された走査線カウント信号ＨＣＮＴの反転信号を他方の
入力とし、これら２つの信号を入力とするＮＯＲ演算を
行いスイッチ１０９を制御する信号を出力する。反転ゲ
ート１０７は、ラッチ部制御端子Ｌに入力される走査線
カウント信号ＨＣＮＴを反転してＮＯＲゲート１０６の
一方の入力端子に対して出力する。

【００４９】スイッチ１０８は、前記ＮＯＲゲート１０
５から出力される信号がＨｉｇｈのときはＯＮに、該信
号がＬｏｗのときはＯＦＦに制御され、ＯＮのときには
ＲＧＢ信号入力端子ＲＧＢINに入力されるＲＧＢ信号
（ここでは、図３に示すようにＢ信号。前述したとおり
順序は任意であるので一般的には、Ｒ信号、Ｇ信号、Ｂ
信号のいずれかを指す。）をコンデンサ１１２に対して
出力する。コンデンサ１１２は、一方の端子は接地さ
れ、他方の端子はスイッチ１０８及びスイッチ１１０と
接続されており、スイッチ１０８を介して入力されたＲ
ＧＢ信号を充電することにより、スイッチ１１０がＯＮ
になるまでの間該信号をラッチし、スイッチ１１０がＯ
Ｎになると充電されていた該信号をスイッチ１１０に対
して出力する。このコンデンサ１１２がラッチ機能を果
たすために、スイッチ１０８及びスイッチ１１０の内い
ずれか一方は必ずＯＦＦであるように、前記ＮＯＲゲー
ト１０５から出力される信号、及び、Ｕ側ラッチ部制御
端子ＵＯＮに入力される走査線カウント信号ＨＣＮＴに
よってスイッチ１０８、及び、スイッチ１１０が制御さ
れている。すなわち、スイッチ１１０は、Ｕ側ラッチ部
制御端子ＵＯＮに入力される走査線カウント信号ＨＣＮ
ＴがＨｉｇｈのときはＯＮに、該信号がＬｏｗのときは
ＯＦＦに制御され、ＯＮのときには前記コンデンサ１１
２に充電されていたＲＧＢ信号をアンプ１１４に対して
出力する。この、スイッチ１０８、スイッチ１１０、及
び、コンデンサ１１２による回路は、Ｕ側ラッチ部１２
１Ｕを構成している。

【００５０】スイッチ１０９は、前記ＮＯＲゲート１０
６から出力される信号がＨｉｇｈのときはＯＮに、該信
号がＬｏｗのときはＯＦＦに制御され、ＯＮのときには
ＲＧＢ信号入力端子ＲＧＢINに入力されるＲＧＢ信号を
コンデンサ１１３に対して出力する。コンデンサ１１３
は、一方の端子は接地され、他方の端子はスイッチ１０
９及びスイッチ１１１と接続されており、スイッチ１０
９を介して入力されたＲＧＢ信号を充電することによ
り、スイッチ１１１がＯＮになるまでの間該信号をラッ
チし、スイッチ１１１がＯＮになると充電されていた該
信号をスイッチ１１１に対して出力する。このコンデン
サ１１３がラッチ機能を果たすために、スイッチ１０９
及びスイッチ１１１の内いずれか一方は必ずＯＦＦであ
るように、前記ＮＯＲゲート１０６から出力される信
号、及び、Ｄ側ラッチ部制御端子ＤＯＮに入力される走
査線カウント信号ＨＣＮＴの反転信号によってスイッチ
１０９、及び、スイッチ１１１が制御されている。すな
わち、スイッチ１１１は、Ｄ側ラッチ部制御端子ＤＯＮ
に入力される走査線カウント信号ＨＣＮＴの反転信号が
ＨｉｇｈのときはＯＮに、該信号がＬｏｗのときはＯＦ
Ｆに制御され、ＯＮのときには前記コンデンサ１１３に
充電されていたＲＧＢ信号をアンプ１１４に対して出力
する。この、スイッチ１０９、スイッチ１１１、及び、
コンデンサ１１３による回路は、Ｄ側ラッチ部１２１Ｄ
を構成している。更に、このＤ側ラッチ部１２１Ｄと前
記Ｕ側ラッチ部１２１Ｕによってラッチ部１２１を構成
している。

【００５１】アンプ１１４は、入力側がスイッチ１１０
及びスイッチ１１１と接続され、コンデンサ１１２によ
ってラッチされたＲＧＢ信号がスイッチ１１０を介し
て、あるいは、コンデンサ１１３によってラッチされた
ＲＧＢ信号がスイッチ１１１を介して入力され、該入力
されたＲＧＢ信号を所定の電圧レベルに増幅してスイッ
チ１１５に対して出力する。スイッチ１１５は、アウト
プット・イネーブル端子ＯＥに入力されるＯＥ信号がＨ
ｉｇｈのときはＯＮに、ＬｏｗのときはＯＦＦになるよ
う制御され、ＯＮのときにはアンプ１１４から出力され
たＲＧＢ信号をＲＧＢ信号出力端子ＲＧＢOUT に対して
出力し、ＯＦＦのときには出力信号を遮断する。スイッ
チ１１６は、クリア端子ＣＬＲに入力されるクリア信号
がＨｉｇｈのときはＯＦＦに、該クリア信号がＬｏｗの
ときはＯＮに制御され、ＯＮのときには電源からの所定
の信号をＲＧＢ信号出力端子ＲＧＢOUT から出力するこ
とにより液晶パネル２に表示される画像を消去する。

【００５２】以上が、１セル回路４４（１）の内部回路
構成の説明であり、１セル回路４４（２）〜（ｎ）につ
いても同様である。次に、図２を参照して、ドライバ駆
動制御のための図１には図示しないクロマ周辺回路につ
いて説明する。

【００５３】図２は、クロマ周辺回路の概略回路構成を
示したブロック図である。図２において、クロマ周辺回
路は、クロマインターフェース５Ａ、５Ｂ、ＬＣＤコン
トローラ６、メモリコントローラ７、画像メモリ８、及
び、Ｄ／Ａコンバータ９によって構成されている。

【００５４】クロマインターフェース５Ａは、アナログ
複合映像信号であるＶｉｄｅｏ信号１を入力とし、該信
号をＲ、Ｇ、Ｂの各映像信号に分離し、内部の反転回路
でＲ、Ｇ、Ｂの映像信号の極性を反転させてソースドラ
イバー４（１）〜（４）に対して出力すると同時に、入
力されたＶｉｄｅｏ信号１から複合同期信号ＣＳＹＮＣ
１を分離してＬＣＤコントローラ６に対して出力する。

【００５５】ＬＣＤコントローラ６は、後述する同期制
御（図５参照）を行う同期分離回路６０、同期分離回路
６１、同期検出回路６２、同期比較回路６３、メモリ用
垂直同期選択回路６４等によって構成されており、クロ
マインターフェース５Ａから出力される複合同期信号Ｃ
ＳＹＮＣ１、及び、クロマインターフェース５Ｂから出
力される複合同期信号ＣＳＹＮＣ２を入力として、ドラ
イバ制御信号を出力してゲートドライバー３とソースド
ライバー４（１）〜（４）の制御を行い、更に、Ｖｉｄ
ｅｏ信号２の同期制御を行うための同期切換信号、及
び、メモリ用同期信号をメモリコントローラ７に対して
出力する。

【００５６】メモリコントローラ７は、ＬＣＤコントロ
ーラ６から出力される同期切換信号、及び、メモリ用同
期信号を入力として、垂直同期変化による誤動作が生じ
ないように画像メモリ８の書き込みタイミング等を制御
する。画像メモリ８は、入力されたディジタル複合映像
信号であるＶｉｄｅｏ信号２を蓄積し、メモリコントロ
ーラ７から出力される制御信号により制御されるタイミ
ングで、該入力されたＶｉｄｅｏ信号２をＤ／Ａコンバ
ータ９に対して出力する。Ｄ／Ａコンバータ９は、画像
メモリ８から出力されたＶｉｄｅｏ信号を入力とし、該
信号をディジタル信号からアナログ信号に変換してクロ
マインターフェース５Ｂに対して出力する。

【００５７】クロマインターフェース５Ｂは、Ｄ／Ａコ
ンバータ９から出力されるＶｉｄｅｏ信号２を入力と
し、該信号をＲ、Ｇ、Ｂの各映像信号に分離し、内部の
反転回路でＲ、Ｇ、Ｂの映像信号の極性を反転させてソ
ースドライバー４（１）〜（４）に対して出力すると同
時に、入力されたＶｉｄｅｏ信号２から複合同期信号Ｃ
ＳＹＮＣ２を分離してＬＣＤコントローラ６に対して出
力する。

【００５８】以上が、ドライバ駆動制御のためのクロマ
周辺回路についての説明である。次いで、前記ＬＣＤコ
ントローラ６の内部の同期制御回路について図５〜図９
を参照して詳細に説明する。

【００５９】図５は、ＬＣＤコントローラ６内部の同期
制御回路の概略構成を示すブロック図である。図５にお
いて、同期分離回路６０は、後に例示的に説明する図６
に示すような構成の回路であり、クロマインターフェー
ス５Ａから出力される複合同期信号ＣＳＹＮＣ１を入力
とし、該信号から同期信号と映像信号との振幅の差を利
用して外部垂直同期信号ＶＤＯを取り出し、同期比較回
路６３に対して該外部垂直同期信号ＶＤＯを出力する。
同期分離回路６１も同様に、後に詳細に説明する図６に
示す構成の回路であり、クロマインターフェース５Ｂか
ら出力される複合同期信号ＣＳＹＮＣ２を入力とし、該
信号から同期信号と映像信号との振幅の差を利用して内
部垂直同期信号ＶＤ２を取り出し、メモリ用垂直同期選
択回路６４に対して該内部垂直同期信号ＶＤ２を出力す
る。

【００６０】同期検出回路６２は、後に例示的に説明す
る図７に示すような構成の回路であり、同期比較回路６
３から出力される同期一致・不一致信号、及び、クロマ
インターフェース５Ａから出力される複合同期信号ＣＳ
ＹＮＣ１を入力とし、同期比較回路６３から同期一致・
不一致信号として同期不一致を示すＨｉｇｈ信号が入力
されると、複合同期信号ＣＳＹＮＣ１から同期信号と映
像信号との振幅の差を利用して外部垂直同期信号を取り
出し、この外部垂直同期信号を基に内部同期信号源によ
り内部垂直同期信号ＶＤ１を生成し、該内部垂直同期信
号ＶＤ１を同期比較回路６３及びメモリ用垂直同期選択
回路６４に対して出力する。

【００６１】同期比較回路６３は、後に例示的に説明す
る図７に示すような構成の回路であり、同期分離回路６
０から出力される外部垂直同期信号ＶＤＯと、同期検出
回路６２から出力される内部垂直同期信号ＶＤ１を入力
とし、該２つの信号を比較して、該２つの信号の同期が
不一致となった場合には、同期一致・不一致信号として
同期不一致を示すＨｉｇｈ信号を同期検出回路６２、及
び、メモリ用垂直同期選択回路６４に対して出力する。

【００６２】メモリ用垂直同期選択回路６４は、後に例
示的に説明する図８に示すような構成の回路であり、同
期分離回路６１から出力される内部垂直同期信号ＶＤ
２、同期検出回路６２から出力される内部垂直同期信号
ＶＤ１、及び、同期比較回路６３から出力される同期一
致・不一致信号を入力とし、同期切換信号、及びメモリ
用同期信号をメモリコントローラ７に対して出力する。
詳細には、同期不一致を示すＨｉｇｈ信号が入力されて
いるとき、すなわち同期分離回路６０から出力される外
部垂直同期信号ＶＤＯと同期検出回路６２から出力され
る内部垂直同期信号ＶＤ１の同期が不一致であると同期
比較回路６３によって判断されたときには、メモリ画面
が乱れないようにするために、同期不一致を示すＨｉｇ
ｈ信号が入力されて直ちには同期切換を行わず、メモリ
用同期信号をに同期分離回路６１から出力される内部垂
直同期信号ＶＤ２としてメモリコントローラ７に対して
出力する。そして、同期一致・不一致信号が入力された
同期検出回路６２によって改めて内部垂直同期信号ＶＤ
１が生成されて、同期分離回路６０から出力される外部
垂直同期信号ＶＤＯと同期検出回路６２から出力される
内部垂直同期信号ＶＤ１の同期が一致していると同期比
較回路６３によって判断され、メモリ用垂直同期選択回
路６４に同期一致信号を示すＬｏｗ信号が入力されたと
きには、メモリ用同期信号を内部垂直同期信号ＶＤ２か
ら内部垂直同期信号ＶＤ１に切り替えると同時に同期切
換信号としてＨｉｇｈ信号をメモリコントローラ７に対
して出力して、メモリコントローラ７に同期が変化する
ことを知らせる。更に、内部垂直同期信号ＶＤ２の同期
が新たに生成された内部垂直同期信号ＶＤ１の同期と一
致したときには、再びメモリ用同期信号を内部垂直同期
信号ＶＤ２に切り替えてメモリコントローラ７に対して
出力する。

【００６３】以下、図６〜図８を参照して、前記同期分
離回路６０、６１、同期検出回路６２、同期比較回路６
３、及び、メモリ用垂直同期選択回路６４の内部回路構
成例を説明する。なお、図６〜図８における複合同期信
号ＣＳＹＮＣ１、基本クロックＣＫ、クロックＣＫＨ
１、ＣＫＨ３、及び、ＣＫＨ４は、図９のタイミングチ
ャートに示すような信号であり、基本クロックＣＫは、
図示しない発振回路で作られたＤｕｔｙ＝５０％のクロ
ック、ＣＫＨ１、ＣＫＨ３、ＣＫＨ４は、複合同期信号
ＣＳＹＮＣ１中の水平同期信号に同期し、水平同期信号
を元に図示しない水平デコーダでデコードして作られる
信号である。また、図９に示すクロックＣＫＨ１、ＣＫ
Ｈ３、及び、ＣＫＨ４の複数のパターンのクロックを使
い分けている理由は、各信号がクリティカルにならない
ようにするためで、クリティカルにならないようにでき
るクロック信号であれば図９に示すパターン以外の信号
であってもよい。

【００６４】図６を参照して、前記同期分離回路６０、
６１の内部回路構成例を説明する。図６において、同期
分離回路６０、６１は、フリップフロップ６０１、アッ
プダウンカウンタ６０２、垂直同期検出デコーダ６０
３、ＪＫフリップフロップ６０４、及び、その他の論理
演算素子から構成されており、複合同期信号ＣＳＹＮＣ
（同期分離回路６０に入力される複合同期信号ＣＳＹＮ
Ｃ１、あるいは、同期分離回路６１に入力される複合同
期信号ＣＳＹＮＣ２）、及び基本クロックＣＫを入力と
し、垂直同期信号ＶＳ（同期分離回路６０から出力され
る外部垂直同期信号ＶＤＯ、あるいは、同期分離回路６
１から出力される内部垂直同期信号ＶＤ２）を出力す
る。

【００６５】フリップフロップ６０１は、複合同期信号
ＣＳＹＮＣを入力として内部にラッチし、基本クロック
ＣＫの立ち下がりエッジで出力する。アップダウンカウ
ンタ６０２は、制御端子Ｃに入力されるアップ・ダウン
識別信号によってカウントアップ動作、または、カウン
トダウン動作をするように制御され、クロック端子ＣＫ
に論理演算素子を介して入力される基本クロックＣＫに
よってカウント動作をし、垂直同期検出デコーダ６０３
と接続された８ｂｉｔのカウント出力端子にカウント値
を出力する。

【００６６】垂直同期検出デコーダ６０３は、アップダ
ウンカウンタ６０２からデータ入力端子Ａ０〜Ａ７、Ａ
０Ｂ〜Ａ７Ｂに入力されるカウント値が１フィールド
（１画面分のデータ）を表す所定の値になったときはセ
ット端子ＳＥＴからＨｉｇｈ信号パルスをＪＫフリップ
フロップ６０４の端子Ｊに対して出力し、続いてカウン
ト値をリセットするとともに、リセット端子ＲＥＳＥＴ
からＨｉｇｈ信号パルスをＪＫフリップフロップ６０４
の端子Ｋに対して出力すると同時にカウントを開始す
る。

【００６７】ＪＫフリップフロップ６０４は、クロック
入力端子ＣＫに入力される基本クロックＣＫのタイミン
グで動作し、垂直同期検出デコーダ６０３のセット端子
ＳＥＴから端子Ｊに入力されるＨｉｇｈ信号パルス（こ
のとき端子ＫはＬｏｗ）によって垂直同期信号ＶＳとし
てＨｉｇｈ信号を出力し、更に直後に続くリセット端子
ＲＥＳＥＴから端子ＫへのＨｉｇｈ信号パルス（このと
き端子ＪはＬｏｗ）によって垂直同期信号ＶＳをＬｏｗ
信号にし、セット端子ＳＥＴ、及び、リセット端子ＲＥ
ＳＥＴからＨｉｇｈ信号の出力がない期間は、垂直同期
信号ＶＳとして該Ｌｏｗ信号を保持する。このことによ
り、垂直同期信号としてＨｉｇｈパルス信号が生成され
る。

【００６８】図７を参照して、同期検出回路６２、同期
比較回路６３の内部回路構成例を説明する。図７におい
て、同期検出回路６２、同期比較回路６３は、回路構成
素子を共有して、垂直デコーダ６２１、１０ｂｉｔバイ
ナリカウンタ６２２、同期一致カウント部６２３、５ｂ
ｉｔバイナリカウンタ６３１、同期比較用ＡＮＤゲート
６３２、同期検出部６３３、及び、その他の論理演算子
から構成されており、同図に示す回路構成によって同期
検出、同期比較の両方の機能を有している。すなわち、
複合同期信号ＣＳＹＮＣ１（ただし、図７では複合同期
信号ＣＳＹＮＣ１を基に生成されるＣＫＨ１を入力とし
て示している。）、及び、外部垂直同期信号ＶＤＯを入
力とし、内部垂直同期信号ＶＤ１、及び、同期一致・不
一致信号を出力する。

【００６９】１０ｂｉｔバイナリカウンタ６２２は、ク
ロック入力端子ＣＫに入力されるＣＫＨ１によってカウ
ント動作をして、複合同期信号ＣＳＹＮＣ１の水平同期
信号数をカウントし、該カウント値を垂直デコーダ６２
１に対して出力する。また、リセット端子ＲＥＳＥＴに
入力される、同期検出部６３３から出力される外部垂直
同期信号ＶＤＯ、あるいは、内部垂直同期信号ＶＤ１の
垂直同期信号パルスによって前記カウント値をリセット
する。

【００７０】垂直デコーダ６２１は、１０ｂｉｔバイナ
リカウンタ６２２から入力される水平同期信号のカウン
ト値が４８０（有効走査線数：映像が見えている部分の
走査線数）になると端子Ｑ２からＨｉｇｈ信号パルスを
出力し、該カウント値が５２４（見えない部分を含む１
フィールド当たりの走査線数）になると端子Ｑ１からＨ
ｉｇｈ信号パルスを出力する。

【００７１】同期検出部６３３は、外部垂直同期信号Ｖ
ＤＯを入力として、クロックＣＫＨ１、及び、ＣＫＨ３
のタイミングで動作し、外部から取り込んだ外部垂直同
期信号ＶＤＯの垂直同期信号パルスを検出する。

【００７２】同期比較用ＡＮＤゲート６３２は、同期検
出部６３３で生成された外部垂直同期信号パルス、及
び、垂直デコーダ６２１で生成された内部垂直同期信号
ＶＤ１を入力としてＡＮＤ演算を行い、５ｂｉｔバイナ
リカウンタ６３１のリセット端子Ｒ、及び、同期一致カ
ウント部６２３のクロック端子ＣＫに対して出力する。
すなわち、外部垂直同期信号ＶＤＯと内部垂直同期信号
ＶＤ１の同期が一致していれば５ｂｉｔバイナリカウン
タ６３１をリセットすると同時に同期一致カウント部６
２３をカウントアップする。

【００７３】５ｂｉｔバイナリカウンタ６３１は、５つ
のカウンタを直列した５ｂｉｔバイナリカウンタであ
り、最後段のカウンタの端子Ｘの出力はカウント値が
「２の（５−１）乗」すなわち「１６」となったときに
Ｈｉｇｈとなる。この５ｂｉｔバイナリカウンタ６３１
は、同期比較用ＡＮＤゲート６３２により外部垂直同期
信号ＶＤＯと内部垂直同期信号ＶＤ１の同期が一致して
いると判断されたときには、リセットがかかっている状
態になるのでカウント動作を行わず、外部垂直同期信号
ＶＤＯと内部垂直同期信号ＶＤ１の同期が一致せずに同
期比較用ＡＮＤゲート６３２によるリセットが解除され
ているときには、その間の内部垂直同期信号ＶＤ１の周
期数をカウントする。すなわち、同期ずれの数を１６同
期までカウントし、同期ずれが１６同期に達したときに
は、最後段のカウンタの端子Ｘから同期一致・不一致信
号として同期不一致を示すＨｉｇｈ信号を同期一致カウ
ント部６２３のリセット端子Ｒ、及び、外部の図５に示
す同期検出回路６２、及び、メモリ用垂直同期選択回路
６４に対して出力する。

【００７４】同期一致カウント部６２３は、３つのカウ
ンタを直列した３ｂｉｔバイナリカウンタ、及び、該３
ｂｉｔバイナリカウンタ最後段の更に後段に接続された
ＮＯＲラッチからなり、該３ｂｉｔバイナリカウンタ最
後段のカウンタの端子Ｘの出力はカウント値が「２の
（３−１）乗」すなわち「４」となったときにＨｉｇｈ
となり、このＨｉｇｈ信号を反転したＬｏｗ信号が反転
端子ＸＢからＮＯＲラッチの反転リセット端子ＲＢに入
力されることにより、ＮＯＲラッチのＸ端子からはＬｏ
ｗ信号が出力される。この同期一致カウント部６２３
は、５ｂｉｔバイナリカウンタ６３１から入力される同
期不一致を示すＨｉｇｈ信号によってリセットされると
同時に、内部のＮＯＲラッチがセットされ、該ＮＯＲラ
ッチからＨｉｇｈ信号を同期検出部６３３に対して出力
し、垂直デコーダ６２１のリセット端子ＲＥＳＥＴに入
力する垂直同期信号として外部垂直同期信号ＶＤＯをも
採用するよう同期検出部６３３を制御する。また、前記
リセット後、同期比較用ＡＮＤゲート６３２から外部垂
直同期信号ＶＤＯと内部垂直同期信号ＶＤ１の同期が一
致していることを示すＨｉｇｈ信号パルスが入力される
と該パルス数をカウントし、該カウント値が４に達する
と前記内部のＮＯＲラッチをリセットして、同期検出部
６３３に対してＬｏｗ信号を出力することによって同期
検出部６３３から外部垂直同期信号ＶＤＯが出力されな
いよう同期検出部６３３を制御する。

【００７５】図８を参照して、メモリ用垂直同期選択回
路６４の内部回路構成例を説明する。図８において、メ
モリ用垂直同期選択回路６４は、安定化検出部６４１、
ＮＯＲラッチ６４２、同期信号選択部６４３、同期比較
部６４４、及び、同期一致カウント部６４５から構成さ
れており、同期一致・不一致信号、内部垂直同期信号Ｖ
Ｄ１、及び、内部垂直同期信号ＶＤ２（図８中では、複
合同期信号ＣＳＹＮＣ２を同期分離回路６１に入力する
段から示している。）を入力とし、同期切換信号、及
び、メモリ用同期信号をメモリコントローラ７に対して
出力する。

【００７６】安定化検出部６４１は、入力される同期一
致・不一致信号がＨｉｇｈ信号（同期不一致を示す）か
らＬｏｗ信号（同期一致を示す）に変化すると、この変
化を検出して同期安定化パルス（Ｈｉｇｈ信号パルス）
をＮＯＲラッチ６４２のセット端子Ｓ、及び、同期一致
カウント部６４５のリセット端子Ｒに対して出力する。

【００７７】ＮＯＲラッチ６４２は、安定化検出部６４
１からセット端子Ｓに入力される同期安定化パルスによ
りセットされて、端子Ｘから同期切換信号としてＨｉｇ
ｈ信号を同期信号選択部６４３、及び、外部のメモリコ
ントローラ７に対して出力し、同期一致カウント部６４
５からリセット端子ＲにＨｉｇｈ信号が入力されるとリ
セットされて、端子Ｘから同期切換信号としてＬｏｗ信
号を同期信号選択部６４３、及び、外部のメモリコント
ローラ７に対して出力する。

【００７８】同期信号選択部６４３は、ＮＯＲラッチ６
４２から入力される同期切換信号がＨｉｇｈのときは、
メモリ用同期信号として同期比較部６４４から入力され
る内部垂直同期信号ＶＤ１を選択してメモリコントロー
ラ７に対して出力し、ＮＯＲラッチ６４２から入力され
る同期切換信号がＬｏｗのときは、メモリ用同期信号と
して同期比較部６４４から入力される内部垂直同期信号
ＶＤ２を選択してメモリコントローラ７に対して出力す
る。

【００７９】同期比較部６４４は、内部垂直同期信号Ｖ
Ｄ１、及び、内部垂直同期信号ＶＤ２（図８では、複合
同期信号ＣＳＹＮＣ２が同期分離回路６１によって垂直
同期分離される段から表している。）を入力として、ク
ロックＣＫＨ１、及び、ＣＫＨ３のタイミングで動作
し、内部垂直同期信号ＶＤ１と内部垂直同期信号ＶＤ２
の垂直同期パルスを比較して、同期が一致する場合は同
期一致カウント部６４５に対してＨｉｇｈ信号パルスを
出力する。

【００８０】同期一致カウント部６４５は、３つのカウ
ンタを直列した３ｂｉｔバイナリカウンタであり、最後
段のカウンタの端子Ｘの出力はカウント値が「２の（３
−１）乗」すなわち「４」となったときにＨｉｇｈとな
る。この同期一致カウント部６４５は、同期比較部６４
４によって内部垂直同期信号ＶＤ１と内部垂直同期信号
ＶＤ２の同期が一致していると判断されてＨｉｇｈ信号
パルスが入力されると、該パルスをカウントすることに
よって垂直同期が一致した周期数をカウントし、該カウ
ント値が４になると内部垂直同期信号ＶＤ１と内部垂直
同期信号ＶＤ２の同期が安定的に一致したとして、再後
段のカウンタの端子ＸからＮＯＲラッチ６４２のリセッ
ト端子Ｒに対してＨｉｇｈ信号を出力する。

【００８１】以上が、前記ＬＣＤコントローラ６の内部
の同期制御回路についての詳細な説明である。次に本実
施の形態の液晶表示装置１の動作を説明する。まず、図
１を参照して本実施の形態の液晶表示装置１の動作の概
略を説明する。

【００８２】図１中のスタート信号、及び、ＲＧＢ信号
を示す信号の内、実線によって表されている信号がフル
画面（１画面）表示用、及び、２画面表示時の右側の画
面表示用の信号であり、点線によって表されている信号
が２画面表示時の左側の画面表示用の信号である。

【００８３】フル画面表示時には、ソースドライバー４
（１）〜（４）はいずれも１画面を表示するためのソー
スドライバーとして機能し、図１に示すように、実線で
示すメインスタート信号は、図示しない（図２参照）Ｌ
ＣＤコントローラ６からソースドライバー４（１）のメ
インスタート信号入力端子ＳＲＴｍに入力され、ソース
ドライバー４（１）内部で後に詳述する所定の処理がな
された後、カスケード出力端子Ｃからソースドライバー
４（２）のメインスタート信号入力端子ＳＲＴｍに対し
て出力される。ソースドライバー４（２）のメインスタ
ート信号入力端子ＳＲＴｍに入力された該メインスター
ト信号は、更にソースドライバー４（３）、ソースドラ
イバー４（４）に対して同様に順次入力される。

【００８４】この、順次ソースドライバー４（１）〜
（４）に対して入力されるメインスタート信号のタイミ
ングに合わせて、前記ＬＣＤコントローラ６からメイン
ＲＧＢ信号入力端子に入力されるメインＲＧＢ信号が順
次ソースドライバー４（１）〜（４）に対して入力さ
れ、該メインＲＧＢ信号はソースドライバー４（１）〜
（４）内部のラッチ部にラッチされ、ラッチした１走査
線分のメインＲＧＢ信号を所定のタイミングで液晶パネ
ル２の信号線Ｙｍに印加することにより、液晶パネル２
の画面全体にメインＲＧＢ信号入力端子ＲＧＢｍに入力
された１画面分の映像が表示されるとともに、次のメイ
ンスタート信号を受けて同様の動作を繰り返す。

【００８５】２画面表示時には、ソースドライバー４
（１）及び（２）は右画面表示用のソースドライバーと
して機能し、ソースドライバー４（３）及び（４）は左
画面表示用のソースドライバーとして機能する。したが
って、図１に示すように、点線で示すサブスタート信号
は、前記ＬＣＤコントローラ６からソースドライバー４
（１）のサブスタート信号入力端子ＳＲＴｓに入力され
ると同時に、ソースドライバー４（３）のサブスタート
信号入力端子ＳＲＴｓに対しても入力され、これら２系
統のサブスタート信号のタイミングに合わせて、ソース
ドライバー４（１）には、サブＲＧＢ信号入力端子ＲＧ
Ｂｓに対してメインＲＧＢ信号が右画面用として入力さ
れ、ソースドライバー４（３）には、サブＲＧＢ信号入
力端子ＲＧＢｓに対してサブＲＧＢ信号が左画面用とし
て入力される。

【００８６】ソースドライバー４（１）に入力されたサ
ブスタート信号は、ソースドライバー４（１）内部で後
に詳述する所定の処理がなされた後、カスケード出力端
子Ｃからソースドライバー４（２）のサブスタート信号
入力端子ＳＲＴｓに対して出力される。同様に、ソース
ドライバー４（３）に入力されたサブスタート信号は、
ソースドライバー４（３）内部で後に詳述する所定の処
理がなされた後、カスケード出力端子Ｃからソースドラ
イバー４（４）のサブスタート信号入力端子ＳＲＴｓに
対して出力され、以上の過程によってソースドライバー
４（１）及び（２）には、右画面表示用のメインＲＧＢ
信号がラッチされ、ソースドライバー４（３）及び
（４）には、左画面表示用のサブＲＧＢ信号がラッチさ
れ、該ラッチした１走査線分のメインＲＧＢ信号、及
び、サブＲＧＢ信号を所定のタイミングで液晶パネル２
の信号線Ｙｍに印加することにより、液晶パネル２の右
画面にメインＲＧＢ信号入力端子ＲＧＢｍに入力された
右画面用の映像が表示され、液晶パネル２の左画面にサ
ブＲＧＢ信号入力端子ＲＧＢｓに入力された左画面用の
映像が表示されるとともに、次のサブスタート信号を受
けて同様の動作を繰り返す。

【００８７】なお、図１において、２画面表示時におい
ては、同期信号は左右どちらかの同期信号に合わせる必
要があるため片方の画面（図では、Ｖｉｄｅｏ信号２に
よる右画面）は同期がフリーなＮＡＶＩ画面（カーナビ
ゲーション等）とした。

【００８８】以上が、図１を参照した本実施の形態の動
作の概略説明である。次に、図１〜９を参照して本実施
の形態の液晶表示装置１の動作を詳細に説明する。ま
ず、２系統のＲＧＢ信号の同期処理動作を含むドライバ
制御について、図２を参照して説明する。

【００８９】図２において、２画面用の映像信号とし
て、観光案内の動画等のアナログ複合映像信号であるＶ
ｉｄｅｏ信号１がクロマインターフェース５Ａに入力さ
れ、ＮＡＶＩ画面等のディジタル映像信号であるＶｉｄ
ｅｏ信号２が画像メモリ８に入力される。

【００９０】Ｖｉｄｅｏ信号１がクロマインターフェー
ス５Ａに入力されると、クロマインターフェース５Ａに
よって該Ｖｉｄｅｏ信号１は、液晶パネル２の左画面表
示用のサブＲＧＢ信号、及び、ＬＣＤコントローラ６に
よる同期制御のための複合同期信号ＣＳＹＮＣ１に分離
され、サブＲＧＢ信号は、図２には図示しないソースド
ライバー４（３）、及び、（４）のサブＲＧＢ信号入力
端子ＲＧＢｓに対して出力され、複合同期信号ＣＳＹＮ
Ｃ１は、ＬＣＤコントローラ６に対して出力される。２
系統のＲＧＢ信号の同期処理は、ドライバ制御のための
クロマ周辺回路の内、主にこのＬＣＤコントローラ６内
部で行われる（後に詳述）。

【００９１】ＬＣＤコントローラ６に入力された複合同
期信号ＣＳＹＮＣ１は、図５に示すＬＣＤコントローラ
６内部の同期制御回路によって外部垂直同期信号ＶＤ
Ｏ、内部垂直同期信号ＶＤ１等の生成のための信号とさ
れる。更にＬＣＤコントローラ６は、この生成された外
部垂直同期信号ＶＤＯと内部垂直同期信号ＶＤ１の垂直
同期のずれを検出することにより、同期切換信号、及
び、メモリ用同期信号を生成してメモリコントローラ７
に対して出力する。

【００９２】メモリコントローラ７に入力された同期切
換信号、及び、メモリ用同期信号は、メモリコントロー
ラ７によって画像メモリ８を制御するための信号に変換
され、画像メモリ８の書き込み、読み出しのタイミング
等をＶｉｄｅｏ信号１の垂直同期に合わせるように制御
するために、画像メモリ８に対して出力される。

【００９３】画像メモリ８に書き込まれて蓄積されたＶ
ｉｄｅｏ信号２は、内部垂直同期信号ＶＤ１のタイミン
グで画像メモリ８からＤ／Ａコンバータ９に対して出力
され、Ｄ／Ａコンバータ９でディジタル信号からアナロ
グ信号に変換された後、クロマインターフェース５Ｂに
入力される。

【００９４】アナログ信号となったＶｉｄｅｏ信号２が
クロマインターフェース５Ｂに入力されると、クロマイ
ンターフェース５Ｂによって該Ｖｉｄｅｏ信号２は、液
晶パネル２の右画面表示用のメインＲＧＢ信号、及び、
ＬＣＤコントローラ６による同期制御のための複合同期
信号ＣＳＹＮＣ２に分離され、メインＲＧＢ信号は、図
２には図示しないソースドライバー４（１）〜（４）の
メインＲＧＢ信号入力端子ＲＧＢｍ、及び、ソースドラ
イバー４（１）、（２）のサブＲＧＢ信号入力端子ＲＧ
Ｂｓに対して出力され、複合同期信号ＣＳＹＮＣ２は、
ＬＣＤコントローラ６に対して出力される。

【００９５】ＬＣＤコントローラ６に入力された複合同
期信号ＣＳＹＮＣ２は、図５に示すＬＣＤコントローラ
６内部の同期制御回路によって内部垂直同期信号ＶＤ２
の生成のための信号とされる。更にＬＣＤコントローラ
６は、複合同期信号ＣＳＹＮＣ１から生成された内部垂
直同期信号ＶＤ１と複合同期信号ＣＳＹＮＣ２から生成
された内部垂直同期信号ＶＤ２の２つの信号から適宜一
方の内部垂直同期信号を選択してメモリ用同期信号とし
てメモリコントローラ７に対して出力する。

【００９６】このメモリコントローラ７に対して出力さ
れるメモリ用同期信号が適切な信号でないと、左右２画
面の同期がずれてしまい液晶パネル２に正確に映像が表
示されなくなってしまう。そこで、ＬＣＤコントローラ
６内部の同期制御回路によって常に安定した２画面表示
ができるよう同期制御がなされている。以下に、ＬＣＤ
コントローラ６による２系統のＲＧＢ信号の同期処理動
作の詳細について、図５〜９を参照して説明する。

【００９７】前記クロマインターフェース５Ａによって
分離された複合同期信号ＣＳＹＮＣ１は、ＬＣＤコント
ローラ６内の図５に示す同期分離回路６０に入力され、
図６に示す回路によって外部垂直同期信号ＶＤＯを分離
される。すなわち、図６に示す同期分離回路６０による
外部垂直同期信号ＶＤＯの分離動作は以下の通りであ
る。

【００９８】複合同期信号ＣＳＹＮＣ１は、フリップフ
ロップ６０１によって内部にラッチされ、基本クロック
ＣＫの立ち下がりエッジで論理演算回路を介してアップ
ダウンカウンタ６０２のクロック端子ＣＫに対して出力
される。更に、複合同期信号ＣＳＹＮＣ１は、アップダ
ウンカウンタ６０２によって複合同期信号ＣＳＹＮＣ１
中の水平同期信号のパルス数をカウントされ、該カウン
ト値は、アップダウンカウンタ６０２の８ｂｉｔのカウ
ント出力端子から垂直同期検出デコーダ６０３に対して
出力される。

【００９９】アップダウンカウンタ６０２から垂直同期
検出デコーダ６０３のデータ入力端子Ａ０〜Ａ７、Ａ０
Ｂ〜Ａ７Ｂに入力される該カウント値が、１フィールド
（１画面分のデータ）を表す所定の値になったときは、
セット端子ＳＥＴからＨｉｇｈ信号パルスがＪＫフリッ
プフロップ６０４の端子Ｊに対して出力され、ＪＫフリ
ップフロップ６０４は、この垂直同期検出デコーダ６０
３のセット端子ＳＥＴから端子Ｊに入力されるＨｉｇｈ
信号パルス（このとき端子ＫはＬｏｗ）によって外部垂
直同期信号ＶＤＯとしてＨｉｇｈ信号を出力する。続い
て垂直同期検出デコーダ６０３のリセット端子ＲＥＳＥ
ＴからＨｉｇｈ信号パルスがＪＫフリップフロップ６０
４の端子Ｋに対して出力されると、ＪＫフリップフロッ
プ６０４は、この垂直同期検出デコーダ６０３のリセッ
ト端子ＲＥＳＥＴから端子Ｋに入力されるＨｉｇｈ信号
パルス（このとき端子ＪはＬｏｗ）によって外部垂直同
期信号ＶＤＯとしてＬｏｗ信号を出力するとともに、前
記アップダウンカウンタ６０２のカウント値はリセット
され、以後同様の動作を繰り返す。

【０１００】以上、図６に示す回路によるこの一連の動
作により、ＪＫフリップフロップ６０４の端子Ｘから出
力される外部垂直同期信号ＶＤＯとして１フィールド毎
にＨｉｇｈ信号パルスを発する垂直同期信号が分離され
る。該分離された外部垂直同期信号ＶＤＯは、同期比較
回路６３に対して出力される。

【０１０１】複合同期信号ＣＳＹＮＣ１は、前記同期分
離回路６０に入力されると同時に、図５に示す同期検出
回路６２に入力されており、図７に示す回路によって垂
直同期の検出がされ、該検出された垂直同期信号を基に
内部垂直同期信号ＶＤ１を生成される。すなわち、図７
に示す同期分離回路６２による同期検出、内部垂直同期
信号ＶＤ１生成動作は以下の通りである。

【０１０２】複合同期信号ＣＳＹＮＣ１は、同期検出回
路６２に入力されると複合同期信号ＣＳＹＮＣ１中の水
平同期信号を基にクロックＣＫＨ１（図９参照）が生成
され、該ＣＫＨ１は、１０ｂｉｔバイナリカウンタ６２
２のクロック入力端子ＣＫに入力され、１０ｂｉｔバイ
ナリカウンタ６２２のカウント動作によって、複合同期
信号ＣＳＹＮＣ１の水平同期信号数が間接的にカウント
され、該カウント値が垂直デコーダ６２１に対して出力
される。

【０１０３】該１０ｂｉｔバイナリカウンタ６２２から
垂直デコーダ６２１に入力される水平同期信号のカウン
ト値が、４８０（有効走査線数：映像が見えている部分
の走査線数）になると端子Ｑ２からＨｉｇｈ信号パルス
が出力され、該カウント値が５２４（見えない部分を含
む１フィールド当たりの走査線数）になると端子Ｑ１か
らＨｉｇｈ信号パルスが出力される。この１フィールド
毎のＨｉｇｈ信号パルスは、同期比較回路６３を構成す
る同期比較用ＡＮＤゲート６３２等に対して出力される
とともに、メモリ用垂直同期選択回路６４に対して出力
される。

【０１０４】以上、図７に示す回路によるこの一連の動
作により、複合同期信号ＣＳＹＮＣ１を基に生成された
内部垂直同期信号ＶＤ１は、以後同じ周期の信号として
複合同期信号ＣＳＹＮＣ１とは別に独立して内部で生成
され、同期比較回路６３を構成する同期比較用ＡＮＤゲ
ート６３２等に対して出力されるとともに、メモリ用垂
直同期選択回路６４に対して出力される。

【０１０５】この同期検出回路６２で生成された内部垂
直同期信号ＶＤ１と前記同期分離回路６０で分離された
外部垂直同期信号ＶＤＯは、同期比較回路６３に入力さ
れて図７に示す回路によって該２つの信号の同期が一致
しているか否か比較され、比較の結果によって同期一致
・不一致信号として同期一致信号（Ｌｏｗ信号）、ある
いは、同期不一致信号（Ｈｉｇｈ信号）が発生される。
既述の動作によって同期検出回路６２によって内部垂直
同期信号ＶＤ１が生成された直後においては、内部垂直
同期信号ＶＤ１、及び、外部垂直同期信号ＶＤＯはとも
に複合同期信号ＣＳＹＮＣ１を基に生成されているの
で、該２つの信号の同期は当然一致し、同期一致・不一
致信号として同期一致信号（Ｌｏｗ信号）が発生され
る。すなわち、図７に示す同期比較回路６３による同期
比較動作は以下の通りである。

【０１０６】同期比較回路６３に入力された外部垂直同
期信号ＶＤＯは、同期検出部６３３によって垂直同期信
号パルスを検出され、この検出された外部垂直同期信号
パルスは同期比較用ＡＮＤゲート６３２の一方の入力
端子に入力される（図７中で示す信号）。同時に同期
比較用ＡＮＤゲート６３２に対しては、垂直デコーダ６
２１の端子Ｑ１から内部垂直同期信号ＶＤ１が入力され
ており、同期比較用ＡＮＤゲート６３２に入力された内
部垂直同期信号ＶＤ１、及び、外部垂直同期信号パルス
は、それぞれの信号の垂直同期パルスが一致している
か否か比較される。このとき、既述の動作によって同期
検出回路６２によって内部垂直同期信号ＶＤ１が生成さ
れた直後であり、内部垂直同期信号ＶＤ１、及び、外部
垂直同期信号ＶＤＯはともに複合同期信号ＣＳＹＮＣ１
を基に生成されているので、該２つの信号の同期は当然
一致し、同期比較用ＡＮＤゲート６３２からは、該２つ
の信号の垂直同期パルスのタイミングでＨｉｇｈ信号パ
ルスが発生される。このＨｉｇｈ信号パルスが５ｂｉｔ
バイナリカウンタ６３１のリセット端子に入力されると
５ｂｉｔバイナリカウンタ６３１はリセットされて、そ
れまでの同期ずれの周期数をカウントした値を０に戻
し、５ｂｉｔバイナリカウンタ６３１の再後段のカウン
タの端子Ｘからは、同期一致を示すＬｏｗ信号が同期検
出部６３３、及び、メモリ用垂直同期選択回路６４に対
して出力される。

【０１０７】以上、図７に示す回路によるこの一連の動
作により、常に複合同期信号ＣＳＹＮＣ１から生成され
る外部垂直同期信号ＶＤＯと、複合同期信号ＣＳＹＮＣ
１とは別に独立して内部で生成された内部垂直同期信号
ＶＤ１は、垂直同期が一致しているか否か比較され、一
致している間は同期一致・不一致信号として同期一致信
号（Ｌｏｗ信号）が同期一致カウント部６２３、及び、
メモリ用垂直同期選択回路６４に対して出力される。

【０１０８】前記同期分離回路６０に対してクロマイン
ターフェース５Ａから複合同期信号ＣＳＹＮＣ１が入力
されると同時に、同期分離回路６１に対してはクロマイ
ンターフェース５Ｂから複合同期信号ＣＳＹＮＣ２が入
力されており、クロマインターフェース５Ｂによって分
離された複合同期信号ＣＳＹＮＣ２は、ＬＣＤコントロ
ーラ６内の図５に示す同期分離回路６１に入力され、図
６に示す回路によって内部垂直同期信号ＶＤ２を分離さ
れる。すなわち、図６に示す同期分離回路６１による内
部垂直同期信号ＶＤ２の分離動作は以下の通りである。

【０１０９】複合同期信号ＣＳＹＮＣ２は、フリップフ
ロップ６０１によって内部にラッチされ、基本クロック
ＣＫの立ち下がりエッジで論理演算回路を介してアップ
ダウンカウンタ６０２のクロック端子ＣＫに対して出力
される。更に、複合同期信号ＣＳＹＮＣ２は、アップダ
ウンカウンタ６０２によって複合同期信号ＣＳＹＮＣ２
中の水平同期信号のパルス数をカウントされ、該カウン
ト値は、アップダウンカウンタ６０２の８ｂｉｔのカウ
ント出力端子から垂直同期検出デコーダ６０３に対して
出力される。

【０１１０】アップダウンカウンタ６０２から垂直同期
検出デコーダ６０３のデータ入力端子Ａ０〜Ａ７、Ａ０
Ｂ〜Ａ７Ｂに入力される該カウント値が、１フィールド
（１画面分のデータ）を表す所定の値になったときは、
セット端子ＳＥＴからＨｉｇｈ信号パルスがＪＫフリッ
プフロップ６０４の端子Ｊに対して出力され、ＪＫフリ
ップフロップ６０４は、この垂直同期検出デコーダ６０
３のセット端子ＳＥＴから端子Ｊに入力されるＨｉｇｈ
信号パルス（このとき端子ＫはＬｏｗ）によって内部垂
直同期信号ＶＤ２としてＨｉｇｈ信号を出力する。続い
て垂直同期検出デコーダ６０３のリセット端子ＲＥＳＥ
ＴからＨｉｇｈ信号パルスがＪＫフリップフロップ６０
４の端子Ｋに対して出力されると、ＪＫフリップフロッ
プ６０４は、この垂直同期検出デコーダ６０３のリセッ
ト端子ＲＥＳＥＴから端子Ｋに入力されるＨｉｇｈ信号
パルス（このとき端子ＪはＬｏｗ）によって内部垂直同
期信号ＶＤ２としてＬｏｗ信号を出力するとともに、前
記アップダウンカウンタ６０２のカウント値はリセット
され、同様の動作を繰り返す。

【０１１１】以上、図６に示す回路によるこの一連の動
作により、ＪＫフリップフロップ６０４の端子Ｘから出
力される内部垂直同期信号ＶＤ２として１フィールド毎
にＨｉｇｈ信号パルスを発する垂直同期信号が分離され
る。該分離された内部垂直同期信号ＶＤ２は、メモリ用
垂直同期選択回路６４に対して出力される。

【０１１２】この内部垂直同期信号ＶＤ２と同時に、前
記同期比較回路６３から出力された同期一致信号（Ｌｏ
ｗ信号）、及び、前記同期検出回路６２から出力された
内部垂直同期信号ＶＤ１がメモリ用垂直同期選択回路６
４に対して入力され、図８に示す回路によって、同期切
換信号としてＨｉｇｈ信号がメモリコントローラ７に対
して出力されるとともに、メモリコントローラ７に対し
て出力されるメモリ用同期信号は内部垂直同期信号ＶＤ
１に切り替えられる。そして、このメモリコントローラ
７に入力された内部垂直同期信号ＶＤ１によって、画像
メモリ８の書き込み、読み込みのタイミングが制御さ
れ、この画像メモリ８のタイミングによって生成された
複合同期信号ＣＳＹＮＣ２から同期分離回路６１によっ
て分離された内部垂直同期信号ＶＤ２が、メモリ用垂直
同期選択回路６４にフィードバックされる。更に、この
フィードバックされた内部垂直同期信号ＶＤ２と内部垂
直同期信号ＶＤ１の同期が安定的に一致すると、メモリ
用垂直同期選択回路６４からは、同期切換信号としてＬ
ｏｗ信号がメモリコントローラ７に対して出力されると
ともに、メモリコントローラ７に対して出力されるメモ
リ用同期信号は内部垂直同期信号ＶＤ２に切り替えられ
る。すなわち、図８に示すメモリ用垂直同期選択回路６
４によるメモリ用垂直同期信号切換動作は以下の通りで
ある。

【０１１３】安定化検出部６４１に入力される同期一致
・不一致信号が同期不一致を示すＨｉｇｈ信号から同期
一致を示すＬｏｗ信号に変わると、安定化検出部６４１
によって、同期一致を表すＨｉｇｈ信号パルスがＮＯＲ
ラッチ６４２のセット端子Ｓに対して出力され、このＨ
ｉｇｈ信号の入力をうけてセットされたＮＯＲラッチ６
４２の端子Ｘからは同期切換信号として同期信号選択部
６４３、及び、メモリコントローラ７に対してＨｉｇｈ
信号が出力される。更に、このＨｉｇｈ信号による同期
切換指示を受けた同期信号選択部６４３によって、メモ
リ用同期信号として内部垂直同期信号ＶＤ１が選択され
てメモリコントローラ７に対して出力される。

【０１１４】そして、この内部垂直同期信号ＶＤ１が入
力されたメモリコントローラ７によって、内部垂直同期
信号ＶＤ１と同期が一致するようタイミング制御された
画像メモリ８から出力されるＶｉｄｅｏ信号２から複合
同期信号ＣＳＹＮＣ２が分離され、更に、この複合同期
信号ＣＳＹＮＣ２から同期分離回路６１によって内部垂
直同期信号ＶＤ２が分離されメモリ用垂直同期選択回路
６４にフィードバックされる。このフィードバックされ
た内部垂直同期信号ＶＤ２は、同期比較部６４４で内部
垂直同期信号ＶＤ１と同期が一致しているか否か比較さ
れ、これら２つの信号の同期が一致している場合には該
２つの信号の垂直同期パルスに合わせて、同期比較部６
４４からＨｉｇｈ信号パルスが同期一致カウント部６４
５に対して出力される。該Ｈｉｇｈ信号パルスは、３つ
のカウンタを直列した３ｂｉｔバイナリカウンタである
同期一致カウント部６４５によってカウントされ、該カ
ウント値が「２の（３−１）乗」すなわち「４」となっ
たときに内部垂直同期信号ＶＤ１と内部垂直同期信号Ｖ
Ｄ２の同期が安定的に一致したとして、最後段のカウン
タの出力としてＨｉｇｈ信号がＮＯＲラッチ６４２のリ
セット端子Ｒに対して出力される。

【０１１５】この、同期一致カウント部６４５から出力
されるＨｉｇｈ信号によって、ＮＯＲラッチ６４２はリ
セットされ、端子Ｘから同期切換信号としてＬｏｗ信号
が同期信号選択部６４３、及び、メモリコントローラ７
に対して出力される。更に、このＬｏｗ信号による同期
切換指示を受けた同期信号選択部６４３によって、メモ
リ用同期信号として内部垂直同期信号ＶＤ２が選択され
てメモリコントローラ７に対して出力される。

【０１１６】以上、図８に示す回路によるこの一連の動
作により、外部垂直同期信号ＶＤＯと内部垂直同期信号
ＶＤ１の同期が一致しており、同期が安定しているとき
においては、メモリコントローラ７によって制御される
画像メモリ８は、内部垂直同期信号ＶＤ２によって制御
されることとなり、Ｖｉｄｅｏ２信号側の映像が同期に
急激な変化により乱れることなく表示される。

【０１１７】ところで、前記同期比較回路６３内部の図
７に示す同期比較用ＡＮＤゲート６３２では、内部垂直
同期信号ＶＤ１と外部垂直同期信号パルスの同期が一
致しているか否かの比較を行い、一致している場合には
５ｂｉｔバイナリカウンタ６３１をリセット状態に保っ
ていた。しかし、何らかの原因によりＶｉｄｅｏ信号１
の垂直同期がずれ、同期比較用ＡＮＤゲート６３２に入
力される内部垂直同期信号ＶＤ１と外部垂直同期信号パ
ルスの同期が一致しないと、５ｂｉｔバイナリカウン
タ６３１のリセットが解除されると同時に５ｂｉｔバイ
ナリカウンタ６３１は、リセットされている間の内部垂
直同期信号ＶＤ１の垂直同期の数をカウントする。内部
垂直同期信号ＶＤ１と外部垂直同期信号パルスの同期
のずれを、５つのカウンタを直列した５ｂｉｔバイナリ
カウンタである５ｂｉｔバイナリカウンタ６３１によっ
て、カウント値が「２の（５−１）乗」すなわち「１
６」となるまでカウントする。この「１６」という値
は、該２つの信号の同期が不一致となったと判断するま
での同期ずれの周期数であり、図７に示す回路では、５
ｂｉｔバイナリカウンタ６３１により１６垂直同期と設
定したが、他の構成の回路により別の値に設定すること
もできる。（一般的には、１、２垂直同期程度では、液
晶表示装置１に加わるわずかな振動や信号ノイズなどに
よる映像信号の乱れ等に過敏に反応し、同期の取り直し
が頻繁に起こってしまいロックできずにループ状態にな
りかねず、また、十数垂直同期以上になると同期のずれ
や画面の乱れが目に付くようになるとの理由により、数
垂直同期〜十数垂直同期の値に設定する。）

【０１１８】５ｂｉｔバイナリカウンタ６３１のカウン
ト値が１６になり１６垂直同期のずれにより２つの信号
の同期が不一致となったと判断されると、５ｂｉｔバイ
ナリカウンタ６３１の再後段のカウンタの端子Ｘから同
期一致・不一致信号として同期不一致を表すＨｉｇｈ信
号が同期一致カウント部６２３のリセット端子、及び、
メモリ用垂直同期選択回路６４に対して出力される。

【０１１９】このとき、この同期不一致信号（Ｈｉｇｈ
信号）がメモリ用垂直同期選択回路６４に対して入力さ
れても、図８に示す安定化検出部６４１からはＬｏｗ信
号がＮＯＲラッチ６４２に対して出力され続けるので、
メモリ用垂直同期選択回路６４による同期切換は行われ
ずメモリ用垂直同期選択回路６４からメモリコントロー
ラ７に対して出力されるメモリ用同期信号は、内部垂直
同期信号ＶＤ２のままとなる。これは、Ｖｉｄｅｏ信号
１の垂直同期変化に対して迅速にＶｉｄｅｏ信号２側の
同期を合わせようとすると、Ｖｉｄｅｏ信号２側の映像
が乱れるため、Ｖｉｄｅｏ信号１の同期の変化が落ちつ
き、安定した新しい内部垂直同期信号ＶＤ１を生成でき
るまで内部垂直同期信号ＶＤ２に制御を預けようという
ものである。

【０１２０】一方、図７に示す前記５ｂｉｔバイナリカ
ウンタ６３１から出力される同期不一致を表すＨｉｇｈ
信号によりリセットされた同期一致カウント部６２３か
らは、リセットと同時に内部のＮＯＲラッチの端子Ｘか
らＨｉｇｈ信号が同期検出部６３３に対して出力され、
同期一致カウント部６２３から該Ｈｉｇｈ信号を入力さ
れた同期検出部６３３によって、外部垂直同期信号ＶＤ
Ｏから検出された垂直同期パルスが１０ｂｉｔバイナリ
カウンタ６２２のリセット端子ＲＥＳＥＴに対して出力
される。この、１０ｂｉｔバイナリカウンタ６２２のリ
セットにより、垂直デコーダ６２１によって新たに複合
同期信号ＣＳＹＮＣ１を基に内部垂直同期信号ＶＤ１が
生成し直される。

【０１２１】この生成し直された内部垂直同期信号ＶＤ
１と外部垂直同期信号パルスとの同期が一致している
か否かは、既述の動作と同様同期比較用ＡＮＤゲート６
３２によって比較され、該２つの信号の垂直同期パルス
が一致していれば既述の通り５ｂｉｔバイナリカウンタ
６３１がリセットされて、５ｂｉｔバイナリカウンタ６
３１からは、同期一致・不一致信号として、同期一致を
表すＬｏｗ信号が出力される。

【０１２２】また、同時に内部垂直同期信号ＶＤ１と外
部垂直同期信号パルスとの同期が一致していることを
示す同期比較用ＡＮＤゲート６３２から出力されるＨｉ
ｇｈ信号パルスは、同期一致カウント部６２３によって
「４」までカウントされ、カウント値が「４」となった
とき、すなわち、内部垂直同期信号ＶＤ１と外部垂直同
期信号パルスの同期が４周期一致したとき、内部垂直
同期信号ＶＤ１が安定したとして同期一致カウント部６
２３内部のＮＯＲラッチはリセットされ、Ｌｏｗ信号が
同期検出部６３３に対して出力される。このＬｏｗ信号
によって同期検出部６３３からは外部垂直同期信号ＶＤ
Ｏが出力されなくなり、外部垂直同期信号ＶＤＯによる
１０ｂｉｔバイナリカウンタ６２２のリセットもされな
くなり、以後、内部垂直同期信号ＶＤ１は複合同期信号
ＣＳＹＮＣ１とは別に独立して内部で生成されるように
なり、既述の動作が繰り返される。

【０１２３】以上が、２系統のＲＧＢ信号の同期処理動
作の詳細についての説明である。次に、上記動作により
同期処理がなされた２系統のＲＧＢ信号を入力とする本
実施の形態の液晶表示装置１による２画面表示の切換動
作について図１、図３、及び、図４を参照して詳細に説
明する。

【０１２４】フル画面表示時には、図３に示すソースド
ライバー４（１）の２画面モード信号入力端子Ｍに、フ
ル画面モードを示す信号としてＬｏｗ信号が入力されて
おり、スイッチ４２は遅延回路ブロック４１とメインス
タート信号入力端子ＳＲＴｍを接続し、スイッチ４３は
１セル回路４４（１）〜（ｎ）とメインＲＧＢ信号入力
端子ＲＧＢｍを接続する。ソースドライバー４（２）〜
（４）も同様な状態に制御されることにより、図１に示
すようにソースドライバー４（１）〜（４）までがカス
ケード接続され、また、液晶パネル２に映像を表示する
ためのＲＧＢ信号としては、ソースドライバー４（１）
〜（４）の全てにメインＲＧＢ信号が採用されている状
態である。この状態における１画面の映像表示動作につ
いては、従来の液晶表示装置での表示に採用されている
通常の方法であるので詳細な説明を省略する。

【０１２５】２画面表示時には、図３に示すソースドラ
イバー４（１）の２画面モード信号入力端子Ｍに、２画
面モードを示す信号としてＨｉｇｈ信号が入力されてお
り、スイッチ４２は遅延回路ブロック４１とサブスター
ト信号入力端子ＳＲＴｓを接続し、スイッチ４３は１セ
ル回路４４（１）〜（ｎ）とサブＲＧＢ信号入力端子Ｒ
ＧＢｓを接続する。ソースドライバー４（２）〜（４）
も同様な状態に制御されることにより、図１に示すよう
にソースドライバー４（１）と（２）、及び、ソースド
ライバー４（３）と（４）がそれぞれカスケード接続さ
れ、右画面表示用のソースドライバー４（１）、及び、
（２）には液晶パネル２に映像を表示するためのＲＧＢ
信号としてメインＲＧＢ信号が採用され、左画面表示用
のソースドライバー４（３）、及び、（４）には液晶パ
ネル２に映像を表示するためのＲＧＢ信号としてサブＲ
ＧＢ信号が採用されている状態である。

【０１２６】この２画面表示時においては、サブスター
ト信号はソースドライバー４（１）のサブスタート信号
入力端子ＳＲＴｓ、及び、ソースドライバー４（３）の
サブスタート信号入力端子ＳＲＴｓに同時に入力され、
それぞれの内部の遅延回路ブロック４１によってタイミ
ングを遅延された後、それぞれの１セル回路４４（１）
に入力される。

【０１２７】ソースドライバー４（１）内部の図４に示
す１セル回路４４（１）のシフトレジスタ入力端子ＩＮ
にサブスタート信号であるＬｏｗパルス信号が入力され
ると、該Ｌｏｗパルス信号は、クロック入力端子ＣＫに
入力されるマスタークロックＭＣＬＫのタイミングに従
って、レジスタ部１２０の反転ゲート１０３、及び、３
ステート反転ゲート１０４によって構成される回路にラ
ッチされるとともに、ラッチ部１２１に対して出力され
る。

【０１２８】このとき、ラッチ部制御端子Ｌに入力され
る走査線カウント信号ＨＣＮＴがＬｏｗ信号であるとす
ると、ＮＯＲゲート１０５により、スイッチ１０８がＯ
Ｎに制御され（このとき、スイッチ１０９：ＯＦＦ、ス
イッチ１１０：ＯＦＦ、スイッチ１１１：ＯＮ）、マス
タークロックＭＣＬＫのタイミングに合わせてＲＧＢ信
号入力端子ＲＧＢINに入力されるメインＲＧＢ信号は、
スイッチ１０８を介してコンデンサ１１２に充電される
ことによりＵ側ラッチ部１２１Ｕにラッチされる。同時
に、ソースドライバー４（３）内部の１セル回路４４
（１）のＵ側ラッチ部１２１Ｕには、同じタイミングの
マスタークロックＭＣＬＫ時のサブＲＧＢ信号がラッチ
されている。

【０１２９】次のマスタークロックＭＣＬＫのパルスに
よって、ソースドライバー４（１）内部の１セル回路４
４（１）のレジスタ部１２０から１セル回路４４（２）
のシフトレジスタ入力端子ＩＮを介してサブスタート信
号が１セル回路４４（２）内部のレジスタ部１２０に入
力され、上記の動作と同様に、このマスタークロックＭ
ＣＬＫのタイミングのメインＲＧＢ信号が１セル回路４
４（２）内部のＵ側ラッチ部１２１Ｕにラッチされる。
同時に、ソースドライバー４（３）内部の１セル回路４
４（２）のＵ側ラッチ部１２１Ｕには、同じタイミング
のマスタークロックＭＣＬＫ時のサブＲＧＢ信号がラッ
チされている。

【０１３０】以後、ソースドライバー４（１）内部の１
セル回路４４（ｎ）までメインＲＧＢ信号のラッチが終
了すると、１セル回路４４（ｎ）のシフトレジスタ出力
端子ＯＵＴから出力されたサブスタート信号は、カスケ
ード出力端子Ｃを介して、ソースドライバー４（２）の
サブスタート信号入力端子ＳＲＴｓに対して出力され、
ソースドライバー４（２）内部でもソースドライバー４
（１）と同様に該サブスタート信号は１セル回路４４
（ｎ）まで順次伝達され、同時に、メインＲＧＢ信号が
順次ラッチされる。ソースドライバー４（３）、及び、
（４）のカスケード接続による回路についても同様であ
る。

【０１３１】こうして、ソースドライバー４（１）と
（２）のカスケード接続に右画面用のメインＲＧＢ信号
がラッチされ、ソースドライバー４（３）と（４）のカ
スケード接続に左画面用のサブＲＧＢ信号がラッチされ
ると、ソースドライバー４（１）〜（４）内部の１セル
回路４４（１）〜（ｎ）のそれぞれにパラレルに入力さ
れている走査線カウント信号ＨＣＮＴによる水平同期の
タイミングによって、１セル回路４４（１）〜（ｎ）の
ラッチ部１２１が、スイッチ１１０がＯＮ（このとき、
スイッチ１０８：ＯＦＦ、スイッチ１０９：ＯＮ、スイ
ッチ１１１：ＯＦＦ）になることによって、前記ラッチ
していたＲＧＢ信号は１走査線分同時にアンプ１１４に
対して出力され、アンプ１１４によって所定の電圧レベ
ルに増幅された後、ＲＧＢ信号出力端子ＲＧＢOUT から
ソースドライバー４（１）〜（４）のドライバー出力端
子ＯＵＴ（１）〜（ｎ）を介して液晶パネル２の所定の
信号線（ソースライン）Ｙｍに出力される。

【０１３２】以後、次のサブスタート信号のタイミング
に合わせて同様の動作を繰り返すことにより、順次液晶
パネル２の所定の信号線（ソースライン）ＹｍにＲＧＢ
信号が出力され、液晶パネル２には、２画面の映像が同
期を合わせた安定した映像として表示される。

【０１３３】このとき、右画面表示用のソースドライバ
ー４（１）、及び、（２）と左画面表示用のソースドラ
イバー４（３）、及び、（４）が同時に動作するので、
映像表示のためのサンプリング周波数は、１画面表示時
の１／２の周波数でよい。

【０１３４】なお、本第１の実施の形態の液晶表示装置
１では、ソースドライバー４の数を（１）〜（４）の４
つとしたが、本実施の形態においては、ソースドライバ
ー４の数は偶数であればいくつであっても構成可能であ
り、また、液晶パネル２による左右２画面分割を左右均
等とする必要もなく、右寄り、あるいは、左寄りの左右
不均等の分割としてもよい。この場合例えば、図１にお
いてソースドライバー４（３）にメインスタート信号と
は別の独立した配線によって入力されているサブスター
ト信号をソースドライバー４（４）の入力とし、ソース
ドライバー４（１）〜（３）を２画面表示時にカスケー
ド接続となるような構成とすれば、左画面の面積を小さ
く、右画面の面積を大きくとることができる。

【０１３５】また、本第１の実施の形態の液晶表示装置
１では、ソースドライバー４（１）〜（４）内の１セル
回路４４（１）〜（ｎ）の直列接続によるｎシフトレジ
スタを片方向としたが、双方向としてもよく、更には、
スタティックシフトレジスタであるかダイナミックシフ
トレジスタであるかについても問わない。

【０１３６】更に、本第１の実施の形態の液晶表示装置
１では、垂直同期制御をＬＣＤコントローラ６で行った
が、このＬＣＤコントローラ６内部の各回路を示した図
６〜図８はその一例であり、同じ動作をする回路であれ
ば別の構成の回路であってもよく、また、図１０に示す
ような回路構成により垂直同期制御をメモリコントロー
ラ７内部で行ってもよい。

【０１３７】以上説明したように、本実施の形態の液晶
表示装置１では、ＬＣＤコントローラ６は、同期制御を
行う同期分離回路６０、同期分離回路６１、同期検出回
路６２、同期比較回路６３、メモリ用垂直同期選択回路
６４等によって構成されており、クロマインターフェー
ス５Ａから出力される複合同期信号ＣＳＹＮＣ１、及
び、クロマインターフェース５Ｂから出力される複合同
期信号ＣＳＹＮＣ２を入力として、ドライバ制御信号を
出力してゲートドライバー３とソースドライバー４
（１）〜（４）の制御を行い、更に、同期制御を行うた
めの同期切換信号、及び、メモリ用同期信号をメモリコ
ントローラ７に対して出力するようにした。

【０１３８】そして、メモリ用垂直同期選択回路６４
は、同期分離回路６１から出力される内部垂直同期信号
ＶＤ２、同期検出回路６２から出力される内部垂直同期
信号ＶＤ１、及び、同期比較回路６３から出力される同
期一致・不一致信号を入力とし、同期切換信号、及びメ
モリ用同期信号をメモリコントローラ７に対して出力す
る。詳細には、同期不一致を示すＨｉｇｈ信号が入力さ
れているとき、すなわち同期分離回路６０から出力され
る外部垂直同期信号ＶＤＯと同期検出回路６２から出力
される内部垂直同期信号ＶＤ１の同期が不一致であると
同期比較回路６３によって判断されたときには、メモリ
画面が乱れないようにするために、同期不一致を示すＨ
ｉｇｈ信号が入力されて直ちには同期切換を行わず、メ
モリ用同期信号をに同期分離回路６１から出力される内
部垂直同期信号ＶＤ２としてメモリコントローラ７に対
して出力する。そして、同期一致・不一致信号が入力さ
れた同期検出回路６２によって改めて内部垂直同期信号
ＶＤ１が生成されて、同期分離回路６０から出力される
外部垂直同期信号ＶＤＯと同期検出回路６２から出力さ
れる内部垂直同期信号ＶＤ１の同期が一致していると同
期比較回路６３によって判断され、メモリ用垂直同期選
択回路６４に同期一致を示すＬｏｗ信号が入力されたと
きには、メモリ用同期信号を内部垂直同期信号ＶＤ２か
ら内部垂直同期信号ＶＤ１に切り替えると同時に同期切
換信号としてＨｉｇｈ信号をメモリコントローラ７に対
して出力して、メモリコントローラ７に同期が変化する
ことを知らせる。更に、内部垂直同期信号ＶＤ２の同期
が新たに生成された内部垂直同期信号ＶＤ１の同期と一
致したときには、再びメモリ用同期信号を内部垂直同期
信号ＶＤ２に切り替えてメモリコントローラ７に対して
出力するようにした。

【０１３９】したがって、本実施の形態の液晶表示装置
１によれば、Ｖｉｄｅｏ信号２側の同期をＶｉｄｅｏ信
号１側の同期信号に合わせることによって、１つのパネ
ルに同じタイミングのドライバ制御信号で２つの画面表
示が可能となる。

【０１４０】また、外部垂直同期信号ＶＤＯと内部垂直
同期信号ＶＤ１の同期が不一致であると判断されたとき
には、直ちには同期切換を行わずメモリ用同期信号とし
て内部垂直同期信号ＶＤ２を採用することにより、メモ
リを介するＶｉｄｅｏ信号２側の画面が乱れないように
することができる。

【０１４１】更に、同期ずれを起こしたＶｉｄｅｏ信号
１側の内部垂直同期信号ＶＤ１が新たに生成されて安定
したときには、メモリ用同期信号として採用していた内
部垂直同期信号ＶＤ２から内部垂直同期信号ＶＤ１に切
り替えることにより、２画面の同期が一致して安定した
画面表示をすることができる。

【０１４２】また、以上説明したように、本実施の形態
の液晶表示装置１では、ソースドライバー４（１）は、
サブスタート信号入力端子ＳＲＴｓに入力されるサブス
タート信号によってスタート制御されているときには、
該メインスタート信号のタイミングに合わせて、サブＲ
ＧＢ信号入力端子ＲＧＢｓに入力されるメインＲＧＢ信
号を内部にラッチして、カスケード出力端子Ｃからサブ
スタート信号をソースドライバー４（２）のサブスター
ト信号入力端子ＳＲＴｓに対して出力し、このとき、ソ
ースドライバー４（３）には、ソースドライバー４
（１）に入力されると同時にサブスタート信号入力端子
ＳＲＴｓにサブスタート信号が入力されており、該サブ
スタート信号のタイミングに合わせて、サブＲＧＢ信号
入力端子ＲＧＢｓに入力されるサブＲＧＢ信号を内部に
ラッチして、カスケード出力端子Ｃからサブスタート信
号をソースドライバー４（４）のサブスタート信号入力
端子ＳＲＴｓに対して出力し、ソースドライバー４
（２）、及び、ソースドライバー４（４）内部にメイン
ＲＧＢ信号、または、サブＲＧＢ信号がラッチされる
と、所定のタイミングで前記ラッチした１走査線分のメ
インＲＧＢ信号、及び、サブＲＧＢ信号を液晶パネル２
の信号線Ｙｍに印加するとともに、次のサブスタート信
号を受けて同様の動作を繰り返すようにした。

【０１４３】したがって、スタート信号、及び、ＲＧＢ
信号をそれぞれ２系統ずつ持つことで、１つのパネル内
で２つの映像をサンプリングして出力することが可能で
ある。

【０１４４】また、従来のメモリ上で２画面を合成する
表示方法と比べて、映像のサンプリング周波数が１／２
の周波数で動作することが可能である。

【０１４５】ところで、本第１の実施の形態の液晶表示
装置１の適用は、２画面を中央で分割するためにはソー
スドライバーの数が偶数の場合に限られるが、ソースド
ライバーが奇数となる場合も当然あり得る。そこで、ソ
ースドライバーの数が偶数であるか奇数であるかによら
ずに２画面表示を行い、左右２画面を中央で分割するこ
とも可能にするためには、以下に示す第２の実施の形態
の液晶表示装置１１を適用する。

【０１４６】（第２の実施の形態）図１１〜図１３を参
照して、本実施の形態の液晶表示装置１１を詳細に説明
する。

【０１４７】本実施の形態では、上述した第１の実施の
形態の液晶表示装置１との相違点についてのみ詳細に説
明することとし、共通点については必要に応じて簡単に
説明し、または省略する。まず構成を説明する。図１１
は、液晶表示装置１１の概略構成図であり、液晶パネル
２に２画面表示をした様子を表している。

【０１４８】図１１において、液晶表示装置１１は、液
晶パネル２、ゲートドライバー３、ソースドライバー１
４（１）〜（３）、及び、図示しない（図２参照）クロ
マインターフェース５Ａ、クロマインターフェース５
Ｂ、ＬＣＤコントローラ６、メモリコントローラ７、画
像メモリ８、Ｄ／Ａコンバータ９等から構成されている
が、図１１における液晶表示装置１１と図１における液
晶表示装置１との相違点は、ソースドライバー４（１）
〜（４）がソースドライバー１４（１）〜（３）と置き
換えられたことのみであるので、ここではソースドライ
バー１４（１）〜（３）について詳細に説明し、その他
の構成部材については第１の実施の形態において説明し
た内容であるので省略する。

【０１４９】図１１において、ソースドライバー１４
（１）は、メインスタート信号入力端子ＳＲＴｍに入力
されるメインスタート信号によってスタート制御されて
いるときには、該メインスタート信号のタイミングに合
わせて、メインＲＧＢ信号入力端子ＲＧＢｍに入力され
るメインＲＧＢ信号を内部にラッチして、カスケード出
力端子Ｃからメインスタート信号をソースドライバー１
４（２）のメインスタート信号入力端子ＳＲＴｍに対し
て出力する。以後同様にメインスタート信号が後段のソ
ースドライバーに伝達され、ソースドライバー１４
（３）内部にメインＲＧＢ信号がラッチされると、所定
のタイミングで前記ラッチした１走査線分のメインＲＧ
Ｂ信号を液晶パネル２の信号線Ｙｍに印加するととも
に、次のメインスタート信号を受けて同様の動作を繰り
返す。

【０１５０】また、ソースドライバー１４（１）は、サ
ブスタート信号入力端子ＳＲＴｓ１に入力されるサブス
タート信号によってスタート制御されているときには、
該サブスタート信号のタイミングに合わせて、サブＲＧ
Ｂ信号入力端子ＲＧＢｓに入力されるメインＲＧＢ信号
を内部にラッチして、カスケード出力端子Ｃからサブス
タート信号をソースドライバー１４（２）のサブスター
ト信号入力端子ＳＲＴｓ１に対して出力する。このと
き、ソースドライバー１４（２）には、ソースドライバ
ー１４（１）に入力されると同時にサブスタート信号入
力端子ＳＲＴｓ２にサブスタート信号が入力されてお
り、該サブスタート信号のタイミングに合わせて、ソー
スドライバー１４（２）内部のシフトレジスタの中間の
レジスタからサブＲＧＢ信号入力端子ＲＧＢｓに入力さ
れるサブＲＧＢ信号のラッチを開始して、カスケード出
力端子Ｃからサブスタート信号をソースドライバー１４
（３）のサブスタート信号入力端子ＳＲＴｓ１に対して
出力する。

【０１５１】ソースドライバー１４（１）からサブスタ
ート信号入力端子ＳＲＴｓ１に入力されたサブスタート
信号をうけたソースドライバー１４（２）内部の中間ま
でのシフトレジスタは、該サブスタート信号のタイミン
グに合わせて、サブＲＧＢ信号入力端子ＲＧＢｓに入力
されるメインＲＧＢ信号を内部にラッチし、ソースドラ
イバー１４（２）からサブスタート信号入力端子ＳＲＴ
ｓ１に入力されたサブスタート信号をうけたソースドラ
イバー１４（３）内部のシフトレジスタは、該サブスタ
ート信号のタイミングに合わせてサブＲＧＢ信号入力端
子ＲＧＢｓに入力されるサブＲＧＢ信号を内部にラッチ
する。そして、ソースドライバー１４（１）〜（３）内
部にメインＲＧＢ信号、または、サブＲＧＢ信号がラッ
チされると、所定のタイミングで前記ラッチした１走査
線分のメインＲＧＢ信号、及び、サブＲＧＢ信号を液晶
パネル２の信号線Ｙｍに印加するとともに、次のサブス
タート信号を受けて同様の動作を繰り返す。

【０１５２】次に、このソースドライバー１４（１）の
構成について図１２を参照して詳細に説明する。図１２
はソースドライバー１４（１）の内部構成を示す図であ
り、図１２において、ソースドライバー１４（１）は、
遅延回路ブロック１４１、１４２、スイッチ１４３、１
４４、１４６、１４７、１４９、スイッチコントローラ
１４５、及び、１セル回路１４８（１）〜（ｎ）から構
成されており、外部端子として、メインスタート信号入
力端子ＳＲＴｍ、サブスタート信号入力端子ＳＲＴｓ
１、ＳＲＴｓ２、２画面モード信号入力端子Ｍ、センタ
ーモード端子Ｍｃ、メインＲＧＢ信号入力端子ＲＧＢ
ｍ、サブＲＧＢ信号入力端子ＲＧＢｓ、カスケード出力
端子Ｃ、及び、ドライバー出力端子ＯＵＴ（１）〜
（ｎ）を有している。

【０１５３】図１２において、スイッチ１４３は、２画
面モード信号入力端子Ｍから入力される２画面モード信
号によって切り替え制御され、２画面モード信号がＬｏ
ｗ信号のとき（１画面表示時）は遅延回路ブロック１４
１とメインスタート信号入力端子ＳＲＴｍを接続し、２
画面モード信号がＨｉｇｈ信号のとき（２画面表示時）
は遅延回路ブロック１４１とサブスタート信号入力端子
ＳＲＴｓ１を接続する。

【０１５４】スイッチ１４４は、センターモード端子Ｍ
ｃから入力されるセンターモード信号によってＯＮ／Ｏ
ＦＦ制御され、センターモード信号がＬｏｗ信号のとき
（センターモードでないとき）はＯＦＦとなり、センタ
ーモード信号がＨｉｇｈ信号のとき（センターモードの
時）はＯＮとなって遅延回路ブロック１４２とサブスタ
ート信号入力端子ＳＲＴｓ２を接続する。

【０１５５】遅延回路ブロック１４１は、スイッチ１４
３を介して伝達されるスタート信号（以下、単にスター
ト信号といえば、メインスタート信号入力端子ＳＲＴｍ
に入力されるメインスタート信号、あるいは、サブスタ
ート信号入力端子ＳＲＴｓ１に入力されるサブスタート
信号の何れかを指す。）を入力として、スタート信号ノ
イズを回避するために所定の時間分該スタート信号を遅
延させ１セル回路１４８（１）に対して出力する。

【０１５６】遅延回路ブロック１４２は、スイッチ１４
４を介して伝達されるサブスタート信号を入力として、
スタート信号ノイズを回避するために所定の時間分該サ
ブスタート信号を遅延させスイッチ１４９を介して１セ
ル回路１４８（ｎ／２）に対して出力する。

【０１５７】スイッチコントローラ１４５は、後に詳細
に説明する図１３に示す構成の回路で、２画面モード信
号入力端子Ｍに入力される２画面モード信号、及び、セ
ンターモード端子Ｍｃに入力されるセンターモード信号
を入力とし、スイッチ１４６、及び、スイッチ１４７を
切り替え制御する信号を出力する。

【０１５８】スイッチ１４６は２画面モード信号入力端
子Ｍから入力される２画面モード信号、及び、センター
モード端子Ｍｃに入力されるセンターモード信号によっ
て制御されるスイッチコントローラ１４５から出力され
る制御信号によって切り替え制御され、制御信号がＨｉ
ｇｈ信号のときはコモン端子ｃと端子ａを接続すること
によりメインＲＧＢ信号入力端子ＲＧＢｍを接続し、２
画面モード信号がＬｏｗ信号のときはコモン端子ｃと端
子ｂを接続することによりサブＲＧＢ信号入力端子ＲＧ
Ｂｓを接続する。

【０１５９】スイッチ１４７は２画面モード信号入力端
子Ｍから入力される２画面モード信号、及び、センター
モード端子Ｍｃに入力されるセンターモード信号によっ
て制御されるスイッチコントローラ１４５から出力され
る制御信号によって切り替え制御され、制御信号がＨｉ
ｇｈ信号のときはコモン端子ｃと端子ａを接続すること
によりスイッチ１４６のコモン端子を接続し、２画面モ
ード信号がＬｏｗ信号のときはコモン端子ｃと端子ｂを
接続することによりサブＲＧＢ信号入力端子ＲＧＢｓを
接続する。

【０１６０】なお、スイッチ１４６は、Ｒ、Ｇ、Ｂそれ
ぞれの信号を伝達するための３つのスイッチを有してお
り、例えば、Ｂ信号を入力とするスイッチが１セル回路
１４８（１）と接続され、Ｇ信号を入力とするスイッチ
が１セル回路１４８（２）と接続され、Ｒ信号を入力と
するスイッチが１セル回路１４８（３）と接続されとい
うように、１セル回路４４（ｎ）まで順次接続されてい
るが、図１２ではこれを概念的に１つのスイッチ回路に
よって表現している。スイッチ１４７についても同様で
ある。

【０１６１】１セル回路１４８（１）〜（ｎ）は、それ
ぞれの内部のレジスタ部がｎ個直列に接続されることに
よりｎシフトレジスタを構成し、該ｎシフトレジスタ部
においてスタート信号を順次後段に伝達し、また、それ
ぞれの内部のラッチ部において該スタート信号にタイミ
ングを合わせて入力されたＲＧＢ信号（以下、単にＲＧ
Ｂ信号といえば、メインＲＧＢ信号入力端子ＲＧＢｍに
入力されたメインＲＧＢ信号、あるいは、サブＲＧＢ信
号入力端子ＲＧＢｓに入力されたサブＲＧＢ信号の何れ
かを指す。）をラッチし、それぞれの内部のアンプによ
って該ＲＧＢ信号を所定の電圧レベルに増幅した後、そ
れぞれのドライバー出力端子ＯＵＴ（１）〜（ｎ）から
出力する。また、１セル回路１４８（ｎ）は、前段から
入力されたスタート信号をカスケード出力端子Ｃから後
段のソースドライバー４（２）に対して出力する。

【０１６２】スイッチ１４９はセンターモード端子Ｍｃ
から入力されるセンターモード信号によって切り替え制
御され、センターモード信号がＬｏｗ信号のとき（セン
ターモードでないとき）はコモン端子ｃと端子ａを接続
することにより１セル回路１４８（ｎ／２−１）と１セ
ル回路１４８（ｎ／２）を接続し、センターモード信号
がＨｉｇｈ信号のとき（センターモードのとき）はコモ
ン端子ｃと端子ｂを接続することによりコモン端子ｃと
遅延回路ブロック１４２を接続して１セル回路１４８
（ｎ／２）にスタート信号を入力する。

【０１６３】以上が、ソースドライバー１４（１）の内
部回路構成についての説明であり、ソースドライバー１
４（２）、（３）についても同様である。更に、このソ
ースドライバー１４（１）内の前記スイッチコントロー
ラ１４５の内部回路構成について、スイッチコントロー
ラ１４５とスイッチ１４６、及び、スイッチ１４７の接
続状態を含めて図１３を参照して詳細に説明する。

【０１６４】図１３において、スイッチコントローラ１
４５は、反転ゲート１４５ａ、ＡＮＤゲート１４５ｂ、
及び、ＯＲゲート１４５ｃによって構成され、外部端子
として、モード信号入力端子ＭＯＤＥ１、ＭＯＤＥ２、
制御信号出力端子ＣＮ１、及び、ＣＮ２を有している。

【０１６５】反転ゲート１４５ａは、モード信号入力端
子ＭＯＤＥ１に入力される２画面モード信号を反転して
ＯＲゲートの一方の入力端子、及び、制御信号出力端子
ＣＮ２に対して出力して、スイッチ１４７の切換制御を
行う。ＡＮＤゲート１４５ｂは、モード信号入力端子Ｍ
ＯＤＥ１に入力される２画面モード信号、及び、モード
信号入力端子ＭＯＤＥ２に入力されるセンターモード信
号を入力とするＡＮＤ演算を行い、ＯＲゲート１４５ｃ
の一方の入力端子に対して出力する。ＯＲゲート１４５
ｃは、反転ゲート１４５ａから出力される反転された２
画面モード信号、及び、ＡＮＤゲートから出力される信
号を入力とするＯＲ演算を行い、制御信号出力端子ＣＮ
１に対して出力して、スイッチ１４６の切換制御を行
う。

【０１６６】また、ソースドライバー１４（１）内の前
記１セル回路１４８（１）の内部回路構成は、図４に示
したソースドライバー４（１）内の１セル回路４４
（１）と同じ構成で実現可能であり、また、所定の機能
を実現できる回路構成であれば他の回路構成であっても
よい。

【０１６７】以上が、本第２の実施の形態の液晶表示装
置１１の構成の説明である。次に、本第２の実施の形態
の液晶表示装置１１の動作について詳細に説明する。２
系統のＲＧＢ信号の同期処理動作の詳細については、第
１の実施の形態の説明の中で述べたので、ここでは、同
期処理がなされた２系統のＲＧＢ信号を入力とする本実
施の形態の液晶表示装置１１による２画面表示の切換動
作について図１２、及び、図１３を参照して詳細に説明
する。

【０１６８】まず、ソースドライバー１４（１）〜
（３）内部のＲＧＢ信号の入力の切換を制御するスイッ
チコントローラ１４５の動作について図１３を参照して
説明する。

【０１６９】下記の表１は、スイッチコントローラ１４
５のモード信号入力端子ＭＯＤＥ１、及び、ＭＯＤＥ２
への入力に対する制御信号出力端子ＣＮ１、及び、ＣＮ
２の出力を示す真理値表である。

【０１７０】

【表１】

【０１７１】モード入力端子ＭＯＤＥ１には、図１２に
示すソースドライバー１４（１）〜（３）の２画面モー
ド信号入力端子Ｍに入力された２画面モード信号が、モ
ード入力端子ＭＯＤＥ２には、図１２に示すソースドラ
イバー１４（１）〜（３）のセンターモード端子Ｍｃに
入力されたセンターモード信号がそれぞれ入力されてい
る。

【０１７２】モード入力端子ＭＯＤＥ１に入力される２
画面モード信号が、通常モード（フル画面表示、あるい
は、右画面表示）を示すＬｏｗ信号であるときには、該
Ｌｏｗ信号は、反転ゲート１４５ａによって反転されて
Ｈｉｇｈ信号としてＯＲゲート１４５ｃ、及び、制御信
号出力端子ＣＮ２に対して出力されるため、制御端子Ｃ
Ｎ１、ＣＮ２の出力はともにＨｉｇｈ信号となり、モー
ド入力端子ＭＯＤＥ２に入力されるセンターモード信号
の値には影響を受けない。（表１中の第１行、及び、第
２行）

【０１７３】このとき、制御端子ＣＮ１、及び、ＣＮ２
から出力されるＨｉｇｈ信号によって、スイッチ１４
６、及び、スイッチ１４７は、ともに端子ａが接続さ
れ、１セル回路１４８（１）〜（ｎ）の全てに対して図
１２に示すメインＲＧＢ信号入力端子ＲＧＢｍに入力さ
れるメインＲＧＢ信号が出力されることになる。すなわ
ち、２画面モード信号入力端子Ｍに入力される２画面モ
ード信号が通常モードを示すＬｏｗ信号であるソースド
ライバーは、メインＲＧＢ信号入力端子ＲＧＢｍに入力
されるメインＲＧＢ信号を液晶パネル２に対して出力す
ることになる。

【０１７４】モード入力端子ＭＯＤＥ１に入力される２
画面モード信号が、２画面モード（左画面表示、あるい
は、左右両画面表示）を示すＨｉｇｈ信号であるときに
は、該Ｈｉｇｈ信号は、反転ゲート１４５ａによって反
転されてＬｏｗ信号としてＯＲゲート１４５ｃ、及び、
制御信号出力端子ＣＮ２に対して出力されるため、制御
信号出力端子ＣＮ２の出力はＬｏｗ信号となり、制御信
号出力端子ＣＮ１の出力はＯＲゲート１４５ｃに入力さ
れるＡＮＤゲート１４５ｂからの出力信号と同一の信号
となる。

【０１７５】この場合において、モード入力端子ＭＯＤ
Ｅ２に入力されるセンターモード信号が、センターモー
ドを指定しないことを示すＬｏｗ信号であるときには、
該Ｌｏｗ信号の入力によりＡＮＤゲート１４５ｂの出力
はＬｏｗ信号となり、このＡＮＤゲート１４５ｂから出
力されるＬｏｗ信号が制御信号出力端子ＣＮ１の出力信
号となる。（表１中の第３行） このとき、制御端子ＣＮ１、及び、ＣＮ２から出力され
るＬｏｗ信号によって、スイッチ１４６、及び、スイッ
チ１４７は、ともに端子ｂが接続され、１セル回路１４
８（１）〜（ｎ）の全てに対して図１２に示すサブＲＧ
Ｂ信号入力端子ＲＧＢｓに入力されるサブＲＧＢ信号が
出力されることになる。すなわち、２画面モード信号入
力端子Ｍに入力される２画面モード信号が２画面モード
を示すＨｉｇｈ信号であり、センターモード端子Ｍｃに
入力されるセンターモード信号がセンターモードを指定
しないことを示すＬｏｗ信号であるソースドライバー
は、サブＲＧＢ信号入力端子ＲＧＢｓに入力されるサブ
ＲＧＢ信号を液晶パネル２に対して出力することにな
る。

【０１７６】前記、モード入力端子ＭＯＤＥ１に入力さ
れる２画面モード信号が、２画面モード（左画面表示、
あるいは、左右両画面表示）を示すＨｉｇｈ信号である
ときにおいて、モード入力端子ＭＯＤＥ２に入力される
センターモード信号が、センターモードを指定すること
を示すＨｉｇｈ信号であるときには、該Ｈｉｇｈ信号の
入力によりＡＮＤゲート１４５ｂの出力はＨｉｇｈ信号
となり、このＡＮＤゲート１４５ｂから出力されるＨｉ
ｇｈ信号が制御信号出力端子ＣＮ１の出力信号となる。
（表１中の第４行） このとき、制御端子ＣＮ１から出力されるＨｉｇｈ信
号、及び、ＣＮ２から出力されるＬｏｗ信号によって、
スイッチ１４６は端子ａが接続され、スイッチ１４７は
端子ｂが接続され、１セル回路１４８（１）〜（ｎ／２
−１）の全てに対して図１２に示すメインＲＧＢ信号入
力端子ＲＧＢｍに入力されるメインＲＧＢ信号が出力さ
れ、１セル回路１４８（ｎ／２）〜（ｎ）の全てに対し
て図１２に示すサブＲＧＢ信号入力端子ＲＧＢｓに入力
されるサブＲＧＢ信号が出力されることになる。すなわ
ち、２画面モード信号入力端子Ｍに入力される２画面モ
ード信号が２画面モードを示すＨｉｇｈ信号であり、セ
ンターモード端子Ｍｃに入力されるセンターモード信号
がセンターモードを指定することを示すＨｉｇｈ信号で
あるソースドライバーは、１セル回路１４８（１）〜
（ｎ／２−１）からメインＲＧＢ信号を、１セル回路１
４８（ｎ／２）〜（ｎ）からサブＲＧＢ信号を液晶パネ
ル２に対して出力することになり、２画面両方の表示に
関与するソースドライバーとなる。

【０１７７】以上がソースドライバー１４（１）〜
（３）内部のＲＧＢ信号の入力の切換を制御するスイッ
チコントローラ１４５の動作についての説明である。次
に、映像表示時のソースドライバー１４（１）〜（３）
の動作について図１２を参照して詳細に説明する。

【０１７８】フル画面表示時には、図１２に示すソース
ドライバー１４（１）の２画面モード信号入力端子Ｍ
に、通常モードを示す信号としてＬｏｗ信号が入力され
ており、スイッチ１４３は遅延回路ブロック１４１とメ
インスタート信号入力端子ＳＲＴｍを接続し、スイッチ
１４６、及び、スイッチ１４７はともに端子ａを接続し
て１セル回路１４８（１）〜（ｎ）とメインＲＧＢ信号
入力端子ＲＧＢｍを接続し、スイッチ１４９は端子ａを
接続して１セル回路１４８（ｎ／２−１）と１セル回路
１４８（ｎ／２）を接続する。ソースドライバー１４
（２）〜（３）も同様な状態に制御されることにより、
図１１に示すようにソースドライバー１４（１）〜
（３）までがカスケード接続され、また、液晶パネル２
に映像を表示するためのＲＧＢ信号としては、ソースド
ライバー１４（１）〜（３）の全てにメインＲＧＢ信号
が採用されている状態である。この状態における１画面
の映像表示動作については、従来の液晶表示装置での表
示に採用されている通常の方法であるので詳細な説明を
省略する。

【０１７９】２画面表示時には、図１１に示すソースド
ライバー１４（１）〜（３）のそれぞれの２画面モード
信号入力端子Ｍに入力される２画面モード信号、及び、
センターモード端子Ｍｃに入力されるセンターモード信
号の組み合わせは、下記の表２の通りである。

【０１８０】

【表２】

【０１８１】ソースドライバー１４（１）は２画面モー
ド信号入力端子Ｍに通常モードを示す信号としてＬｏｗ
信号が入力され、センターモード端子Ｍｃにセンターモ
ードを指定しないことを示すＬｏｗ信号が入力されてお
り、スイッチ１４３は遅延回路ブロック１４１とメイン
スタート信号入力端子ＳＲＴｍを接続し、スイッチ１４
６、及び、スイッチ１４７はともに端子ａを接続して、
１セル回路１４８（１）〜（ｎ）とメインＲＧＢ信号入
力端子ＲＧＢｍを接続し、スイッチ１４９は端子ａを接
続して１セル回路１４８（ｎ／２−１）と１セル回路１
４８（ｎ／２）を接続し、液晶パネル２に映像を表示す
るためのＲＧＢ信号としてはメインＲＧＢ信号が採用さ
れている右画面表示用の状態である。

【０１８２】ソースドライバー１４（２）は２画面モー
ド信号入力端子Ｍに２画面モードを示す信号としてＨｉ
ｇｈ信号が入力され、センターモード端子Ｍｃにセンタ
ーモードを指定することを示すＨｉｇｈ信号が入力され
ており、スイッチ１４３は遅延回路ブロック１４１とサ
ブスタート信号入力端子ＳＲＴｓを接続し、スイッチ１
４６は端子ａを接続して、１セル回路１４８（１）〜
（ｎ／２−１）とメインＲＧＢ信号入力端子ＲＧＢｍを
接続し、スイッチ１４７は端子ｂを接続して、１セル回
路１４８（ｎ／２）〜（ｎ）とサブＲＧＢ信号入力端子
ＲＧＢｓを接続し、スイッチ１４９は端子ｂを接続して
１セル回路１４８（ｎ／２−１）と遅延回路ブロック１
４２を接続し、液晶パネル２に映像を表示するためのＲ
ＧＢ信号としては、右画面表示用のメインＲＧＢ信号、
及び、左画面用のサブＲＧＢ信号の両方が採用されてい
る両画面共用の状態である。

【０１８３】ソースドライバー１４（３）は２画面モー
ド信号入力端子Ｍに２画面モードを示す信号としてＨｉ
ｇｈ信号が入力され、センターモード端子Ｍｃにセンタ
ーモードを指定しないことを示すＬｏｗ信号が入力され
ており、スイッチ１４３は遅延回路ブロック１４１とサ
ブスタート信号入力端子ＳＲＴｓを接続し、スイッチ１
４６、及び、スイッチ１４７はともに端子ｂを接続し
て、１セル回路１４８（１）〜（ｎ）とサブＲＧＢ信号
入力端子ＲＧＢｓを接続し、スイッチ１４９は端子ａを
接続して１セル回路１４８（ｎ／２−１）と１セル回路
１４８（ｎ／２）を接続し、液晶パネル２に映像を表示
するためのＲＧＢ信号としてはサブＲＧＢ信号が採用さ
れている左画面表示用の状態である。

【０１８４】この２画面表示時においては、サブスター
ト信号はソースドライバー１４（１）のメインスタート
信号入力端子ＳＲＴｍ、及び、ソースドライバー１４
（２）のサブスタート信号入力端子ＳＲＴｓ２に同時に
入力され、ソースドライバー１４（１）のメインスター
ト信号入力端子ＳＲＴｍに入力されたスタート信号は、
内部の遅延回路ブロック１４１によってタイミングを遅
延された後、内部の１セル回路１４８（１）に入力さ
れ、または、ソースドライバー１４（２）のサブスター
ト信号入力端子ＳＲＴｓ２に入力されたスタート信号
は、内部の遅延回路ブロック１４２によってタイミング
を遅延された後、スイッチ１４９を介して内部の１セル
回路１４８（ｎ／２）に入力される。

【０１８５】ソースドライバー１４（１）内部の１セル
回路１４８（１）のシフトレジスタ入力端子ＩＮにスタ
ート信号であるＬｏｗパルス信号が入力されると、該Ｌ
ｏｗパルス信号は、図４に示す１セル回路内部のクロッ
ク入力端子ＣＫに入力されるマスタークロックＭＣＬＫ
のタイミングに従って、レジスタ部１２０の反転ゲート
１０３、及び、３ステート反転ゲート１０４によって構
成される回路にラッチされるとともに、ラッチ部１２１
に対して出力される。

【０１８６】このとき、ラッチ部制御端子Ｌに入力され
る走査線カウント信号ＨＣＮＴがＬｏｗ信号であるとす
ると、ＮＯＲゲート１０５により、スイッチ１０８がＯ
Ｎに制御され（このとき、スイッチ１０９：ＯＦＦ、ス
イッチ１１０：ＯＦＦ、スイッチ１１１：ＯＮ）、マス
タークロックＭＣＬＫのタイミングに合わせてＲＧＢ信
号入力端子ＲＧＢINに入力されるメインＲＧＢ信号は、
スイッチ１０８を介してコンデンサ１１２に充電される
ことによりＵ側ラッチ部１２１Ｕにラッチされる。同時
に、ソースドライバー１４（２）内部の１セル回路１４
８（ｎ／２）のＵ側ラッチ部１２１Ｕには、同じタイミ
ングのマスタークロックＭＣＬＫ時のサブＲＧＢ信号が
ラッチされている。

【０１８７】次のマスタークロックＭＣＬＫのパルスに
よって、ソースドライバー１４（１）内部の１セル回路
１４８（１）のレジスタ部１２０から１セル回路１４８
（２）のシフトレジスタ入力端子ＩＮを介してサブスタ
ート信号が１セル回路１４８（２）内部のレジスタ部１
２０に入力され、上記の動作と同様に、このマスターク
ロックＭＣＬＫのタイミングのメインＲＧＢ信号が１セ
ル回路１４８（２）内部のＵ側ラッチ部１２１Ｕにラッ
チされる。同時に、ソースドライバー１４（２）内部の
１セル回路１４８（ｎ／２＋１）のＵ側ラッチ部１２１
Ｕには、同じタイミングのマスタークロックＭＣＬＫ時
のサブＲＧＢ信号がラッチされている。

【０１８８】以後、ソースドライバー１４（２）内部の
１セル回路１４８（ｎ）までサブＲＧＢ信号のラッチが
終了すると、１セル回路１４８（ｎ）のシフトレジスタ
出力端子ＯＵＴから出力されたサブスタート信号は、カ
スケード出力端子Ｃを介して、ソースドライバー１４
（３）のサブスタート信号入力端子ＳＲＴｓ１に対して
出力され、ソースドライバー１４（３）内部でもソース
ドライバー１４（２）と同様に該サブスタート信号は１
セル回路１４８（ｎ）まで順次伝達され、同時に、サブ
ＲＧＢ信号が順次ラッチされる。

【０１８９】同様に、ソースドライバー１４（１）内部
の１セル回路１４８（ｎ）までメインＲＧＢ信号のラッ
チが終了すると、１セル回路１４８（ｎ）のシフトレジ
スタ出力端子ＯＵＴから出力されたサブスタート信号
は、カスケード出力端子Ｃを介して、ソースドライバー
１４（２）のサブスタート信号入力端子ＳＲＴｓ１に対
して出力され、ソースドライバー１４（２）内部でもソ
ースドライバー１４（１）と同様に該サブスタート信号
は１セル回路１４８（ｎ）まで順次伝達され、同時に、
メインＲＧＢ信号が順次ラッチされる。

【０１９０】こうして、ソースドライバー１４（１）と
ソースドライバー１４（２）内部の１セル回路１４８
（１）〜（ｎ／２−１）のカスケード接続に右画面用の
メインＲＧＢ信号がラッチされ、ソースドライバー１４
（２）内部の１セル回路１４８（ｎ／２）〜（ｎ）とソ
ースドライバー１４（４）のカスケード接続に左画面用
のサブＲＧＢ信号がラッチされると、ソースドライバー
１４（１）〜（３）内部の１セル回路１４８（１）〜
（ｎ）のそれぞれにパラレルに入力されている走査線カ
ウント信号ＨＣＮＴによる水平同期のタイミングによっ
て、１セル回路１４８（１）〜（ｎ）のラッチ部１２１
が、スイッチ１１０がＯＮ（このとき、スイッチ１０
８：ＯＦＦ、スイッチ１０９：ＯＮ、スイッチ１１１：
ＯＦＦ）になることによって、前記ラッチしていたＲＧ
Ｂ信号は１走査線分同時にアンプ１１４に対して出力さ
れ、アンプ１１４によって所定の電圧レベルに増幅され
た後、ＲＧＢ信号出力端子ＲＧＢOUT からソースドライ
バー１４（１）〜（３）のドライバー出力端子ＯＵＴ
（１）〜（ｎ）を介して液晶パネル２の所定の信号線
（ソースライン）Ｙｍに出力される。

【０１９１】以後、次のスタート信号のタイミングに合
わせて同様の動作を繰り返すことにより、順次液晶パネ
ル２の所定の信号線（ソースライン）ＹｍにＲＧＢ信号
が出力され、液晶パネル２には、２画面の映像が同期を
合わせた安定した映像として表示される。

【０１９２】このとき、右画面表示用のソースドライバ
ー１４（１）、及び、（２）と左画面表示用のソースド
ライバー１４（２）、及び、（３）が同時に動作するの
で、第１の実施の形態の液晶表示装置１と同様に映像表
示のためのサンプリング周波数は、１画面表示時の１／
２の周波数でよい。

【０１９３】なお、本第２の実施の形態の液晶表示装置
１１では、ソースドライバー１４の数を（１）〜（３）
の３つとしたが、本実施の形態においては、ソースドラ
イバー１４の数はいくつであっても構成可能であり、ま
た、液晶パネル２による左右２画面分割を左右均等とす
る必要もなく、右寄り、あるいは、左寄りの左右不均等
の分割としてもよい。この場合例えば、図１１において
全てのソースドライバー１４に対してサブスタート信号
入力端子ＳＲＴｓ２にサブスタート信号を入力し、セン
ターモード端子Ｍｃにセンターモード信号を入力する構
成にし、２画面モード信号、及び、センターモード信号
を適宜制御すれば画面を分割する位置を自由に選択でき
る。

【０１９４】また、本第２の実施の形態の液晶表示装置
１１では、ソースドライバー１４（１）〜（３）内の１
セル回路１４８（１）〜（ｎ）の直列接続によるｎシフ
トレジスタを片方向としたが、第１の実施の形態の液晶
表示装置１と同様に、双方向としてもよく、更には、ス
タティックシフトレジスタであるかダイナミックシフト
レジスタであるかについても問わない。

【０１９５】以上説明したように、本実施の形態の液晶
表示装置１１では、ソースドライバー１４（１）は、サ
ブスタート信号入力端子ＳＲＴｓ１に入力されるサブス
タート信号によってスタート制御されているときには、
サブＲＧＢ信号入力端子ＲＧＢｓに入力されるメインＲ
ＧＢ信号を内部にラッチして、カスケード出力端子Ｃか
らサブスタート信号をソースドライバー１４（２）のサ
ブスタート信号入力端子ＳＲＴｓ１に対して出力し、こ
のとき、ソースドライバー１４（２）には、ソースドラ
イバー１４（１）に入力されると同時にサブスタート信
号入力端子ＳＲＴｓ２にサブスタート信号が入力されて
おり、ソースドライバー１４（２）内部のシフトレジス
タの中間のレジスタからサブＲＧＢ信号入力端子ＲＧＢ
ｓに入力されるサブＲＧＢ信号のラッチを開始して、カ
スケード出力端子Ｃからサブスタート信号をソースドラ
イバー１４（３）のサブスタート信号入力端子ＳＲＴｓ
１に対して出力するようにした。

【０１９６】また、ソースドライバー１４（１）からサ
ブスタート信号入力端子ＳＲＴｓ１に入力されたサブス
タート信号をうけたソースドライバー１４（２）内部の
中間までのシフトレジスタは、該サブスタート信号のタ
イミングに合わせてメインＲＧＢ信号入力端子ＲＧＢｍ
に入力されるメインＲＧＢ信号を内部にラッチし、ソー
スドライバー１４（２）からサブスタート信号入力端子
ＳＲＴｓ１に入力されたサブスタート信号をうけたソー
スドライバー１４（３）内部のシフトレジスタは、該サ
ブスタート信号のタイミングに合わせてサブＲＧＢ信号
入力端子ＲＧＢｓに入力されるサブＲＧＢ信号を内部に
ラッチし、そして、ソースドライバー１４（１）〜
（３）内部にメインＲＧＢ信号、または、サブＲＧＢ信
号がラッチされると、所定のタイミングで前記ラッチし
た１走査線分のメインＲＧＢ信号、及び、サブＲＧＢ信
号を液晶パネル２の信号線Ｙｍに印加するとともに、次
のサブスタート信号を受けて同様の動作を繰り返すよう
にした。

【０１９７】したがって、前記第１の実施の形態の効果
を有することは勿論のこと、更に、ソースドライバー内
部の中央の１セル回路からシフトレジスタがスタートで
きる構成としたことにより、ソースドライバーの数が偶
数であるか奇数であるかを問わず、いくつのソースドラ
イバーによる構成であっても２画面表示が可能となる。

【０１９８】ところで、本第２の実施の形態の液晶表示
装置１１では、フル画面表示可能であるのはメインＲＧ
Ｂ信号による映像のみであり、また、２画面表示時にお
いて、左右の映像の入れ替えを行うことができる構成に
はなっていないが、以下に示す第３の実施の形態の液晶
表示装置２１を適用すれば可能となる。

【０１９９】（第３の実施の形態）図１４〜図１５を参
照して、本実施の形態の液晶表示装置２１を詳細に説明
する。

【０２００】本実施の形態では、上述した第１の実施の
形態の液晶表示装置１との相違点についてのみ詳細に説
明することとし、共通点については必要に応じて簡単に
説明し、または省略する。まず構成を説明する。図１４
は、液晶表示装置２１の概略構成図であり、液晶パネル
２に２画面表示をした様子を表している。

【０２０１】図１４において、液晶表示装置２１は、液
晶パネル２、ゲートドライバー３、ソースドライバー２
４（１）〜（４）、及び、図示しない（図２参照）クロ
マインターフェース５Ａ、クロマインターフェース５
Ｂ、ＬＣＤコントローラ６、メモリコントローラ７、画
像メモリ８、Ｄ／Ａコンバータ９等から構成されてい
る。

【０２０２】図１４における液晶表示装置２１と図１に
おける液晶表示装置１との相違点は、液晶表示装置１で
は、ソースドライバー４（１）、及び、（２）に対して
は、メインＲＧＢ信号入力端子ＲＧＢｍ、及び、サブＲ
ＧＢ信号入力端子ＲＧＢｓの両方の端子にメインＲＧＢ
信号を入力し、また、２画面モード信号を左画面表示用
のスタートソースドライバーであるソースドライバー４
（３）にのみ入力して、ソースドライバー４（１）〜
（４）を制御していたが、液晶表示装置２１において
は、ソースドライバー２４（１）〜（４）全てに対して
メインＲＧＢ信号入力端子ＲＧＢｍにはメインＲＧＢ信
号を、サブＲＧＢ信号入力端子ＲＧＢｓにはサブＲＧＢ
信号を入力するようにし、また、ソースドライバー２４
（１）〜（３）に対して右側２画面モード信号を、ソー
スドライバー２４（３）、及び、（４）に対して左側２
画面モード信号を入力するようにして、それぞれのソー
スドライバーの表示画面を制御できるようにしたという
点のみである。したがって、この相違点について詳細に
説明し、その他の構成部材については第１の実施の形態
において説明した内容であるので省略する。

【０２０３】図１４において、ソースドライバー２４
（１）、（２）、及び、（４）は、図３に示す第１の実
施の形態におけるソースドライバー４（１）と同じ回路
構成となっており、左画面表示用のスタートソースドラ
イバーであるソースドライバー２４（３）のみがソース
ドライバー４（１）とは異なる回路構成となっている。
図１５を参照して、このソースドライバー２４（３）の
回路構成を図３に示すソースドライバー４（１）との相
違点についてのみ説明する。

【０２０４】ソースドライバー２４（３）は、ソースド
ライバー４（１）の回路構成に対してＥｘＯＲゲート２
４１が追加配置され、また、ソースドライバー４（１）
の２画面モード信号入力端子Ｍを左側２画面モード信号
入力端子ＭL とし、更に、右側２画面モード信号入力端
子ＭR を追加的に設けていることのみがソースドライバ
ー４（１）との相違点であり、その他の回路に関しては
図３のソースドライバー４（１）と同符号を付して説明
を省略することとする。

【０２０５】ソースドライバー４（１）に対するこの変
更に従って、ＥｘＯＲゲート２４１は、左２画面モード
信号入力端子ＭL に入力される左２画面モード信号、及
び、右２画面モード信号入力端子ＭR に入力される右２
画面モード信号を入力とし、該２つの信号のＥｘＯＲ演
算を行いスイッチ４２を制御するための信号を出力す
る。すなわち、右２画面モード信号、及び、左２画面モ
ード信号がともにＨｉｇｈ信号、または、ともにＬｏｗ
信号であり、サブＲＧＢ信号による画面、または、メイ
ンＲＧＢ信号による画面のフル画面表示を指示されてい
るときには、ＥｘＯＲゲート２４１は、Ｌｏｗ信号を出
力して遅延回路ブロック４１とメインスタート信号入力
端子ＳＲＴｍを接続し、右２画面モード信号、または、
左２画面モード信号のいずれか一方の信号がＨｉｇｈ信
号であり、メインＲＧＢ信号、及び、サブＲＧＢ信号に
よる２画面表示を指示されているときには、ＥｘＯＲゲ
ート２４１は、Ｈｉｇｈ信号を出力して遅延回路ブロッ
ク４１とサブスタート信号入力端子ＳＲＴｓを接続す
る。

【０２０６】以上が、本第３の実施の形態の液晶表示装
置２１の構成の説明である。次に、本第３の実施の形態
の液晶表示装置２１の動作について詳細に説明する。２
系統のＲＧＢ信号の同期処理動作の詳細については、第
１の実施の形態の説明の中で述べたので、ここでは、同
期処理がなされた２系統のＲＧＢ信号を入力とする本実
施の形態の液晶表示装置２１による２画面表示の切換動
作について図１４、及び、図１５を参照して詳細に説明
する。

【０２０７】まず、第１の表示状態としてメインＲＧＢ
信号による映像を左右の画面に表示する、メイン映像フ
ル画面表示時について説明する。

【０２０８】メイン映像フル画面表示時には、図１４に
示すソースドライバー２４（１）の２画面モード信号入
力端子Ｍに入力される右２画面モード信号は、メインＲ
ＧＢ信号による映像を表示することを示すＬｏｗ信号で
あり、スイッチ４２は遅延回路ブロック４１とメインス
タート信号入力端子ＳＲＴｍを接続し、スイッチ４３は
１セル回路４４（１）〜（ｎ）とメインＲＧＢ信号入力
端子ＲＧＢｍを接続する。ソースドライバー２４（２）
も右２画面モード信号によって同様な状態に制御され
る。

【０２０９】ソースドライバー２４（３）の右２画面モ
ード信号入力端子ＭR に入力される右２画面モード信
号、及び、左２画面モード信号入力端子ＭL に入力され
る左２画面モード信号はともに、メインＲＧＢ信号によ
る映像を表示することを示すＬｏｗ信号であり、該２つ
の信号の入力によってＥｘＯＲゲート２４１の出力がＬ
ｏｗ信号となることによってスイッチ４２は遅延回路ブ
ロック４１とメインスタート信号入力端子ＳＲＴｍを接
続し、スイッチ４３は１セル回路４４（１）〜（ｎ）と
メインＲＧＢ信号入力端子ＲＧＢｍを接続する。

【０２１０】ソースドライバー２４（４）の２画面モー
ド信号入力端子Ｍに入力される左２画面モード信号は、
メインＲＧＢ信号による映像を表示することを示すＬｏ
ｗ信号であり、スイッチ４２は遅延回路ブロック４１と
メインスタート信号入力端子ＳＲＴｍを接続し、スイッ
チ４３は１セル回路４４（１）〜（ｎ）とメインＲＧＢ
信号入力端子ＲＧＢｍを接続する。

【０２１１】以上のような、ソースドライバー２４
（１）〜（４）のそれぞれの状態により、ソースドライ
バー２４（１）〜（４）までがカスケード接続され、ま
た、液晶パネル２に映像を表示するためのＲＧＢ信号と
しては、ソースドライバー２４（１）〜（４）の全てに
メインＲＧＢ信号が採用されている状態である。この状
態における１画面の映像表示動作については、従来の液
晶表示装置での表示に採用されている通常の方法である
ので詳細な説明を省略する。

【０２１２】次に、第２の表示状態としてサブＲＧＢ信
号による映像を左右の画面に表示する、サブ映像フル画
面表示時について説明する。

【０２１３】サブ映像フル画面表示時には、ソースドラ
イバー２４（１）の２画面モード信号入力端子Ｍに入力
される右２画面モード信号は、サブＲＧＢ信号による映
像を表示することを示すＨｉｇｈ信号であり、スイッチ
４２は遅延回路ブロック４１とサブスタート信号入力端
子ＳＲＴｓを接続し、スイッチ４３は１セル回路４４
（１）〜（ｎ）とサブＲＧＢ信号入力端子ＲＧＢｓを接
続する。ソースドライバー２４（２）も右２画面モード
信号によって同様な状態に制御される。

【０２１４】ソースドライバー２４（３）の右２画面モ
ード信号入力端子ＭR に入力される右２画面モード信
号、及び、左２画面モード信号入力端子ＭL に入力され
る左２画面モード信号はともに、サブＲＧＢ信号による
映像を表示することを示すＨｉｇｈ信号であり、該２つ
の信号の入力によってＥｘＯＲゲート２４１の出力がＬ
ｏｗ信号となることによってスイッチ４２は遅延回路ブ
ロック４１とメインスタート信号入力端子ＳＲＴｍを接
続し、スイッチ４３は１セル回路４４（１）〜（ｎ）と
サブＲＧＢ信号入力端子ＲＧＢｓを接続する。

【０２１５】ソースドライバー２４（４）の２画面モー
ド信号入力端子Ｍに入力される左２画面モード信号は、
サブＲＧＢ信号による映像を表示することを示すＨｉｇ
ｈ信号であり、スイッチ４２は遅延回路ブロック４１と
サブスタート信号入力端子ＳＲＴｓを接続し、スイッチ
４３は１セル回路４４（１）〜（ｎ）とサブＲＧＢ信号
入力端子ＲＧＢｓを接続する。

【０２１６】以上のような、ソースドライバー２４
（１）〜（４）のそれぞれの状態により、ソースドライ
バー２４（１）〜（４）までがカスケード接続され、ま
た、液晶パネル２に映像を表示するためのＲＧＢ信号と
しては、ソースドライバー２４（１）〜（４）の全てに
サブＲＧＢ信号が採用されている状態である。この状態
における１画面の映像表示動作については、従来の液晶
表示装置での表示に採用されている通常の方法であるの
で詳細な説明を省略する。

【０２１７】次に、第３の表示状態としてメインＲＧＢ
信号による映像を右画面に表示し、サブＲＧＢ信号によ
る映像を左画面に表示する、メイン右サブ左の２画面表
示時について説明する。

【０２１８】メイン右サブ左の２画面表示時には、ソー
スドライバー２４（１）の２画面モード信号入力端子Ｍ
に入力される右２画面モード信号は、メインＲＧＢ信号
による映像を表示することを示すＬｏｗ信号であり、ス
イッチ４２は遅延回路ブロック４１とメインスタート信
号入力端子ＳＲＴｍを接続し、スイッチ４３は１セル回
路４４（１）〜（ｎ）とメインＲＧＢ信号入力端子ＲＧ
Ｂｍを接続する。ソースドライバー２４（２）も右２画
面モード信号によって同様な状態に制御される。

【０２１９】ソースドライバー２４（３）の右２画面モ
ード信号入力端子ＭR に入力される右２画面モード信号
は、右画面にメインＲＧＢ信号による映像を表示するこ
とを示すＬｏｗ信号であり、左２画面モード信号入力端
子ＭL に入力される左２画面モード信号は、左画面にサ
ブＲＧＢ信号による映像を表示することを示すＨｉｇｈ
信号であり、該２つの信号の入力によってＥｘＯＲゲー
ト２４１の出力がＨｉｇｈ信号となることによってスイ
ッチ４２は遅延回路ブロック４１とサブスタート信号入
力端子ＳＲＴｓを接続し、スイッチ４３は１セル回路４
４（１）〜（ｎ）とサブＲＧＢ信号入力端子ＲＧＢｓを
接続する。

【０２２０】ソースドライバー２４（４）の２画面モー
ド信号入力端子Ｍに入力される左２画面モード信号は、
サブＲＧＢ信号による映像を表示することを示すＨｉｇ
ｈ信号であり、スイッチ４２は遅延回路ブロック４１と
サブスタート信号入力端子ＳＲＴｓを接続し、スイッチ
４３は１セル回路４４（１）〜（ｎ）とサブＲＧＢ信号
入力端子ＲＧＢｓを接続する。

【０２２１】以上のような、ソースドライバー２４
（１）〜（４）のそれぞれの状態により、ソースドライ
バー２４（１）、及び、（２）がカスケード接続され
て、液晶パネル２に映像を表示する右画面表示用として
メインＲＧＢ信号が採用され、ソースドライバー２４
（３）、及び、（４）がカスケード接続されて、液晶パ
ネル２に映像を表示する左画面表示用としてサブＲＧＢ
信号が採用されている状態である。この状態における２
画面の映像表示動作については、第１の実施の形態の液
晶表示装置１での表示方法と同様であるので詳細な説明
を省略する。

【０２２２】最後に、第４の表示状態としてサブＲＧＢ
信号による映像を右画面に表示し、メインＲＧＢ信号に
よる映像を左画面に表示する、サブ右メイン左の２画面
表示時について説明する。

【０２２３】サブ右メイン左の２画面表示時には、ソー
スドライバー２４（１）の２画面モード信号入力端子Ｍ
に入力される右２画面モード信号は、サブＲＧＢ信号に
よる映像を表示することを示すＨｉｇｈ信号であり、ス
イッチ４２は遅延回路ブロック４１とサブスタート信号
入力端子ＳＲＴｓを接続し、スイッチ４３は１セル回路
４４（１）〜（ｎ）とサブＲＧＢ信号入力端子ＲＧＢｓ
を接続する。ソースドライバー２４（２）も右２画面モ
ード信号によって同様な状態に制御される。

【０２２４】ソースドライバー２４（３）の右２画面モ
ード信号入力端子ＭR に入力される右２画面モード信号
は、右画面にサブＲＧＢ信号による映像を表示すること
を示すＨｉｇｈ信号であり、左２画面モード信号入力端
子ＭL に入力される左２画面モード信号は、左画面にメ
インＲＧＢ信号による映像を表示することを示すＬｏｗ
信号であり、該２つの信号の入力によってＥｘＯＲゲー
ト２４１の出力がＨｉｇｈ信号となることによってスイ
ッチ４２は遅延回路ブロック４１とサブスタート信号入
力端子ＳＲＴｓを接続し、スイッチ４３は１セル回路４
４（１）〜（ｎ）とサブＲＧＢ信号入力端子ＲＧＢｓを
接続する。

【０２２５】ソースドライバー２４（４）の２画面モー
ド信号入力端子Ｍに入力される左２画面モード信号は、
メインＲＧＢ信号による映像を表示することを示すＬｏ
ｗ信号であり、スイッチ４２は遅延回路ブロック４１と
メインスタート信号入力端子ＳＲＴｍを接続し、スイッ
チ４３は１セル回路４４（１）〜（ｎ）とメインＲＧＢ
信号入力端子ＲＧＢｍを接続する。

【０２２６】以上のような、ソースドライバー２４
（１）〜（４）のそれぞれの状態により、ソースドライ
バー２４（１）、及び、（２）がカスケード接続され
て、液晶パネル２に映像を表示する右画面表示用として
サブＲＧＢ信号が採用され、ソースドライバー２４
（３）、及び、（４）がカスケード接続されて、液晶パ
ネル２に映像を表示する左画面表示用としてメインＲＧ
Ｂ信号が採用されている状態である。

【０２２７】このサブ右メイン左の２画面表示時におい
ては、サブスタート信号はソースドライバー２４（１）
のサブスタート信号入力端子ＳＲＴｓ、及び、ソースド
ライバー２４（３）のサブスタート信号入力端子ＳＲＴ
ｓに同時に入力され、それぞれの内部の遅延回路ブロッ
ク４１によってタイミングを遅延された後、それぞれの
１セル回路４４（１）に入力される。

【０２２８】ソースドライバー２４（１）内部の１セル
回路４４（１）にサブスタート信号であるＬｏｗパルス
信号が入力されると、該Ｌｏｗパルス信号は、クロック
入力端子ＣＫに入力されるマスタークロックＭＣＬＫの
タイミングに従って、レジスタ部１２０の反転ゲート１
０３、及び、３ステート反転ゲート１０４によって構成
される回路にラッチされるとともに、ラッチ部１２１に
対して出力される。

【０２２９】このとき、ラッチ部制御端子Ｌに入力され
る走査線カウント信号ＨＣＮＴがＬｏｗ信号であるとす
ると、ＮＯＲゲート１０５により、スイッチ１０８がＯ
Ｎに制御され（このとき、スイッチ１０９：ＯＦＦ、ス
イッチ１１０：ＯＦＦ、スイッチ１１１：ＯＮ）、マス
タークロックＭＣＬＫのタイミングに合わせてＲＧＢ信
号入力端子ＲＧＢINに入力されるサブＲＧＢ信号は、ス
イッチ１０８を介してコンデンサ１１２に充電されるこ
とによりＵ側ラッチ部１２１Ｕにラッチされる。同時
に、ソースドライバー２４（３）内部の１セル回路４４
（１）のＵ側ラッチ部１２１Ｕには、同じタイミングの
マスタークロックＭＣＬＫ時のメインＲＧＢ信号がラッ
チされている。

【０２３０】次のマスタークロックＭＣＬＫのパルスに
よって、ソースドライバー２４（１）内部の１セル回路
４４（１）のレジスタ部１２０から１セル回路４４
（２）のシフトレジスタ入力端子ＩＮを介して１セル回
路４４（２）内部のレジスタ部１２０に入力され、上記
の動作と同様に、このマスタークロックＭＣＬＫのタイ
ミングのサブＲＧＢ信号が１セル回路４４（２）内部の
Ｕ側ラッチ部１２１Ｕにラッチされる。同時に、ソース
ドライバー２４（３）内部の１セル回路４４（２）のＵ
側ラッチ部１２１Ｕには、同じタイミングのマスターク
ロックＭＣＬＫ時のメインＲＧＢ信号がラッチされてい
る。

【０２３１】以後、ソースドライバー２４（１）内部の
１セル回路４４（ｎ）までサブＲＧＢ信号のラッチが終
了すると、１セル回路４４（ｎ）のシフトレジスタ出力
端子ＯＵＴから出力されたサブスタート信号は、カスケ
ード出力端子Ｃを介して、ソースドライバー２４（２）
のサブスタート信号入力端子ＳＲＴｓに対して出力さ
れ、ソースドライバー２４（２）内部でもソースドライ
バー２４（１）と同様に該サブスタート信号は１セル回
路４４（ｎ）まで順次伝達され、同時に、サブＲＧＢ信
号が順次ラッチされる。ソースドライバー２４（３）、
及び、（４）のカスケード接続による回路についても同
様である。

【０２３２】こうして、ソースドライバー２４（１）と
（２）のカスケード接続に右画面用のサブＲＧＢ信号が
ラッチされ、ソースドライバー２４（３）と（４）のカ
スケード接続に左画面用のメインＲＧＢ信号がラッチさ
れると、ソースドライバー２４（１）〜（４）内部の１
セル回路４４（１）〜（ｎ）のそれぞれにパラレルに入
力されている走査線カウント信号ＨＣＮＴによる水平同
期のタイミングによって、１セル回路４４（１）〜
（ｎ）のラッチ部１２１が、スイッチ１１０がＯＮ（こ
のとき、スイッチ１０８：ＯＦＦ、スイッチ１０９：Ｏ
Ｎ、スイッチ１１１：ＯＦＦ）になることによって、前
記ラッチしていたＲＧＢ信号は１走査線分同時にアンプ
１１４に対して出力され、アンプ１１４によって所定の
電圧レベルに増幅された後、ＲＧＢ信号出力端子ＲＧＢ
OUT からソースドライバー２４（１）〜（４）のドライ
バー出力端子ＯＵＴ（１）〜（ｎ）を介して液晶パネル
２の所定の信号線（ソースライン）Ｙｍに出力される。

【０２３３】以後、次のサブスタート信号のタイミング
に合わせて同様の動作を繰り返すことにより、順次液晶
パネル２の所定の信号線（ソースライン）ＹｍにＲＧＢ
信号が出力され、液晶パネル２には、２画面の映像が同
期を合わせた安定した映像として表示される。

【０２３４】以上の４つの表示状態の内、第３、及び、
第４の２画面表示時においては、右（または左）画面表
示用のソースドライバー２４（１）、及び、（２）と左
（または右）画面表示用のソースドライバー２４
（３）、及び、（４）が同時に動作するので、第１の実
施の形態の場合と同様に、映像表示のためのサンプリン
グ周波数は、１画面表示時の１／２の周波数でよい。

【０２３５】なお、本第３の実施の形態の液晶表示装置
２１では、ソースドライバー２４の数を（１）〜（４）
の４つとしたが、第１の実施の形態の場合と同様に、本
実施の形態においても、ソースドライバー２４の数は偶
数であればいくつであっても構成可能であり、また、液
晶パネル２による左右２画面分割を左右均等とする必要
もなく、右寄り、あるいは、左寄りの左右不均等の分割
としてもよい。

【０２３６】また、本第３の実施の形態の液晶表示装置
２１では、ソースドライバー２４（１）〜（４）内の１
セル回路４４（１）〜（ｎ）の直列接続によるｎシフト
レジスタを片方向としたが、第１の実施の形態の場合と
同様に、双方向としてもよく、更には、スタティックシ
フトレジスタであるかダイナミックシフトレジスタであ
るかについても問わない。

【０２３７】以上説明したように、図１における液晶表
示装置１では、ソースドライバー４（１）、及び、
（２）に対しては、メインＲＧＢ信号入力端子ＲＧＢ
ｍ、及び、サブＲＧＢ信号入力端子ＲＧＢｓの両方の端
子にメインＲＧＢ信号を入力し、また、２画面モード信
号を左画面表示用のスタートソースドライバーであるソ
ースドライバー４（３）にのみ入力して、ソースドライ
バー４（１）〜（４）を制御していたが、本実施の形態
の液晶表示装置２１では、ソースドライバー２４（１）
〜（４）全てに対してメインＲＧＢ信号入力端子ＲＧＢ
ｍにはメインＲＧＢ信号を、サブＲＧＢ信号入力端子Ｒ
ＧＢｓにはサブＲＧＢ信号を入力するようにし、また、
ソースドライバー２４（１）〜（３）に対して右側２画
面モード信号を、ソースドライバー２４（３）、及び、
（４）に対して左側２画面モード信号を入力するように
して、それぞれのソースドライバーの表示画面を制御で
きるようにした。

【０２３８】したがって、前記第１の実施の形態の効果
を有することは勿論のこと、更に、メインＲＧＢ信号に
よる映像とサブＲＧＢ信号による映像を、それぞれ独立
させてフル画面表示することが可能となり、また、メイ
ンＲＧＢ信号による映像を右画面に表示しサブＲＧＢ信
号による映像を左画面に表示することも、その左右の画
面の映像を入れ換えることも可能となる。

【０２３９】ところで、本実施の形態の液晶表示装置２
１による２画面それぞれのフル画面表示、左右２画面の
入れ替えのような動作を、更に、前記第２の実施の形態
のソースドライバーの数が偶数であるか奇数であるかに
よらずに２画面表示を行うことが可能な液晶表示装置１
１においても実行可能とした第４の実施の形態の液晶表
示装置３１を以下に示す。

【０２４０】（第４の実施の形態）図１６〜図１７を参
照して、本実施の形態の液晶表示装置３１を詳細に説明
する。

【０２４１】本実施の形態では、上述した第１の実施の
形態の液晶表示装置１、及び、第２の実施の形態の液晶
表示装置１１との相違点についてのみ詳細に説明するこ
ととし、共通点については必要に応じて簡単に説明し、
または省略する。まず構成を説明する。図１６は、液晶
表示装置３１の概略構成図であり、液晶パネル２に２画
面表示をした様子を表している。

【０２４２】図１６において、液晶表示装置３１は、液
晶パネル２、ゲートドライバー３、ソースドライバー３
４（１）〜（３）、及び、図示しない（図２参照）クロ
マインターフェース５Ａ、クロマインターフェース５
Ｂ、ＬＣＤコントローラ６、メモリコントローラ７、画
像メモリ８、Ｄ／Ａコンバータ９等から構成されてい
る。

【０２４３】図１６における液晶表示装置３１と図１１
における液晶表示装置１１との相違点は、液晶表示装置
１１では、ソースドライバー１４（１）に対しては、メ
インＲＧＢ信号入力端子ＲＧＢｍ、及び、サブＲＧＢ信
号入力端子ＲＧＢｓの両方の端子にメインＲＧＢ信号を
入力し、フル画面表示が可能な映像はメインＲＧＢ信号
による映像のみに限り、また、サブスタート信号入力端
子ＳＲＴｓ２に対するサブスタート信号の入力を、左画
面表示用のスタートソースドライバーであるソースドラ
イバー１４（２）にのみ行い、ソースドライバー１４
（１）〜（３）を制御していたが、液晶表示装置３１に
おいては、ソースドライバー３４（１）〜（３）全てに
対してメインＲＧＢ信号入力端子ＲＧＢｍにはメインＲ
ＧＢ信号を、サブＲＧＢ信号入力端子ＲＧＢｓにはサブ
ＲＧＢ信号を入力するようにし、また、ソースドライバ
ー３４（１）〜（３）の全てのサブスタート信号入力端
子ＳＲＴｓ２に対してサブスタート信号を入力するよう
にし、更に、ソースドライバー１４（１）の２画面モー
ド信号入力端子Ｍ、及び、センターモード端子Ｍｃに代
わる外部端子として、ソースドライバー３４（１）にス
イッチモード信号入力端子ＳＷＭ１、及び、ＳＷＭ２を
設けて、それぞれのソースドライバーの表示画面を制御
できるようにしたという点のみである。したがって、こ
の相違点について詳細に説明し、その他の構成部材につ
いては第１、及び、第２の実施の形態において説明した
内容であるので省略する。

【０２４４】図１６において、ソースドライバー３４
（１）〜（３）は、図１１に示す第２の実施の形態にお
けるソースドライバー１４（１）とは異なる回路構成と
なっている。図１７を参照して、このソースドライバー
３４（１）の回路構成を図１１に示すソースドライバー
１４（１）との相違点についてのみ説明する。

【０２４５】ソースドライバー３４（１）は、ソースド
ライバー１４（１）の回路構成に対して、 スイッチ１４４、及び、スイッチコントローラ１４５
が除去された。 ＥｘＮＯＲゲート３４１が追加配置された。 メインＲＧＢ信号がスイッチ１４６、及び、スイッチ
１４７のそれぞれの端子ａに入力されるように接続が変
更された。 ソースドライバー１４（１）の２画面モード信号入力
端子Ｍ、及び、センターモード端子Ｍｃに代えてスイッ
チモード信号入力端子ＳＷＭ１、及び、ＳＷＭ２を設け
た。 ことの４点のみがソースドライバー１４（１）との構成
上の相違点であり、その他の回路に関しては図１１のソ
ースドライバー１４（１）と同符号を付して説明を省略
することとする。

【０２４６】遅延回路ブロック１４２は、サブスタート
信号入力端子ＳＲＴｓ２に入力されるサブスタート信号
を入力として、スタート信号ノイズを回避するために所
定の時間分該スタート信号を遅延させスイッチ１４９を
介して１セル回路１４８（ｎ／２）に対して出力する。

【０２４７】スイッチ１４３は、スイッチモード信号入
力端子ＳＷＭ１から入力されるスイッチモード信号Ｓ１
によって切り替え制御され、スイッチモード信号Ｓ１が
Ｈｉｇｈ信号のとき（右画面にメインＲＧＢ信号による
映像を表示時）は遅延回路ブロック１４１とメインスタ
ート信号入力端子ＳＲＴｍを接続し、スイッチモード信
号Ｓ１がＬｏｗ信号のとき（右画面にサブＲＧＢ信号に
よる映像を表示時）は遅延回路ブロック１４１とサブス
タート信号入力端子ＳＲＴｓ１を接続する。

【０２４８】スイッチ１４６はスイッチモード信号入力
端子ＳＷＭ１に入力されるスイッチモード信号Ｓ１によ
って切り替え制御され、スイッチモード信号Ｓ１がＨｉ
ｇｈ信号のときはコモン端子ｃと端子ａを接続すること
によりメインＲＧＢ信号入力端子ＲＧＢｍを接続し、ス
イッチモード信号Ｓ１がＬｏｗ信号のときはコモン端子
ｃと端子ｂを接続することによりサブＲＧＢ信号入力端
子ＲＧＢｓを接続する。スイッチ１４７も同様である。

【０２４９】なお、スイッチ１４６は、Ｒ、Ｇ、Ｂそれ
ぞれの信号を伝達するための３つのスイッチを有してお
り、例えば、Ｂ信号を入力とするスイッチが１セル回路
１４８（１）と接続され、Ｇ信号を入力とするスイッチ
が１セル回路１４８（２）と接続され、Ｒ信号を入力と
するスイッチが１セル回路１４８（３）と接続されとい
うように、１セル回路１４８（ｎ）まで順次接続されて
いるが、図１７ではこれを概念的に１つのスイッチ回路
によって表現している。スイッチ１４７についても同様
である。

【０２５０】スイッチ１４９はスイッチモード信号Ｓ
１、及び、スイッチモード信号Ｓ２を入力とするＥｘＮ
ＯＲ３４１の出力信号によって切り替え制御され、スイ
ッチモード信号Ｓ１、及び、スイッチモード信号Ｓ２が
ともにＨｉｇｈ信号、またはともにＬｏｗ信号であると
き（センターモードでないとき）はコモン端子ｃと端子
ａを接続することにより１セル回路１４８（ｎ／２−
１）と１セル回路１４８（ｎ／２）を接続し、スイッチ
モード信号Ｓ１、または、スイッチモード信号Ｓ２のい
ずれか一方の信号がＨｉｇｈ信号であるとき（センター
モードの時）はコモン端子ｃと端子ｂを接続することに
よりコモン端子ｃと遅延回路ブロック１４２を接続して
１セル回路１４８（ｎ／２）にスタート信号を入力す
る。

【０２５１】ＥｘＮＯＲゲート３４１は、スイッチモー
ド信号入力端子ＳＷＭ１に入力されるスイッチモード信
号Ｓ１、及び、スイッチモード信号入力端子ＳＷＭ２に
入力されるスイッチモード信号Ｓ２を入力とし、該２つ
の信号のＥｘＮＯＲ演算を行いスイッチ１４９を制御す
るための信号を出力する。すなわち、スイッチモード信
号Ｓ１、及び、スイッチモード信号Ｓ２がともにＨｉｇ
ｈ信号、または、ともにＬｏｗ信号であるとき（センタ
ーモードでないとき）は、ＥｘＮＯＲゲート３４１は、
Ｈｉｇｈ信号をスイッチ１４９に対して出力して１セル
回路１４８（ｎ／２−１）と１セル回路１４８（ｎ／
２）を接続し、スイッチモード信号Ｓ１、または、スイ
ッチモード信号Ｓ２のいずれか一方の信号がＨｉｇｈ信
号であるとき（センターモードの時）は、ＥｘＮＯＲゲ
ート３４１は、Ｌｏｗ信号をスイッチ１４９に対して出
力し遅延回路ブロック１４２と１セル回路１４８（ｎ／
２）を接続する。

【０２５２】以上が、ソースドライバー３４（１）の内
部回路構成についての説明であり、ソースドライバー３
４（２）、（３）についても同様である。次に、本第４
の実施の形態の液晶表示装置３１の動作について詳細に
説明する。２系統のＲＧＢ信号の同期処理動作の詳細に
ついては、第１の実施の形態の説明の中で述べたので、
ここでは、同期処理がなされた２系統のＲＧＢ信号を入
力とする本実施の形態の液晶表示装置３１による２画面
表示の切換動作について図１６、及び、図１７を参照し
て詳細に説明する。

【０２５３】まず、スイッチモード信号Ｓ１、及び、ス
イッチモード信号Ｓ２の入力によりソースドライバー３
４（１）〜（３）内部のＲＧＢ信号、及び、スタート信
号の入力の切換を制御する動作について図１７を参照し
て説明する。

【０２５４】下記の表３は、スイッチモード信号入力端
子ＳＷＭ１へのスイッチモード信号Ｓ１の入力、及び、
スイッチモード信号入力端子ＳＷＭ２へのスイッチモー
ド信号Ｓ２の入力に対して１セル回路１４８（１）〜
（ｎ／２−１）、及び、１セル回路１４８（ｎ／２）〜
（ｎ）に入力されるＲＧＢ信号を示す表であり、表４
は、スイッチモード信号入力端子ＳＷＭ１へのスイッチ
モード信号Ｓ１の入力、及び、スイッチモード信号入力
端子ＳＷＭ２へのスイッチモード信号Ｓ２の入力に対し
て１セル回路１４８（１）〜（ｎ／２−１）、及び、１
セル回路１４８（ｎ／２）〜（ｎ）に入力されるスター
ト信号の入力端子を示す表である。（表中の”０”は、
Ｌｏｗ信号を表し、”１”は、Ｈｉｇｈ信号を表す。）

【０２５５】

【表３】

【０２５６】

【表４】

【０２５７】スイッチモード信号Ｓ１＝０、スイッチモ
ード信号Ｓ２＝０のときには、（表３、及び、表４の１
行目）スイッチモード信号Ｓ１信号がＬｏｗ信号である
ことにより、スイッチ１４３はサブスタート信号入力端
子ＳＲＴｓ１を接続し、スイッチ１４６は、コモン端子
ｃと端子ｂを接続してサブＲＧＢ信号入力端子ＲＧＢｓ
に入力されるサブＲＧＢ信号を１セル回路１４８（１）
〜（ｎ／２−１）に対して出力し、また、スイッチモー
ド信号Ｓ２がＬｏｗ信号であることにより、スイッチ１
４７は、コモン端子ｃと端子ｂを接続してサブＲＧＢ信
号入力端子ＲＧＢｓに入力されるサブＲＧＢ信号を１セ
ル回路１４８（ｎ／２）〜（ｎ）に対して出力し、更
に、スイッチモード信号Ｓ１、及び、スイッチモード信
号Ｓ２がともにＬｏｗ信号であることにより、ＥｘＮＯ
Ｒゲート３４１は、Ｈｉｇｈ信号を出力して、スイッチ
１４９はコモン端子ｃと端子ａを接続して１セル回路１
４８（ｎ／２−１）と１セル回路１４８（ｎ／２）を接
続する。

【０２５８】したがって、この状態のソースドライバー
３４は、サブスタート信号入力端子ＳＲＴｓ１に入力さ
れるスタート信号によって、１セル回路１４８（１）〜
（ｎ）の全てからサブＲＧＢ信号を出力する。

【０２５９】スイッチモード信号Ｓ１＝０、スイッチモ
ード信号Ｓ２＝１のときには、（表３、及び、表４の２
行目）スイッチモード信号Ｓ１信号がＬｏｗ信号である
ことにより、スイッチ１４３はサブスタート信号入力端
子ＳＲＴｓ１を接続し、スイッチ１４６は、コモン端子
ｃと端子ｂを接続してサブＲＧＢ信号入力端子ＲＧＢｓ
に入力されるサブＲＧＢ信号を１セル回路１４８（１）
〜（ｎ／２−１）に対して出力し、また、スイッチモー
ド信号Ｓ２がＨｉｇｈ信号であることにより、スイッチ
１４７は、コモン端子ｃと端子ａを接続してメインＲＧ
Ｂ信号入力端子ＲＧＢｍに入力されるメインＲＧＢ信号
を１セル回路１４８（ｎ／２）〜（ｎ）に対して出力
し、更に、スイッチモード信号Ｓ１がＬｏｗ信号、スイ
ッチモード信号Ｓ２がＨｉｇｈ信号であることにより、
ＥｘＮＯＲゲート３４１は、Ｌｏｗ信号を出力して、ス
イッチ１４９はコモン端子ｃと端子ｂを接続して遅延回
路ブロック１４２と１セル回路１４８（ｎ／２）を接続
する。

【０２６０】したがって、この状態のソースドライバー
３４は、サブスタート信号入力端子ＳＲＴｓ１に入力さ
れるスタート信号によって、１セル回路１４８（１）〜
（ｎ／２−１）からサブＲＧＢ信号を出力し、サブスタ
ート信号入力端子ＳＲＴｓ２に入力されるスタート信号
によって、１セル回路１４８（ｎ／２）〜（ｎ）からメ
インＲＧＢ信号を出力する。

【０２６１】スイッチモード信号Ｓ１＝１、スイッチモ
ード信号Ｓ２＝０のときには、（表３、及び、表４の３
行目）スイッチモード信号Ｓ１信号がＨｉｇｈ信号であ
ることにより、スイッチ１４３はメインスタート信号入
力端子ＳＲＴｍを接続し、スイッチ１４６は、コモン端
子ｃと端子ａを接続してメインＲＧＢ信号入力端子ＲＧ
Ｂｍに入力されるメインＲＧＢ信号を１セル回路１４８
（１）〜（ｎ／２−１）に対して出力し、また、スイッ
チモード信号Ｓ２がＬｏｗ信号であることにより、スイ
ッチ１４７は、コモン端子ｃと端子ｂを接続してサブＲ
ＧＢ信号入力端子ＲＧＢｓに入力されるサブＲＧＢ信号
を１セル回路１４８（ｎ／２）〜（ｎ）に対して出力
し、更に、スイッチモード信号Ｓ１がＨｉｇｈ信号、ス
イッチモード信号Ｓ２がＬｏｗ信号であることにより、
ＥｘＮＯＲゲート３４１は、Ｌｏｗ信号を出力して、ス
イッチ１４９はコモン端子ｃと端子ｂを接続して遅延回
路ブロック１４２と１セル回路１４８（ｎ／２）を接続
する。

【０２６２】したがって、この状態のソースドライバー
３４は、メインスタート信号入力端子ＳＲＴｍに入力さ
れるスタート信号によって、１セル回路１４８（１）〜
（ｎ／２−１）からメインＲＧＢ信号を出力し、サブス
タート信号入力端子ＳＲＴｓ２に入力されるスタート信
号によって、１セル回路１４８（ｎ／２）〜（ｎ）から
サブＲＧＢ信号を出力する。

【０２６３】スイッチモード信号Ｓ１＝１、スイッチモ
ード信号Ｓ２＝１のときには、（表３、及び、表４の４
行目）スイッチモード信号Ｓ１信号がＨｉｇｈ信号であ
ることにより、スイッチ１４３はメインスタート信号入
力端子ＳＲＴｍを接続し、スイッチ１４６は、コモン端
子ｃと端子ａを接続してメインＲＧＢ信号入力端子ＲＧ
Ｂｍに入力されるメインＲＧＢ信号を１セル回路１４８
（１）〜（ｎ／２−１）に対して出力し、また、スイッ
チモード信号Ｓ２がＨｉｇｈ信号であることにより、ス
イッチ１４７は、コモン端子ｃと端子ａを接続してメイ
ンＲＧＢ信号入力端子ＲＧＢｍに入力されるメインＲＧ
Ｂ信号を１セル回路１４８（ｎ／２）〜（ｎ）に対して
出力し、更に、スイッチモード信号Ｓ１がＨｉｇｈ信
号、スイッチモード信号Ｓ２がＨｉｇｈ信号であること
により、ＥｘＮＯＲゲート３４１は、Ｈｉｇｈ信号を出
力して、スイッチ１４９はコモン端子ｃと端子ａを接続
して１セル回路１４８（ｎ／２−１）と１セル回路１４
８（ｎ／２）を接続する。

【０２６４】したがって、この状態のソースドライバー
３４は、メインスタート信号入力端子ＳＲＴｍに入力さ
れるスタート信号によって、１セル回路１４８（１）〜
（ｎ／２−１）１セル回路１４８（１）〜（ｎ）の全て
からメインＲＧＢ信号を出力する。

【０２６５】以上が、スイッチモード信号Ｓ１、及び、
スイッチモード信号Ｓ２の入力によりソースドライバー
３４（１）〜（３）内部のＲＧＢ信号、及び、スタート
信号の入力の切換を制御する動作についての説明であ
る。次に、映像表示時のソースドライバー３４（１）〜
（３）の動作について図１６を参照して詳細に説明す
る。

【０２６６】まず、第１の表示状態としてメインＲＧＢ
信号による映像を左右の画面に表示する、メイン映像フ
ル画面表示時について説明する。

【０２６７】メイン映像フル画面表示時には、図１６に
示すソースドライバー３４（１）〜（３）全てのスイッ
チモード信号入力端子ＳＷＭ１に入力されるスイッチモ
ード信号Ｓ１、及び、スイッチモード信号入力端子ＳＷ
Ｍ２に入力されるスイッチモード信号Ｓ２をＨｉｇｈ信
号にする。このとき、表３、及び、表４に示したよう
に、ソースドライバー３４（１）〜（３）の全てがメイ
ンスタート信号入力端子ＳＲＴｍに入力されるスタート
信号によって、１セル回路１４８（１）〜（ｎ／２−
１）１セル回路１４８（１）〜（ｎ）の全てからメイン
ＲＧＢ信号を出力する。

【０２６８】以上のような、ソースドライバー３４
（１）〜（３）のそれぞれの状態により、ソースドライ
バー３４（１）〜（３）までがカスケード接続され、ま
た、液晶パネル２に映像を表示するためのＲＧＢ信号と
しては、ソースドライバー３４（１）〜（３）の全てに
メインＲＧＢ信号が採用されている状態である。この状
態における１画面の映像表示動作については、従来の液
晶表示装置での表示に採用されている通常の方法である
ので詳細な説明を省略する。

【０２６９】次に、第２の表示状態としてサブＲＧＢ信
号による映像を左右の画面に表示する、サブ映像フル画
面表示時について説明する。

【０２７０】サブ映像フル画面表示時には、ソースドラ
イバー３４（１）〜（３）全てのスイッチモード信号入
力端子ＳＷＭ１に入力されるスイッチモード信号Ｓ１、
及び、スイッチモード信号入力端子ＳＷＭ２に入力され
るスイッチモード信号Ｓ２をＬｏｗ信号にする。このと
き、表３、及び、表４に示したように、ソースドライバ
ー３４（１）〜（３）の全てがサブスタート信号入力端
子ＳＲＴｓ１に入力されるスタート信号によって、１セ
ル回路１４８（１）〜（ｎ／２−１）１セル回路１４８
（１）〜（ｎ）の全てからサブＲＧＢ信号を出力する。

【０２７１】以上のような、ソースドライバー３４
（１）〜（３）のそれぞれの状態により、ソースドライ
バー３４（１）〜（３）までがカスケード接続され、ま
た、液晶パネル２に映像を表示するためのＲＧＢ信号と
しては、ソースドライバー３４（１）〜（３）の全てに
サブＲＧＢ信号が採用されている状態である。この状態
における１画面の映像表示動作については、従来の液晶
表示装置での表示に採用されている通常の方法であるの
で詳細な説明を省略する。

【０２７２】次に、第３の表示状態としてメインＲＧＢ
信号による映像を右画面に表示し、サブＲＧＢ信号によ
る映像を左画面に表示する、メイン右サブ左の２画面表
示時について説明する。

【０２７３】メイン右サブ左の２画面表示時には、ソー
スドライバー３４（１）のスイッチモード信号入力端子
ＳＷＭ１に入力されるスイッチモード信号Ｓ１、及び、
スイッチモード信号入力端子ＳＷＭ２に入力されるスイ
ッチモード信号Ｓ２をＨｉｇｈ信号にする。このとき、
表３、及び、表４に示したように、ソースドライバー３
４（１）は、メインスタート信号入力端子ＳＲＴｍに入
力されるスタート信号によって、１セル回路１４８
（１）〜（ｎ／２−１）１セル回路１４８（１）〜
（ｎ）の全てからメインＲＧＢ信号を出力する。

【０２７４】ソースドライバー３４（２）のスイッチモ
ード信号入力端子ＳＷＭ１に入力されるスイッチモード
信号Ｓ１をＨｉｇｈ信号に、また、スイッチモード信号
入力端子ＳＷＭ２に入力されるスイッチモード信号Ｓ２
をＬｏｗ信号にする。このとき、表３、及び、表４に示
したように、ソースドライバー３４（２）は、メインス
タート信号入力端子ＳＲＴｍに入力されるスタート信号
によって、１セル回路１４８（１）〜（ｎ／２−１）か
らメインＲＧＢ信号を出力し、サブスタート信号入力端
子ＳＲＴｓ２に入力されるスタート信号によって、１セ
ル回路１４８（ｎ／２）〜（ｎ）からサブＲＧＢ信号を
出力する。

【０２７５】ソースドライバー３４（３）のスイッチモ
ード信号入力端子ＳＷＭ１に入力されるスイッチモード
信号Ｓ１、及び、スイッチモード信号入力端子ＳＷＭ２
に入力されるスイッチモード信号Ｓ２をＬｏｗ信号にす
る。このとき、表３、及び、表４に示したように、ソー
スドライバー３４（３）は、サブスタート信号入力端子
ＳＲＴｓ１に入力されるスタート信号によって、１セル
回路１４８（１）〜（ｎ／２−１）１セル回路１４８
（１）〜（ｎ）の全てからサブＲＧＢ信号を出力する。

【０２７６】以上のような、ソースドライバー３４
（１）〜（３）のそれぞれの状態により、ソースドライ
バー３４（１）、及び、ソースドライバー３４（２）内
部の１セル回路１４８（１）〜（ｎ／２−１）がカスケ
ード接続されて、液晶パネル２に映像を表示する右画面
表示用としてメインＲＧＢ信号が採用され、ソースドラ
イバー３４（２）内部の１セル回路１４８（ｎ／２）〜
（ｎ）、及び、ソースドライバー３４（３）がカスケー
ド接続されて、液晶パネル２に映像を表示する左画面表
示用としてサブＲＧＢ信号が採用されている状態であ
る。この状態における２画面の映像表示動作について
は、第１の実施の形態の液晶表示装置１での表示方法と
同様であるので詳細な説明を省略する。

【０２７７】最後に、第４の表示状態としてサブＲＧＢ
信号による映像を右画面に表示し、メインＲＧＢ信号に
よる映像を左画面に表示する、サブ右メイン左の２画面
表示時について説明する。

【０２７８】サブ右メイン左の２画面表示時には、ソー
スドライバー３４（１）のスイッチモード信号入力端子
ＳＷＭ１に入力されるスイッチモード信号Ｓ１、及び、
スイッチモード信号入力端子ＳＷＭ２に入力されるスイ
ッチモード信号Ｓ２をＬｏｗ信号にする。このとき、表
３、及び、表４に示したように、ソースドライバー３４
（３）は、サブスタート信号入力端子ＳＲＴｓ１に入力
されるスタート信号によって、１セル回路１４８（１）
〜（ｎ／２−１）１セル回路１４８（１）〜（ｎ）の全
てからサブＲＧＢ信号を出力する。

【０２７９】ソースドライバー３４（２）のスイッチモ
ード信号入力端子ＳＷＭ１に入力されるスイッチモード
信号Ｓ１をＬｏｗ信号に、また、スイッチモード信号入
力端子ＳＷＭ２に入力されるスイッチモード信号Ｓ２を
Ｈｉｇｈ信号にする。このとき、表３、及び、表４に示
したように、ソースドライバー３４（２）は、サブスタ
ート信号入力端子ＳＲＴｓ１に入力されるスタート信号
によって、１セル回路１４８（１）〜（ｎ／２−１）か
らサブＲＧＢ信号を出力し、サブスタート信号入力端子
ＳＲＴｓ２に入力されるスタート信号によって、１セル
回路１４８（ｎ／２）〜（ｎ）からメインＲＧＢ信号を
出力する。

【０２８０】ソースドライバー３４（３）のスイッチモ
ード信号入力端子ＳＷＭ１に入力されるスイッチモード
信号Ｓ１、及び、スイッチモード信号入力端子ＳＷＭ２
に入力されるスイッチモード信号Ｓ２をＨｉｇｈ信号に
する。このとき、表３、及び、表４に示したように、ソ
ースドライバー３４（１）は、メインスタート信号入力
端子ＳＲＴｍに入力されるスタート信号によって、１セ
ル回路１４８（１）〜（ｎ／２−１）１セル回路１４８
（１）〜（ｎ）の全てからメインＲＧＢ信号を出力す
る。

【０２８１】以上のような、ソースドライバー３４
（１）〜（３）のそれぞれの状態により、ソースドライ
バー３４（１）、及び、ソースドライバー３４（２）内
部の１セル回路１４８（１）〜（ｎ／２−１）がカスケ
ード接続されて、液晶パネル２に映像を表示する右画面
表示用としてサブＲＧＢ信号が採用され、ソースドライ
バー３４（２）内部の１セル回路１４８（ｎ／２）〜
（ｎ）、及び、ソースドライバー３４（３）がカスケー
ド接続されて、液晶パネル２に映像を表示する左画面表
示用としてメインＲＧＢ信号が採用されている状態であ
る。この状態における２画面の映像表示動作について
は、第１の実施の形態の液晶表示装置１での表示方法と
比較して、右画面表示用のメインＲＧＢ信号と左画面表
示用のサブＲＧＢ信号を入れ換えたのみで、その他の動
作は同様であるので詳細な説明を省略する。

【０２８２】以上の４つの表示状態の内、第３、及び、
第４の２画面表示時においては、右（または左）画面表
示用のソースドライバー３４（１）、及び、（２）と左
（または右）画面表示用のソースドライバー３４
（２）、及び、（３）が同時に動作するので、第１の実
施の形態の場合と同様に、映像表示のためのサンプリン
グ周波数は、１画面表示時の１／２の周波数でよい。

【０２８３】なお、本第４の実施の形態の液晶表示装置
３１では、ソースドライバー３４の数を（１）〜（３）
の３つとしたが、本実施の形態においては、前記第２の
実施の形態の場合と同様に、ソースドライバー３４の数
はいくつであっても構成可能であり、また、液晶パネル
２による左右２画面分割を左右均等とする必要もなく、
右寄り、あるいは、左寄りの左右不均等の分割としても
よい。

【０２８４】また、本第４の実施の形態の液晶表示装置
３１では、ソースドライバー３４（１）〜（３）内の１
セル回路１４８（１）〜（ｎ）の直列接続によるｎシフ
トレジスタを片方向としたが、第１の実施の形態の液晶
表示装置１の場合と同様に、双方向としてもよく、更に
は、スタティックシフトレジスタであるかダイナミック
シフトレジスタであるかについても問わない。

【０２８５】以上説明したように、図１１における液晶
表示装置１１では、ソースドライバー１４（１）に対し
ては、メインＲＧＢ信号入力端子ＲＧＢｍ、及び、サブ
ＲＧＢ信号入力端子ＲＧＢｓの両方の端子にメインＲＧ
Ｂ信号を入力し、フル画面表示が可能な映像はメインＲ
ＧＢ信号による映像のみに限り、また、サブスタート信
号入力端子ＳＲＴｓ２に対するサブスタート信号の入力
を、左画面表示用のスタートソースドライバーであるソ
ースドライバー１４（２）にのみ行い、ソースドライバ
ー１４（１）〜（３）を制御していたが、本実施の形態
の液晶表示装置３１では、ソースドライバー３４（１）
〜（３）全てに対してメインＲＧＢ信号入力端子ＲＧＢ
ｍにはメインＲＧＢ信号を、サブＲＧＢ信号入力端子Ｒ
ＧＢｓにはサブＲＧＢ信号を入力するようにし、また、
ソースドライバー３４（１）〜（３）の全てのサブスタ
ート信号入力端子ＳＲＴｓ２に対してサブスタート信号
を入力するようにし、更に、ソースドライバー１４
（１）の２画面モード信号入力端子Ｍ、及び、センター
モード端子Ｍｃに代わる外部端子として、ソースドライ
バー３４（１）にスイッチモード信号入力端子ＳＷＭ
１、及び、ＳＷＭ２を設けて、それぞれのソースドライ
バーの表示画面を制御できるようにした。

【０２８６】したがって、前記第１、第２の実施の形態
の効果を有することは勿論のこと、更に、ソースドライ
バーの数が偶数であるか奇数であるかによらずに２画面
表示を行うことが可能な液晶表示装置において、メイン
ＲＧＢ信号による映像とサブＲＧＢ信号による映像を、
それぞれ独立させてフル画面表示することが可能とな
り、また、メインＲＧＢ信号による映像を右画面に表示
しサブＲＧＢ信号による映像を左画面に表示すること
も、その左右の画面の映像を入れ換えることも可能とな
る。

【０２８７】

【発明の効果】請求項１記載の発明の液晶表示装置によ
れば、第１、第２の映像信号を合成するためのメモリ、
プロセッサ等を必要とせずに、該第１、第２の映像信号
を各信号駆動手段の映像選択手段によって１画面表示、
２画面表示ともに可能とすることができる。

【０２８８】請求項２記載の発明の液晶表示装置によれ
ば、請求項１記載の発明の液晶表示装置の効果に加え
て、第１の映像と第２の映像の分割表示位置を任意に変
更可能とすることができる。

【０２８９】請求項３記載の発明の液晶表示装置によれ
ば、請求項１あるいは２記載の発明の液晶表示装置の効
果に加えて、液晶パネルに第１の映像あるいは第２の映
像のみを表示し、あるいは第１、第２の映像を分割表示
する表示モードを任意に変更することができる。

【０２９０】請求項４記載の発明の液晶表示装置によれ
ば、請求項１あるいは２記載の発明の液晶表示装置の効
果に加えて、液晶パネルに第１の映像あるいは第２の映
像のみを表示し、あるいは第１、第２の映像を分割表示
する表示モードを任意に変更することができる。

【０２９１】請求項５記載の発明の液晶表示装置によれ
ば、請求項４記載の発明の液晶表示装置の効果に加え
て、第１の映像信号のタイミングが変化した場合にも、
信号選択手段によって選択される第２あるいは第３のサ
ンプリング信号によって、第１、第２の映像信号のサン
プリングのタイミングを一時的に安定に維持することが
可能となり、更に、前記第１の映像信号のタイミングの
変化に対応して内部信号生成手段によって第３のサンプ
リング信号を新たに生成し直し、更にこの第３のサンプ
リング信号に基づいて第２のサンプリング信号を生成可
能となるので、第１の映像信号のタイミングのずれによ
る第２の映像の乱れを防ぎ安定した画像を表示すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の液晶表示装置１の
概略構成図。

【図２】ドライバ駆動制御のためのクロマ周辺回路の概
略回路構成を示したブロック図。

【図３】図１におけるソースドライバー４（１）の内部
回路構成を示す図。

【図４】ソースドライバー４（１）内の１セル回路４４
（１）の内部回路構成例を示す図。

【図５】ＬＣＤコントローラ６内部の同期制御回路の概
略構成を示すブロック図。

【図６】ＬＣＤコントローラ６内部の同期分離回路６
０、６１の内部回路構成例を示す図。

【図７】ＬＣＤコントローラ６内部の同期検出回路６
２、同期比較回路６３の内部回路構成例を示す図。

【図８】ＬＣＤコントローラ６内部のメモリ用垂直同期
選択回路６４の内部回路構成例を示す図。

【図９】複合同期信号ＣＳＹＮＣ１、基本クロックＣ
Ｋ、クロックＣＫＨ１、ＣＫＨ３、及び、ＣＫＨ４のタ
イミングを示すタイミングチャート。

【図１０】ドライバ駆動制御のためのクロマ周辺回路の
図２とは別の概略回路構成例を示したブロック図。

【図１１】本発明の第２の実施の形態の液晶表示装置１
１の概略構成図。

【図１２】図１１におけるソースドライバー１４（１）
の内部回路構成を示す図。

【図１３】ソースドライバー１４（１）内部のスイッチ
コントローラ１４５の動作について説明するための図。

【図１４】本発明の第３の実施の形態の液晶表示装置２
１の概略構成図。

【図１５】図１４におけるソースドライバー２４（１）
の内部回路構成を示す図。

【図１６】本発明の第４の実施の形態の液晶表示装置３
１の概略構成図。

【図１７】図１６におけるソースドライバー３４（１）
の内部回路構成を示す図。

【符号の説明】

１ 液晶表示装置 ２ 液晶パネル ３ ゲートドライバー ４（１）〜４（４） ソースドライバー ５Ａ、５Ｂ クロマインターフェース ６ ＬＣＤコントローラ ７ メモリコントローラ ８ 画像メモリ ９ Ｄ／Ａコンバータ ４１ 遅延回路ブロック ４２ スイッチ ４３ スイッチ ４４（１）〜４４（ｎ） １セル回路 １０１ ３ステート反転ゲート １０２ 反転ゲート １０３ 反転ゲート １０４ ３ステート反転ゲート １０５ ＮＯＲゲート １０６ ＮＯＲゲート １０７ 反転ゲート １０８ スイッチ １０９ スイッチ １１０ スイッチ １１１ スイッチ １１２ コンデンサ １１３ コンデンサ １１４ アンプ １１５ スイッチ １１６ スイッチ １２０ レジスタ部 １２１ ラッチ部 １２１Ｄ Ｄ側ラッチ部 １２１Ｕ Ｕ側ラッチ部 ６０ 同期分離回路 ６１ 同期分離回路 ６２ 同期検出回路 ６３ 同期比較回路 ６４ メモリ用垂直同期選択回路 １１ 液晶表示装置 １４（１）〜１４（３） ソースドライバー １４１ 遅延回路ブロック １４２ 遅延回路ブロック １４３ スイッチ １４４ スイッチ １４５ スイッチコントローラ １４６ スイッチ １４７ スイッチ １４８（１）〜１４８（ｎ） １セル回路 １４９ スイッチ ２１ 液晶表示装置 ２４（１）〜２４（３） ソースドライバー ２４１ ＥｘＯＲゲート ３１ 液晶表示装置 ３４（１）〜３４（３） ソースドライバー ３４１ ＥｘＮＯＲゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の信号線と複数の走査線をマトリクス
   状に配設し、これらの信号線と走査線の各交差部に表示
   素子を有する液晶パネルと、 基本クロック信号に基づいて映像信号をサンプリングす
   るタイミングを設定するサンプリング信号を生成するタ
   イミング設定手段と、 映像信号に応じた走査タイミングで前記複数の走査線を
   順次走査する走査手段と、 前記タイミング設定手段により生成されるサンプリング
   信号に基づいて映像信号をサンプリングして、前記複数
   の信号線を駆動する信号線駆動信号を生成して前記各表
   示素子を駆動する信号駆動手段と、 を備えた液晶表示装置において、 前記複数の信号線を所定数毎に分割して駆動するように
   前記信号駆動手段を複数並列に配置し、 この各信号駆動手段には、少なくとも２系統の映像信号
   入力部と、該映像信号入力部から入力される第１、第２
   の映像信号を択一的に選択する映像選択手段と、を備
   え、 前記タイミング設定手段は、前記基本クロック信号に基
   づいて第１、第２の映像信号を夫々サンプリングするタ
   イミングを設定する第１、第２のサンプリング信号を生
   成し、 前記各信号駆動手段は、前記タイミング設定手段により
   生成される第１、第２のサンプリング信号に基づいて、
   前記映像選択手段により択一的に選択される第１、第２
   の映像信号を夫々サンプリングして、前記複数の信号線
   を駆動する第１、第２の信号線駆動信号を生成して前記
   各表示素子を駆動して、前記液晶パネルに該第１の映像
   と第２の映像を分割表示させることを特徴とする液晶表
   示装置。
2. 【請求項２】前記複数の信号駆動手段は、前記第１、第
   ２の映像信号の各サンプリング開始タイミングを設定す
   る第１、第２のスタート信号を入力する２系統のスター
   ト信号入力部と、この各スタート信号入力部を択一的に
   選択する入力部選択手段を更に備え、 この各信号駆動手段は、この入力部選択手段により選択
   されるスタート信号入力部から入力されるスタート信号
   に基づいて、前記映像選択手段により択一的に選択され
   る前記第１、第２の映像信号の各サンプリング開始タイ
   ミングを任意に設定して、前記複数の信号線を駆動する
   第１、第２の信号線駆動信号を生成するタイミングを任
   意に変更可能として、該第１の映像と第２の映像の分割
   表示位置を任意に変更可能としたことを特徴とする請求
   項１記載の液晶表示装置。
3. 【請求項３】前記複数の信号駆動手段は、前記第１、第
   ２の映像の前記液晶パネルにおける表示形態を設定する
   表示モード信号を入力するモード信号入力部と、このモ
   ード信号入力部から入力される表示モード信号により前
   記映像選択手段による第１、第２の映像信号の選択状態
   を制御する制御手段を更に備え、 この各信号駆動手段は、表示モード信号により前記映像
   選択手段の第１、第２の映像信号の選択状態が制御され
   ることにより、前記液晶パネルに該第１の映像あるいは
   第２の映像のみを表示し、あるいは該第１、第２の映像
   を分割表示することを特徴とする請求項１あるいは２記
   載の液晶表示装置。
4. 【請求項４】前記タイミング設定手段は、前記第２の映
   像信号を一時的に格納する記憶手段を更に備え、 このタイミング設定手段は、前記第１のサンプリング信
   号に基づいて前記第２の映像信号を前記記憶手段に書き
   込みまた読み出すタイミングを制御して、第２のサンプ
   リング信号を前記第１のサンプリング信号に基づいて生
   成することを特徴とする請求項１〜３のいずれかに記載
   の液晶表示装置。
5. 【請求項５】前記タイミング設定手段は、前記第１の映
   像信号に基づいて第３のサンプリング信号を生成し、該
   第３のサンプリング信号を前記第１の映像信号とは独立
   して内部で生成し維持する内部信号生成手段と、前記第
   １、第３のサンプリング信号を比較してタイミングのず
   れを検出する比較手段と、前記第２、第３のサンプリン
   グ信号を択一的に選択する信号選択手段と、を更に備
   え、 このタイミング設定手段は、前記第１の映像信号のタイ
   ミングが変化して前記比較手段により前記第１、第３の
   サンプリング信号のタイミングのずれが検出されたとき
   は、前記内部信号生成手段によって新たに第３のサンプ
   リング信号を生成し直し、前記信号選択手段により適宜
   前記第２、第３のサンプリング信号を択一的に選択し、
   該選択された第２または第３のサンプリング信号に基づ
   いて前記第２の映像信号を前記記憶手段に書き込みまた
   読み出すタイミングを制御して、第２のサンプリング信
   号を生成することを特徴とする請求項４記載の液晶表示
   装置。