JPH10319928A - フォーマット変換用マルチスキャンビデオタイミング発生器 - Google Patents

Abstract

(57)【要約】 【課題】 入力フォーマットと異なるフォーマットを有
するディスプレイ装置用のビデオ信号タイミングを生じ
させる方法および装置を提供する。 【解決手段】 本発明によるフォーマット変換器１１０
において、メモリ書き込み制御装置３００は、第１およ
び第２の可視ディスプレイ解像度、ピクセル速度および
走査線速度を表している動作モード情報を受信し、メモ
リ３１０は、ディジタルビデオ入力信号を記憶し、ディ
スプレイプロセッサ３２０は、前記動作モード情報に基
づいた前記ディジタルビデオ入力信号から同期化および
制御情報を得て、かつ、それに応じて前記第２の可視デ
ィスプレイ解像度、ピクセル速度および走査線速度でデ
ィスプレイ用の前記ディジタルビデオ出力信号を発生さ
せ、ディスプレイタイミング制御装置３３０は、前記デ
ィスプレイプロセッサ３２０の動作を制御する。

Description

【発明の詳細な説明】

【０００１】本発明は、概してビデオディスプレイシス
テムに関し、より詳細には、第１の可視ディスプレイ解
像度、ピクセル速度（pixel rate）、および走査線速度
（line rate）の入力ビデオ信号を、第２の可視ディス
プレイ解像度、ピクセル速度、および走査線速度の第２
の出力ビデオ信号に変換するための方法および装置に関
する。

【発明の属する技術分野】

【０００２】

【従来の技術】コンピュータビデオ出力ＶＥＳＡ ＶＧ
Ａ，ＳＶＧＡ，ＸＧＡ，およびＳＸＧＡのような順次走
査（progressive scan）ビデオ信号の他に、ＮＴＳＣお
よびＰＡＬのような多くの種類の飛越し走査された（in
terlaced）ビデオ信号がある。これらおよび他のソース
は、通常、水平走査線速度および垂直再生（refresh）
速度に関する異なったビデオタイミングの他に、１走査
線毎のピクセルおよび１フレーム毎の走査線に関する異
なった解像度を有している。単一のディスプレイ装置で
見るための多くの異なる形式の入力ビデオ信号を調整す
るために、従来技術においていくつかの方法が採用され
てきた。

【０００３】第１の従来技術の方法は、ソース入力ビデ
オの解像度およびビデオタイミングに整合するように、
ディスプレイ装置の動作フォーマットを適応させること
を含む。この方法によれば、ディスプレイ装置は、有効
な入力ビデオソースの異なる解像度およびビデオタイミ
ングに適応することが可能でなければならない。したが
って、この従来技術の方法は、蛍光体で覆われた画面を
横切って水平および垂直方向の両方にビームを掃引する
一方で、電子ビームの強度を調節することによってビデ
オ画像データを表示するブラウン管（ＣＲＴ）装置を用
いて一般に実施されている。ＣＲＴは、入力ビデオソー
スの水平走査線および垂直フレーム速度を検出すること
と、自動的に位相をロックすることと、画面に表示され
ているアクティブ部分を最大にするためにＣＲＴディス
プレイの水平および垂直方向の掃引速度を検出された入
力速度に適応させることとにより、様々な入力フォーマ
ットに適応できる。

【０００４】この第１の従来技術の方法は、通常、可視
ディスプレイ領域が２次元マトリクス状に配列された離
散的画像要素（ピクセル）から構成されており、かつ、
異なる入力信号フォーマットを受け入れるように調整さ
れ得る水平および垂直ビーム掃引装置が設けられていな
いディスプレイには用いられない。このような離散的ピ
クセルのディスプレイの一種は、他の多くの新生の技術
の他に、液晶ディスプレイ（ＬＣＤｓ）、電界放出ディ
スプレイ（ＦＥＤｓ）、プラズマディスプレイパネル
（ＰＤＰｓ）を含むフラットパネルディスプレイ（ＦＰ
Ｄｓ）として参照されている。

【０００５】単一のディスプレイ装置で見るために様々
な形式の入力ビデオ信号を調整する第２の従来技術の方
法は、ソース解像度およびタイミングをディスプレイ装
置によりサポートされているフォーマットに変換するこ
とを含んでいる。この従来技術の方法は、ピクセル変
換、走査線変換、およびフレーム周波数変換により、入
力ソースビデオフォーマットを、対象ディスプレイ装置
によりサポートされている対象ビデオフォーマットに変
換する。従来のフォーマット変換回路は、ディジタルビ
デオ信号を得て、ビデオフィールドおよびフレームの所
望の可視のまたはアクティブ部分を抜き出し、アクティ
ブ部分をフレームバッファ内に記憶することにより動作
する。フレームバッファは、データ書き込み速度がディ
スプレイ読み出し速度と整合する必要がないように融通
性をもたらす。その後、記憶されたデータは、ディスプ
レイフレームバッファから読み出され、１画像走査線毎
のピクセル数および１画像毎の走査線数を、ディスプレ
イ装置のピクセル数および走査線数と整合させるように
変換するために処理される。

【０００６】このような処理は、通常はソースビデオデ
ータがビデオソースで利用可能である時刻と、結果とし
て生じる処理データがディスプレイ装置への出力のため
に利用可能である時刻との間の待ち時間を引き起こす。
また、フレームバッファ内にデータを記憶する前に最初
にデータを処理することが、いくつかのシステムにおい
て通常に実施されてきた。これらの従来技術の処理の筋
書きのいずれにおいても、所望のディスプレイ走査線お
よびフレーム速度で動作するディスプレイタイミング発
生器が供給され、かつ、該ディスプレイタイミング発生
器は、処理されたフレームバッファデータのディスプレ
イへの移送はもちろん、ディスプレイを制御するための
同期信号を発生させる。ディスプレイタイミング発生器
は、フォーマット変換を達成するために、ビデオ入力ソ
ースとは異なった、走査線毎のピクセル数および走査線
速度のためのタイミングを生じさせる。さらに、ビデオ
入力ソースフレーム速度とは異なったフレーム速度でデ
ィスプレイタイミング発生器を動作させることにより、
フレーム速度の変換が達成される。従来は、このような
ディスプレイタイミング発生器は、入力ビデオソースと
のフレームロックを維持するためにフレーム毎に基づい
て同期させられているか、入力ビデオフレーム速度に対
してフリーラン（free run）することを許容されている
かのいずれかである。

【０００７】ディスプレイタイミング発生器がフリーラ
ンニングであるときは、ビデオ入力走査線がディスプレ
イ出力走査線に処理されるように要求されている速度
は、ディスプレイ出力走査線速度と整合せず、かつ、処
理されたディスプレイ速度を維持するための実際の入力
速度と要求された入力速度との間の差は、メモリバッフ
ァリングを介して適応されなければならない。さらに、
入力および出力フレームまたはフィールドの速度が整合
しない場合には、入力フレームまたはフィールドは、フ
レームバッファ制御装置により反復させられるかまたは
外されるかのいずれかである。これにより、ディスプレ
イフレームに処理するためのソースデータとして用いら
れる反復したあるいは外された入力フレームまたはフィ
ールドによって、高速動作（high motion）シーケンス
のための一時的な結果物を生ずる。

【０００８】また、メモリバッファ内にメモリの単一の
フレームのみが供給され、かつ、ディスプレイフレーム
速度が入力ビデオフレームまたはフィールド速度とロッ
クされていない場合には、入力ビデオデータ書き込みポ
インタは、ディスプレイフレームが時間的に異なるポイ
ントで捕らえられた２つの異なる入力フレームから処理
された画像データからなっている状態を作り出している
ディスプレイ処理データ読み出しポインタとパスを交差
させることができる。ソースビデオがメディア内容とし
て高速動作シーケンスを含んでいるときに、このこと
は、通常は”フレームフィア（frame fear）”として引
用される、望ましくない結果をディスプレイ出力に生じ
させる。したがって、ディスプレイ装置がディスプレイ
フレームまたはフィールドの速度を入力ビデオフレーム
またはフィールドの速度にロックできれば、フィールド
またはフレームはもはや反復させられたり捨てられたり
する必要がなくなり、かつ、ディスプレイビデオシーケ
ンスにおける一時的な歪みが消去され得るので大きな利
点となる。

【０００９】ＦＰＤ装置のような、ピクセルに基づくデ
ィスプレイの大多数において、個々のピクセル要素は、
水平同期信号またはデータイネーブル信号に対する多数
のタイミングクロックサイクルに基づいてピクセルコラ
ムが選択される直交的に走査されたインタフェースの使
用を通して選択されるかまたは使用可能にされ、ピクセ
ルの特定の列は、垂直同期位置に対して生じた水平同期
またはデータイネーブルパルスの数に基づいて選択され
る。このコラムおよび列の選択処理は、ピクセルまたは
ピクセルの群がリフレッシュ（refresh）されることを
可能にする。

【００１０】フォーマット変換の場合、ディスプレイ垂
直同期パルスの開始からアクティブ領域全体を介して垂
直帰線消去正面ポーチ領域（vertical blanking front
porch region）まで、ディスプレイタイミング発生器が
フリーランすることを可能にすることにより、該ディス
プレイタイミング発生器を入力ビデオソースとフレーム
ロックすることが通常実施されてきた。この点において
は、ディスプレイタイミング発生器は、入力ビデオ垂直
同期パルスが該ディスプレイタイミング発生器にディス
プレイ垂直同期パルスの開始点まで直ちにジャンプさせ
るまで、ブランク走査線を走査し続ける。その後、ディ
スプレイタイミング発生器はフリーラン動作へ戻る。個
々のピクセルおよびピクセル要素の群が同期化パルスに
対して順次的な方法でアドレス指定可能であるので、多
くのピクセルに基づくディスプレイは、このディスプレ
イタイミングシーケンスへのステップ変化を調整するこ
とができる。

【００１１】一度アクティブ領域全体が更新されると、
垂直同期化パルスの前の、垂直帰線消去正面ポーチ領域
におけるタイミングへのステップ変化は、ディスプレイ
に視覚的に影響を及ぼさない。ディスプレイタイミング
発生器において、”垂直リセット”の特徴を提供するこ
とは比較的容易である。この技術の他の利点は、ディス
プレイタイミング発生器が、入力ビデオピクセルクロッ
ク、走査線速度、またはフレーム速度と同期させられる
必要がないフリーランニングのディスプレイピクセルク
ロックを用いることができることである。

【００１２】

【発明が解決しようとする課題】しかしながら、この技
術の主要な欠点は、ディスプレイ走査線速度がフリーラ
ンニングピクセルクロックに基づいているので、入力走
査線速度と入力走査線がディスプレイ出力速度を維持す
るために処理される必要がある速度との間に厳密な関連
性がないことである。したがって、この履行には、入力
ビデオ走査線速度とディスプレイ出力処理走査線速度と
の間の、最悪の場合の差のためのディスプレイ処理速度
を維持するためにデータの入力ビデオ走査線が有効であ
るように、十分なメモリが供給されることが必要であ
る。したがって、多くのフォーマット変換システムにお
いて、全フレームバッファまたはより多くのメモリが供
給される。他の重大な欠点は、多くの場合、ディスプレ
イタイミングへのステップ変化がＣＲＴ制御装置の水平
および垂直掃引位相ロックループをロック損失（lose l
ock）させるのに十分大きなものであり、かつ、ロック
獲得の間に結果として生じる過渡電流が、結果として生
じる表示されたビデオ画像に顕著な結果を生じさせるの
で、この形式のフレームロックは、ＣＲＴ形式のディス
プレイ装置を駆動するために用いることはできないとい
うことである。

【００１３】さらに、フォーマット変換能力の一部とし
てアクティブピクセルデータの任意の画像の拡大または
縮小処理を必要とするアプリケーションのために、大量
のメモリが必要とされる。したがって、大抵の任意の拡
大または縮小システムは、メモリの全フレームまたはそ
れ以上を用いて実行される。

【００１４】入力フォーマットから異なる出力フォーマ
ットへの変換（両方のフォーマットは同一の縦横比を有
している）の標準的なアプリケーションのために、必要
とされる画像の拡大および縮小は全く任意ではなく、ア
クティブピクセルの全体ピクセルに対する比率、および
アクティブ走査線の全体走査線に対する比率は、同一の
縦横比の大抵の入力フォーマットに対して一定のままで
ある傾向がある。この状態において、フリーランニング
のディスプレイタイミング発生器を用いることは、たと
え該ディスプレイタイミングが発生器フレーム同期化の
ための垂直リセットを有していても、他に考えられる履
行よりもより多くのメモリを必要とする。

【００１５】ディスプレイプロセッサの履行の一例が、
米国特許第５，６００，３４７号明細書に開示されてお
り、その中で、非線形水平拡張のための方法が説明され
ている。しかしながら、この従来技術の特許は、最小量
のメモリバッファによりフォーマット変換を行うことに
関連して上述された同期化の問題を扱ってはいない。

【００１６】ＦＰＤ装置のような多くの離散的ピクセル
ディスプレイは、フレーム速度変換が将来的に必要とさ
れないように、該ディスプレイが一定範囲のフレームリ
フレッシュ速度を現在サポートすることを可能にする技
術的改善がなされてきた。それにもかかわらず、これら
の装置の離散的ピクセルの性質のために、ディスプレイ
装置の決められたアクティブピクセル配列と整合するよ
うに、入力ソースビデオピクセル速度、走査線速度、お
よび表示可能なフォーマットを適合させるための装置に
対する要求が未だにある。

【００１７】したがって、フレームバッファが任意の拡
大および縮小、または他の画像処理のために用いられる
アプリケーションにおいてフリーランニングモードをサ
ポートするディスプレイタイミング発生器を備えること
は非常に望ましい。このようなディスプレイタイミング
発生器は、離散的ピクセルディスプレイ装置およびＣＲ
Ｔ装置の両方がサポートされるようにディスプレイタイ
ミングシーケンスへの上述されたステップ変化を最小に
するフレームロック手段をも供給することが好ましい。
斬新な装置が、任意ではない拡大、縮小およびフォーマ
ット変換用の画像処理動作をサポートするために必要と
されるメモリバッファを最小にするディスプレイタイミ
ング発生技術を実行すべきである。上述されたように、
このようなディスプレイタイミング発生器は、ビデオ処
理システムのコストを低減させ、第１の入力フォーマッ
トから第２のディスプレイフォーマットへ画像を変換さ
せるための多くの形式の装置において利用され得る共通
の装置を提供することになるので、非常に望ましい。

【００１８】以下の特許は、上述された種々の従来技術
のシステムについての説明を提供する。"LCD CONTROLLE
R"という表題の米国特許第４，２７５，４２１号明細
書；"VIDEO INTERFACE FOR CAPTURING AN INCOMING SIG
NAL AND REFORMATTING THEVIDEO SIGNAL"という表題の
米国特許第４，８７２，０５４号明細書；"IMAGE DISPL
AY APPARATUS FOR DISPLAYING IMAGES OF A PLURALITY
OF KINDSOF VIDEO SIGNALS WITH ASYNCHRONOUS SYNCHRO
NIZING SIGNALS AND A TIMING CORRECTION CIRCUIT"と
いう表題の米国特許第５，３５１，０８８号明細書；"F
RAME RATE CONVERSION WITH ASYNCHRONOUS PIXEL CLOCK
S"という表題の米国特許第５，４４６，４９６号明細
書；"DISPLAY CONTROL APPARATUS FOR CONVERTING CRT
RESOLUTION INTO PDP RESOLUTION BY HARDWARE"という
表題の米国特許第５，５０８，７１４号明細書；"MULTI
-SOURCE VIDEO SYNCHRONIZATION"という表題の米国特許
第５，５１７，２５３号明細書；"VIDEO SIGNAL INTERF
ACE"という表題の米国特許第５，５３４，８８３号明細
書；"VIDEO CONVERTER HAVING RELOCATABLE AND RESIZA
BLE WINDOWS"という表題の米国特許第５，５６１，４７
２号明細書；"DISPLAY CONTROL DEVICE FOR CONTROLLIN
G FIRST AND SECOND DISPLAYS OF DIFFERENT TYPES"と
いう表題の米国特許第５，５７９，０２５号明細書；"H
ORIZONTAL IMAGE EXPANSION SYSTEM FOR FLAT PANEL DI
SPLAYS"という表題の米国特許第５，６００，３４７号
明細書；および、"IMAGE PROCESSING APPARATUS THAT C
AN PROVIDE IMAGE DATA OF HIGH QUALITY WITHOUT DETE
RIORATION IN PICTURE QUALITY"という表題の米国特許
第５，５８５，８５６号明細書。

【００１９】

【課題を解決するための手段】本発明の概略的な目的
は、入力ビデオフォーマットとは異なるディスプレイフ
ォーマットを有するディスプレイ装置のためのビデオ信
号タイミングを生じさせる方法および装置を提供するこ
とである。

【００２０】さらに、本発明の目的は、入力ビデオ走査
線速度およびディスプレイ出力走査線速度が同一ではな
い場合において、ビデオ信号タイミングを生じさせるた
めの方法および装置を提供することである。さらに、本
発明の目的は、ソースビデオ走査線入力速度が、種々の
ディスプレイ処理方法のために最小量のメモリバッファ
を用いてディスプレイビデオ走査線を発生させるために
入力走査線が処理される速度を維持することができるよ
うに、ディスプレイ出力走査線速度を入力走査線速度に
同期させる方法および装置を提供することである。

【００２１】さらに、本発明の目的は、ディスプレイビ
デオデータを発生させるためのソースビデオデータの処
理により被る待ち時間を調整するために、ディスプレイ
出力タイミングおよび入力ビデオタイミングの両方がフ
レーム速度に関してロックされるがフレーム位相に関し
てスキュー（skew）させるような、ディスプレイ出力タ
イミングの入力ビデオタイミングへの同期化のための方
法および装置を提供することである。本発明のさらなる
目的は、スケーリング、ビデオフォーマット変換、およ
びフィルタリング動作のような、しかしこれらに限定さ
れない様々な形式のディスプレイ処理のための待ち時間
を調整するために、入力ソースビデオフレームタイミン
グとディスプレイ出力ビデオフレームタイミングとの間
のスキューを調整するための方法および装置を提供する
ことである。

【００２２】前述された目的を達成するために、本発明
によれば、第１の可視ディスプレイ解像度、ピクセル速
度および走査線速度を特徴とするディジタルビデオ入力
信号を受信し、かつ、それに応じて第２の可視ディスプ
レイ解像度、ピクセル速度および走査線速度を特徴とす
る、ディスプレイで見るためのディジタルビデオ出力信
号を発生させるフォーマット変換器が提供される。前記
フォーマット変換器は、前記第１および第２の可視ディ
スプレイ解像度、ピクセル速度および走査線速度を表す
動作モード情報を受信するプログラミングインタフェー
ス手段と、前記ディジタルビデオ入力信号を記憶するメ
モリ手段と、前記メモリ手段から前記ディジタルビデオ
入力信号を引き出し、該ディジタルビデオ入力信号を選
択的に非飛越し走査し、フィルタリングし、およびスケ
ーリングするとともに、それに応じて前記ディジタルビ
デオ出力信号を発生させるディスプレイプロセッサ手段
と、前記プログラミングインタフェース手段により受信
された前記動作モード情報に基づく前記ディジタルビデ
オ入力信号から同期化および制御情報を得るとともに、
それに応じて前記第２の可視ディスプレイ解像度、ピク
セル速度および走査線速度でディスプレイ用の前記ディ
ジタルビデオ出力信号を発生させる前記ディスプレイプ
ロセッサ手段の動作を制御するディスプレイタイミング
制御装置手段とを具備する。

【００２３】本発明のさらなる特徴によれば、前記ディ
スプレイタイミング制御装置は、ディスプレイメインク
ロック信号を発生させるクロック発生手段と、前記ディ
ジタルビデオ入力信号の各々のフレームの所定の時刻で
ロックイベント（lock event）信号を発生させるロック
イベント制御装置と、前記ロックイベント信号と前記動
作モード情報とに基づいて前記ディジタルビデオ入力信
号と前記ディジタルビデオ出力信号との間の同期化を制
御するために、ディスプレイ水平ロックイベント信号と
ディスプレイ垂直ロックイベント信号とを発生させるデ
ィスプレイ同期化手段と、前記動作モード情報により前
記ディスプレイプロセッサ手段を制御するために、前記
水平および垂直ロックイベント信号と同期させられたタ
イミング信号を発生させるディスプレイタイミング発生
手段とをさらに具備する。

【００２４】したがって、本発明によれば、ディジタル
化され、かつ、復号化されたＮＴＳＣ入力ソース信号の
場合には、ＮＴＳＣデータの流入フィールドは、順次走
査フォーマットに処理され、かつ、ＶＧＡタイミングと
互換性のあるディスプレイ、ＳＶＧＡタイミングと互換
性のあるディスプレイ、またはＸＧＡタイミングと互換
性のあるディスプレイを駆動するために用いられ得る。
ディスプレイ装置は、ＣＲＴディスプレイ装置、または
ＦＰＤのような離散的ピクセルのディスプレイ装置のい
ずれかでよい。ディスプレイ出力装置が入力ＮＴＳＣフ
ィールド速度と整合するディスプレイフレーム速度をサ
ポートすることが可能ならば、必要とされるメモリバッ
ファの量を、アクティブデータの全ＮＴＳＣフィールド
を記憶するために必要とされる量よりもずっと少なく低
減させることができる。

【００２５】ディジタル化され、かつ、復号化されたＰ
ＡＬ入力ソース信号の場合には、ＰＡＬデータの流入フ
ィールドは、順次走査フォーマットに処理され、かつ、
ＶＥＳＡ ＶＧＡタイミングと互換性のあるディスプレ
イ、ＳＶＧＡタイミングと互換性のあるディスプレイ、
またはＸＧＡタイミングと互換性のあるディスプレイを
駆動するために用いられ得る。ディスプレイ装置は、Ｃ
ＲＴディスプレイ装置、またはＦＰＤのような離散的ピ
クセルのディスプレイ装置のいずれかでよい。ディスプ
レイ出力装置が入力ＰＡＬフィールド速度と整合するデ
ィスプレイフレーム速度をサポートすることが可能なら
ば、必要とされるメモリバッファの量を、ＰＡＬアクテ
ィブデータの全フィールドを記憶するために必要とされ
る量よりもずっと少なく低減させることができる。

【００２６】ディジタル化されたＶＧＡ入力ソース信号
の場合には、ＶＧＡデータの流入フレームは、異なるフ
ォーマットに処理され、かつ、ＶＧＡタイミングと互換
性のあるディスプレイ、ＳＶＧＡタイミングと互換性の
あるディスプレイ、およびＸＧＡタイミングと互換性の
あるディスプレイを駆動するために用いられ得る。ディ
スプレイ装置は、ＣＲＴディスプレイ装置、またはＦＰ
Ｄのような離散的ピクセルのディスプレイ装置のいずれ
かでよい。ディスプレイ出力装置が入力ＶＧＡフレーム
速度と整合するディスプレイフレーム速度をサポートす
ることが可能ならば、必要とされるメモリバッファの量
を、アクティブデータの全ＶＧＡフレームを記憶するた
めに必要とされる量よりもずっと少なく低減させること
ができる。

【００２７】さらに、本発明によれば、他の多くのディ
ジタル化された、または、（飛越し走査または順次走査
の）ディジタルビデオ信号は、異なるフォーマットに処
理され、かつ、１走査線毎のピクセルまたは１フレーム
毎の走査線に関して異なるフォーマットによりディスプ
レイ装置を駆動するために用いられてもよい。

【００２８】さらに、本発明によれば、入力ディジタル
ビデオ信号が異なるディスプレイフレーム速度に変換さ
れることになるならば、ディスプレイタイミングは入力
フレーム速度とは無関係のディスプレイフレーム速度で
生成され得る。しかしながら、この場合、メモリバッフ
ァには、メモリの少なくとも１つの入力フィールドまた
はフレームが必要になる。

【００２９】さらに、本発明によれば、ディスプレイ出
力走査線速度は、ディスプレイ出力データを発生させる
べく入力データを処理するために必要とされるメモリの
量を最小にするために入力ピクセル速度の比率倍数（ra
tio multiple）でもよい。本発明によるディスプレイ走
査線周期は、走査線毎に基づいて＋／−数ピクセル周期
だけ変化する。多くのＦＰＤ装置は、この程度の走査線
ジッタを調整することができる。本発明の特徴による走
査線速度発生の方法は、ディスプレイピクセルクロック
位相ロックループを必要としない。したがって、フリー
ランニング発振器は、それによりシステムのコストおよ
び複雑さを低減させるディスプレイタイミングを発生さ
せるために用いられ得る。さらに、ディスプレイ走査線
速度が入力ビデオ走査線速度と同期しているので、最小
限のメモリバッファのみが必要とされ、これにより、シ
ステムのコストをさらに低減させることができる。

【００３０】

【発明の実施の形態】好ましい実施形態の詳細な説明
は、以下の図を参照してこの明細書中に以下に提供され
る。図１は、本発明による、フォーマット変換を備えた
マルチ同期（multi-sync）形式の離散的ピクセルディス
プレイ装置のブロック図である。図２は、本発明によ
る、フォーマット変換を備えたマルチ同期ＣＲＴ装置の
ブロック図である。図３は、本発明によるフォーマット
変換器のブロック図である。図４は、好ましい実施形態
によるフォーマット変換器のディスプレイタイミング制
御装置のブロック図である。図５は、好ましい実施形態
による入力セレクタのブロック図である。図６は、好ま
しい実施形態によるロックイベント発生器のブロック図
である。図７は、好ましい実施形態によるディスプレイ
クロック発生器のブロック図である。図８は、好ましい
実施形態によるディスプレイ同期装置のブロック図であ
る。図９は、好ましい実施形態によるディスプレイタイ
ミング発生器の水平制御装置のブロック図である。図１
０は、好ましい実施形態によるディスプレイタイミング
発生器の垂直制御装置のブロック図である。図１１は、
本発明による、フリーランモードのディスプレイタイミ
ングの開始を示すタイミングチャートである。図１２
は、本発明による、入力ロックイベントの間のフリーラ
ンモードのディスプレイタイミングの開始を示すタイミ
ングチャートである。図１３は、本発明による、フレー
ムロックモード用の、または走査線同期モード用のディ
スプレイタイミングの発生開始を示すタイミングチャー
トである。図１４は、本発明による、フレームロックモ
ード用の、または走査線同期モード用のロックイベント
タイミングを示すタイミングチャートである；そして、
図１５は、本発明による、走査線同期モードの走査線タ
イミングの表示終了を示すタイミングチャートである。

【００３１】図１は、マルチ同期形式の離散的ピクセル
ディスプレイ装置の構成を示しているブロック図であ
る。この図の入力セレクタ１００およびフォーマット変
換器１１０は、本発明によるフォーマット変換機能を提
供する。ビデオデコーダ１２０およびビデオ入力インタ
フェース１３０は、マイクロコントローラ１５０および
実際のフラットパネルディスプレイ装置１４０と同様
に、公知の装置である。フォーマット変換器１１０は、
ディスプレイタイミングフレーム速度を制御するために
用いられ得る外部入力のフレーム同期信号（ＦＳＹＮ
Ｃ）を有している。

【００３２】図２は、マルチ同期ＣＲＴ装置に適用可能
な本発明の実施形態を示している。入力セレクタ１０
０、フォーマット変換器１１０、ビデオデコーダ１２
０、ビデオ入力インタフェース１３０、およびマイクロ
コントローラ１５０は、図１の実施形態と同様の方法で
機能する。しかしながら、この実施形態においては、Ｄ
／Ａ変換器１５５がフォーマット変換器の出力とＣＲＴ
ディスプレイ１６０との間に公知の方法で接続されてい
る。以下に続く説明から明らかになるように、本発明に
よる入力セレクタ１００およびフォーマット変換器１１
０は、図１のディスプレイ１４０のようなフラットパネ
ルディスプレイ、または図２のディスプレイ１６０のよ
うなＣＲＴディスプレイのいずれかを制御することが可
能である。

【００３３】＜マイクロコントローラの説明＞図１およ
び図２に示されているマイクロコントローラ１５０は、
ビデオソースを選択し、かつ、該ビデオソースを、対象
とするディスプレイ装置のディスプレイ用の所望のディ
スプレイ出力フォーマットに変換するための動作モード
および動作パラメータを決定すべく、ディスプレイ装置
構成部品内の制御レジスタをプログラムするために用い
られる。

【００３４】マイクロコントローラ１５０は、動作パラ
メータを種々の構成部品内の制御レジスタへ移送し、プ
ログラミングインタフェース（ＰＲＯＧＩＦ）によりそ
れらの構成部品から任意のステータス情報を読み上げ
る。該プログラミングインタフェース（ＰＲＯＧＩＦ）
は、Ｉ²Ｃ、チップセレクトを備えたマイクロプロセッ
サパラレルアドレス／データバス、またはシリアル周辺
インタフェース（ＳＰＩ）のような種々の方法を用いて
提供され得る従来のマイクロコントローラ通信バスであ
る。この明細書中に示された実施形態は、入力セレクタ
１００、フォーマット変換器１１０、およびそれら各々
のプログラム可能な副次的構成部品と通信するためのマ
イクロコントローラのプログラミングインタフェース
（ＰＲＯＧＩＦ）として、シリアル通信バス手段を用い
る。

【００３５】＜入力セレクタの説明＞図１および図２に
示されている入力セレクタ１００は、各々がそれぞれの
ビデオ入力ポートに接続されている２つのビデオソース
であるビデオデコーダ１２０またはビデオ入力インタフ
ェース１３０からのディジタルビデオ信号を入力として
選択的に受け入れる能力を与える。各々のディジタルビ
デオ入力信号は、ピクセルクロック（それぞれに、ＣＬ
Ｋ１およびＣＬＫ２）、ピクセルクロックイネーブル
（それぞれに、ＣＬＫＥＮ１およびＣＬＫＥＮ２）、水
平同期信号（それぞれに、ＨＳＹＮＣ１およびＨＳＹＮ
Ｃ２）、垂直同期信号（それぞれに、ＶＳＹＮＣ１およ
びＶＳＹＮＣ２）、共有された奇数フィールドステータ
スフラグ（ＯＤＤ）、およびデータバス信号（それぞれ
に、ＤＡＴＡ１およびＤＡＴＡ２）からなっている。

【００３６】入力セレクタ１００の第１の入力ポート
（以下、ＰＯＲＴ＃１と称する）は、ビデオデコーダ１
２０に接続され、４：４：４でサンプルされたＲＧＢデ
ータまたは４：２：２でサンプルされたＹＵＶデータの
いずれかを受け入れる。入力セレクタ１００の第２の入
力ポート（以下、ＰＯＲＴ＃２と称する）は、ビデオ入
力インタフェース１３０に接続され、４：４：４でサン
プルされたＲＧＢデータを受け入れる。いずれの入力ポ
ートも、飛越し走査された入力ビデオ信号および順次走
査された入力ビデオ信号の両方を入力として受け入れる
ことができる。単一のＯＤＤフィールドステータスフラ
グは、２つのポートにより共有されており、飛越し走査
された入力ビデオ信号が入力として用いられるときに、
アクティブ入力ポート（ＰＯＲＴ＃１またはＰＯＲＴ＃
２）により駆動されなければならない。

【００３７】図１および図２は、順次走査された入力ビ
デオをＰＯＲＴ＃２に供給するビデオ入力インタフェー
ス１３０を示しており、したがって、この手段において
ビデオ入力インタフェースはＯＤＤフィールドステータ
ス信号（ＯＤＤ）を駆動しない。しかしながら、入力セ
レクタ１００は、共有されたＯＤＤフィールドステータ
スの制御の下で、飛越し走査された入力ビデオをＰＯＲ
Ｔ＃２で受け入れることができる。

【００３８】図５に目を向けると、入力セレクタ１００
の構造がより詳細に示されている。入力セレクタ１００
は、中間の４：４：４ＹＵＶデータを発生させるべくデ
ータストリームをアップサンプル（up sample）するた
めに、ディジタル補間回路５０５を用いて４：２：２Ｙ
ＵＶ（ＤＡＴＡ１）を処理する。その後、４：４：４Ｙ
ＵＶデータは、表示されたときにＹＵＶデータと視覚的
に等価である４：４：４ＲＧＢデータストリーム（ＲＧ
Ｂ’４：４：４’）を発生させるために、固定係数を備
えた３×３乗数マトリクス５１０を用いて色空間（colo
r space）変換される。入力セレクタ１００のＰＯＲＴ
＃１に適用されたクロックイネーブルおよび同期信号
は、色空間変換された４：４：４ＲＧＢデータストリー
ムのＣＳＣ処理の遅延と待ち時間が揃えられるように、
パイプライン式の（pipe lined）記憶要素５２０，５３
５，５４５，５５５を介して遅延させられる。

【００３９】ＰＯＲＴ＃２の４：４：４ＲＧＢデータお
よび制御信号、ＰＯＲＴ＃１の４：４：４ＲＧＢデータ
および制御信号、ＰＯＲＴ＃１の色空間変換されたＲＧ
Ｂ’４：４：４’データおよびＣＳＣ処理の遅延制御信
号は、ＰＯＲＴ＃１またはＰＯＲＴ＃２のディジタルビ
デオ信号の１つを適切な出力ＩＰＤＡＴＡ，ＩＰＯＤ
Ｄ，ＩＰＣＬＫ，ＩＰＣＬＫＥＮ，ＩＰＶＳＹＮＣ，お
よびＩＰＨＳＹＮＣへ通過させるセレクタ５１５，５２
５，５３０，５４０，５５０，および５６０へ入力され
る。ＩＰＤＡＴＡ出力は、常にＲＧＢ４：４：４データ
フォーマットである。セレクタ５１５，５２５，５３
０，５４０，５５０，および５６０は、プログラム可能
制御レジスタ５００により制御される。該プログラム可
能制御レジスタ５００は、入力用にＰＯＲＴ＃１または
ＰＯＲＴ＃２のいずれかを選択し、さらに、ＰＯＲＴ＃
１が選択されたときにＹＵＶ４：２：２入力データまた
はＲＧＢ４：４：４入力データの動作のいずれかを選択
し、さらに、飛越し走査または順次走査入力動作のいず
れかを追加的に選択するために、マイクロコントローラ
のプログラミングインタフェース（ＰＲＯＧＩＦ）によ
りプログラムされる。

【００４０】順次走査入力ビデオが選択されると、入力
ＯＤＤ信号は無視され、出力ＩＰＯＤＤ信号は常にアク
ティブに駆動される。飛越し走査入力ビデオが選択され
ると、入力ＯＤＤ信号は、ＯＤＤまたはＥＶＥＮのう
ち、どちらのフィールドが入力されているのかを示し、
出力ＩＰＯＤＤ信号はＯＤＤ入力信号に対応する。

【００４１】前述の内容から理解されるように、２つの
別個のポート（すなわち、ＹＵＶ入力またはＲＧＢ入力
の両方を受け入れるＰＯＲＴ＃１、およびＲＧＢ入力信
号専用であるＰＯＲＴ＃２）の形態であり、かつ、両方
のポートとも飛越し走査または順次走査入力のいずれか
を受け入れるという唯一の例外を除いては実際に従来型
のものである回路および回路形態により、入力セレクタ
１００の機能性が完全に実行される。

【００４２】＜フォーマット変換器の説明＞フォーマッ
ト変換器１１０は、第１の可視ディスプレイ解像度、ピ
クセル速度、および走査線速度を有するディジタルビデ
オ入力信号を入力として受け入れる能力を提供し、異な
るディスプレイ解像度、ピクセル速度、および走査線速
度を有する第２のディジタルビデオ信号を出力として生
成する。図３に示されているように、フォーマット変換
器１１０は、メモリー書き込み制御装置３００，メモリ
ー３１０，ディスプレイプロセッサ３２０，およびディ
スプレイタイミング制御装置３３０からなっている。フ
ォーマット変換器１１０は、所望のディスプレイ出力フ
ォーマットを発生させるために、後により詳細に説明さ
れる非飛越し走査（de-interlacing）、フィルタリン
グ、およびスケーリングアルゴリズムを用いてピクセル
データの入力走査線を処理することにより、入力フォー
マットからディスプレイ出力フォーマットへの変換を達
成する。

【００４３】＜メモリの説明＞メモリ３１０は、ディス
プレイ出力クロック（ＤＣＬＫ）に非同期で動作できる
ビデオ入力クロック（ＩＰＣＬＫ）を調整するために、
フォーマット変換器のデータパス（data path）内に設
けられている。さらに、メモリ３１０は、ビデオ入力信
号走査線速度と、ディスプレイ出力を発生させるために
本発明のディスプレイ処理回路により入力走査線が費や
される速度との間の差を調整する融通性を提供する。さ
らに、メモリ３１０は、所定のディスプレイ処理入力デ
ータ要求をサポートするように入力ビデオフレームまた
はフィールド走査を再構築するための手段を提供する。
例えば、より詳細に後述されるように、各々のディスプ
レイ出力走査線を発生させるための双線形補間回路に対
して有効であるように、垂直の線形補間は２つの隣接し
た入力走査線を必要とする。

【００４４】さらに、メモリ３１０は、従来のＦＩＦ
Ｏ，ＤＲＡＭ，ＥＤＯ ＲＡＭ，ＳＤＲＡＭ，ＷＲＡ
Ｍ，ＧＲＡＭ，およびＳＲＡＭ技術を用いて容易に提供
され得る。好ましい実施形態によれば、書き込み制御信
号（ＷＲＣＮＴＲＬ）の制御の下で入力ピクセルクロッ
クに同期して生じる書き込み動作のために個々のＳＲＡ
Ｍメモリバンクが割り当てられ得るようなＳＲＡＭのア
レイが用いられる。その間に、他の個々のＳＲＡＭメモ
リバンクは、ディスプレイクロック（ＤＣＬＫ）とディ
スプレイプロセッサ３２０により発生されるディスプレ
イ読み出し制御信号（ＲＤＣＮＴＲＬ）とに同期した読
み出し動作のために割り当てられ得る。メモリバンクの
うち種々のものは、それぞれの入力ビデオクロック（Ｉ
ＰＣＬＫ）またはディスプレイクロック（ＤＣＬＫ）と
同期した書き込みまたは読み出し動作のために個々に割
り当てられ得る。

【００４５】＜メモリ書き込み制御装置の説明＞メモリ
書き込み制御装置３００の目的は、メモリ内に入ってく
るビデオデータを、その後ディスプレイプロセッサ３２
０によりアドレス指定され、かつ、読み出され得る一連
のビデオ走査線として記憶することである。

【００４６】メモリ書き込み制御装置３００は、ディジ
タルビデオデータ（ＩＰＤＡＴＡ），クロック（ＩＰＣ
ＬＫ），クロックイネーブル（ＩＰＣＬＫＥＮ），フィ
ールドステータス（ＩＰＯＤＤ），および同期化制御信
号（ＩＰＨＳＹＮＣおよびＩＰＶＳＹＮＣ）を入力セレ
クタ１００（図５）から入力として受け入れる。

【００４７】メモリ書き込み制御装置３００は、入力走
査線に関する入力ビデオ垂直アクティブ領域の開始およ
び存続時間を決定するために、ＩＰＶＳＹＮＣパルスに
対するＩＰＨＳＹＮＣのパルス数を計数する。メモリ書
き込み制御装置は、入力走査線に関する垂直アクティブ
領域の開始走査線位置および存続時間を決定するため
に、マイクロコントローラのプログラミングインタフェ
ースポート（ＰＲＯＧＩＦ）を用いてプログラム可能で
ある。２つの開始走査線位置がサポートされており、１
つは奇数フィールド、もう１つは偶数フィールドであ
る。メモリ書き込み制御装置は、ＰＲＯＧＩＦポートに
より、飛越し走査または順次走査入力ビデオ動作のいず
れかを選択するためにプログラムされ得る。順次走査入
力ビデオのためには、ＯＤＤフィールドに対応するプロ
グラムされたアクティブ走査線開始位置のみが用いられ
る。飛越し走査入力の間に、入力ビデオアクティブ領域
の開始走査線を決定するためにどちらのプログラムされ
たアクティブ走査線開始点（ＯＤＤまたはＥＶＥＮ）が
用いられるのかを、ＩＰＯＤＤ信号が決定する。

【００４８】さらに、メモリ書き込み制御装置３００
は、ＩＰＣＬＫサイクルに関する入力ビデオ水平アクテ
ィブ領域を決定するために、ＩＰＨＳＹＮＣパルスに対
するＩＰＣＬＫのサイクル数を計数する。ＩＰＣＬＫＥ
Ｎがアクティブである間のＩＰＣＬＫサイクルのみが計
数される。ＩＰＣＬＫＥＮがアクティブでない間のサイ
クルは無視される。メモリ書き込み制御装置は、ＩＰＣ
ＬＫサイクルに関するビデオ水平アクティブ領域の開始
走査線位置および存続時間を決定するために、マイクロ
コントローラのプログラミングインタフェース（ＰＲＯ
ＧＩＦ）を用いてプログラム可能である。

【００４９】アクティブ領域は、水平および垂直のアク
ティブ領域が両方とも真（true）であるビデオ入力フィ
ールドまたはフレーム内の領域として定義される。ＩＰ
ＣＬＫＥＮがアクティブデータを得るためにアクティブ
であるならば、アクティブ領域の時間間隔の間にメモリ
書き込み制御装置はＩＰＣＬＫサイクルの間のデータ入
力をサンプルする。このサンプルされた入力アクティブ
データは、メモリ３１０内に書き込まれるために、メモ
リ書き込み制御装置のＷＲＩＴＥ＿ＤＡＴＡ出力で生じ
る。

【００５０】さらに、メモリ書き込み制御装置３００
は、アドレス指定情報、メモリバンクセレクト信号、お
よび、ＩＰＣＬＫＥＮおよび復号化されたアクティブ領
域により制御されているときに、メモリ書き込み制御装
置がＷＲＩＴＥ＿ＤＡＴＡ信号出力に有効なアクティブ
データを生じさせているサイクルの間にメモリ３１０内
への入力データの書き込みを可能にするライトイネーブ
ル信号（図３のＷＲＣＮＴＲＬとしてひとまとめにして
示されている）を生じさせる。好ましい実施形態によれ
ば、単純な線形２進カウンタは、アドレス指定情報を発
生させ、かつ、各々のクロック周期（ＩＰＣＬＫ）が必
ずしも有効な入力データを含み得ない入力ビデオストリ
ームをサポートすべくピクセル毎に基づく停止を可能に
するための入力クロックイネーブル信号（ＩＰＣＬＫＥ
Ｎ）により、クロック毎に基づき制御されている。

【００５１】さらに、例示された実施形態は、書き込み
アドレスおよびバンクセレクト信号（ＷＲＣＮＴＲＬ）
およびアクティブ出力データ（ＷＲＩＴＥ＿ＤＡＴＡ）
との同期化を維持すべくメモリ３１０へのデータの書き
込みを制御するためのライトイネーブル出力信号を生成
する単純な状態制御装置（state controller）を含んで
いる。さらに、状態制御装置は、書き込み動作のための
個々のメモリバンクを循環的なバッファシーケンス（ci
rcular buffer sequence）において順次的に選択するメ
モリバンクセレクト信号を発生させる。ＩＰＶＳＹＮＣ
の入力アクティブパルスは、各々の入力フィールドまた
はフレームの開始における入力データの第１のビデオ走
査線を書き込むためにメモリの第１のバンクが選択され
るような空白状態に、状態制御装置を初期化する。

【００５２】＜ディスプレイプロセッサの説明＞ディス
プレイプロセッサ３２０は、アドレス、およびメモリ３
１０からのデータの読み出しを制御するための制御信号
（ＲＤＣＮＴＲＬ）を発生させるための手段を提供す
る。メモリ３１０の読み出し動作（ＲＥＡＤ＿ＤＡＴ
Ａ）の間に生じたデータは、ディスプレイ出力データ
（ＤＤＡＴＡ）を生じさせるためにイメージの非飛越し
走査、フィルタリング、およびスケーリングアルゴリズ
ムを実行するディスプレイプロセッサ３２０により利用
される。

【００５３】ディスプレイプロセッサは、非飛越し走査
機能を使用可能または使用禁止にし、かつ、メモリ３１
０から読み出された画像データから所望の出力画像解像
度を生じさせるスケーリングおよびフィルタリング機能
を調整するために、マイクロコントローラのプログラミ
ングインタフェース（ＰＲＯＧＩＦ）によりプログラム
可能である。

【００５４】非飛越し走査が使用可能であるとき、ＩＰ
ＯＤＤ入力信号は、飛越し走査されたビデオフィールド
間における垂直補正に関して、どのように入力信号フィ
ールド（ＲＥＡＤ＿ＤＡＴＡ）が処理されるのかを決定
する。非飛越し走査が使用不可能であるとき、ＩＰＯＤ
Ｄ入力信号は無視され、メモリから読み出された画像デ
ータはフレームとして処理される。

【００５５】ディスプレイタイミング制御装置３３０が
ディスプレイ垂直同期パルス（ＤＶＳＹＮＣ）によって
新たなディスプレイフレームを開始する度に、新たなデ
ィスプレイフレームの処理を始めるために、ディスプレ
イプロセッサ３２０は初期化される。その後、ディスプ
レイプロセッサは、メモリに対してアドレス、バンクセ
レクトを供給し、かつ、リードイネーブル信号をアクテ
ィブ状態にすることにより（ひとまとめにしてＲＤＣＮ
ＴＲＬとしている）、メモリ３１０からの画像データの
第１の走査線を要求する。メモリは、要求されたデータ
が有効であるときはいつでも、画像データ（ＲＥＡＤ＿
ＤＡＴＡ）およびデータ有効信号（ＲＥＡＤ＿ＶＡＬＩ
Ｄ）に応答する。ディスプレイプロセッサは、メモリに
よって要求されたときに、データ有効信号（ＲＥＡＤ＿
ＶＡＬＩＤ）により停止され得る。

【００５６】ディスプレイプロセッサは、ＤＤＡＴＡを
駆動する出力段階まで全体のディスプレイ処理データパ
ス（data path）を予め満たす。一度ディスプレイ処理
データパスが予め満たされると、さらに該ディスプレイ
処理データパスは、ディスプレイ出力データを確実にア
クティブ領域と揃えるために、ディスプレイタイミング
制御装置３３０のデータイネーブル（ＤＥＮ）信号によ
って、クロック毎に基づいて制御される。メモリは、デ
ィスプレイ出力（ＤＤＡＴＡ）におけるディスプレイデ
ータの隣接した（複数の）水平アクティブ領域を発生さ
せるためのディスプレイ処理をサポートするために十分
な速度でデータ（ＲＥＡＤ＿ＤＡＴＡ）を供給する。デ
ィスプレイタイミング発生器は、フォーマット変換処理
の間にメモリのオーバーフローまたはアンダーフローを
防ぐべく、メモリ書き込み制御装置３００、メモリ３１
０、およびディスプレイプロセッサ３２０を介した待ち
時間と整合するように、アクティブ領域のディスプレイ
出力タイミング開始と、アクティブ領域の入力ビデオフ
レームまたはフィールドタイミングの開始との間の待ち
時間をセットするために、マイクロコントローラのプロ
グラミングインタフェース（ＰＲＯＧＩＦ）によりプロ
グラムされる。

【００５７】＜ディスプレイタイミング制御装置の説明
＞図３のディスプレイタイミング制御装置３３０は、図
４においてより詳細に示されており、ロックイベント発
生器４００、ディスプレイ同期装置４１０、ディスプレ
イクロック発生器４２０、およびディスプレイタイミン
グ発生器４３０を具備している。ロックイベント発生器
４００は、ディスプレイタイミングがロックされること
になる入力ビデオフレームタイミングから同期イベント
（ＬＯＣＫＥＶＥＮＴ）を決定するためのものである。
ディスプレイ同期装置４１０は、ディスプレイフレーム
位相と入力ロックイベント（ＬＯＣＫＥＶＥＮＴ）との
間の位相関係を制御するための、そして、さらに、１つ
のモード（走査線同期モード）において入力マスターク
ロック（ＩＰＣＬＫ）の機能としてディスプレイ走査線
速度を制御するための同期信号（ＤＨＬＯＣＫＥＶＥＮ
ＴおよびＤＶＬＯＣＫＥＶＥＮＴ）を発生させるための
ものである。ディスプレイクロック発生器４２０は、内
部的に発生したフリーランニングクロックまたは入力ビ
デオマスタークロック（ＩＰＣＬＫ）のいずれかの機能
としてディスプレイマスタークロック（ＤＣＬＫ）を生
じさせるためのものである。ディスプレイタイミング発
生器４３０は、ディスプレイマスタークロック（ＤＣＬ
Ｋ）に基づいたディスプレイビデオタイミングと、ディ
スプレイ同期装置４１０により発生した同期信号とを発
生させるためのものである。

【００５８】＜ディスプレイクロック発生器の説明＞デ
ィスプレイクロック発生器４２０は、図７を参照してよ
り詳細に示されており、フリーランニング発振器ソース
７１０、ＩＣＤ２０６１周波数合成位相ロックループ７
４０、ＩＣＳＩ１５２２を用いて提供される第２の周波
数合成位相ロックループ７３０、およびフリーランニン
グクロック、またはディスプレイメインクロック（ＤＣ
ＬＫ）としてディスプレイクロック発生器４２０により
出力されるべき入力クロックの比率倍数（ratio multip
le）のいずれかを選択するためのプログラム可能制御レ
ジスタ７２０により制御されるクロックセレクタ７５０
からなっている。

【００５９】フリーランニング発振器ソース７１０は、
入力ビデオ信号と同期させられていないフリーランニン
グクロック（ＲＥＦＣＬＫ）を生成する。この発振器
は、入力ビデオソースに対してフリーランニングである
第１の有効ディスプレイクロック（ＦＲＥＥＲＵＮＣＬ
Ｋ）を生成するための比率倍数だけ基準クロックを乗算
するＩＣＤ２０６１ ７４０に対して基準クロックを与
える従来の発振器手段を使用して実行される。このフリ
ーランニングのディスプレイクロックソースは、ディス
プレイ出力フレームタイミングがＩＰＣＬＫのＤＣＬＫ
への同期化によって入力フレームタイミングに同期させ
られる必要がない場合に走査線同期またはフリーランモ
ードでディスプレイ同期装置４１０を動作させる場合に
用いられる。ＩＣＤ２０６１ ７４０は、比率倍数を決
定するために、マイクロコントローラのプログラミング
インタフェース（ＰＲＯＧＩＦ）によりプログラム可能
である。

【００６０】第２の周波数合成位相ロックループは、Ｉ
ＣＳＩ１５２２ ７３０を用いて提供されており、該Ｉ
ＣＳＩ１５２２ ７３０は、入力ビデオソースと同期さ
せられている第２のディスプレイの有効ディスプレイク
ロックを生成するための周波数合成比率だけビデオ入力
メインクロックを乗算する。ＩＣＳＩ１５２２は、ＩＰ
ＣＬＫから所望のＤＣＬＫを生じさせるための倍数比率
を制御するために、マイクロコントローラのプログラミ
ングインタフェース（ＰＲＯＧＩＦ）によりプログラム
可能である。この同期させられたディスプレイクロック
ソースは、メモリ３１０の量を最小にし、かつ、ディス
プレイタイミングに対するフレームロック補正中のディ
スプレイへの全ての過渡電流を最小にすべくディスプレ
イ出力走査線タイミングを入力走査線タイミングと同期
させるために、フレームロックモードでディスプレイ同
期装置を動作させる場合に用いられる。

【００６１】クロックセレクタは、ディスプレイ同期装
置４１０、ディスプレイタイミング発生器４３０、メモ
リ３１０、ディスプレイプロセッサ３２０、およびフォ
ーマット変換器１１０のディスプレイ出力インタフェー
スにＤＣＬＫ出力を駆動するために、第１のディスプレ
イクロックソースまたは第２のディスプレイクロックソ
ースのいずれかを選択する。この選択は、マイクロコン
トローラのプログラミングインタフェース（ＰＲＯＧＩ
Ｆ）によってプログラムされるプログラム可能制御レジ
スタ７２０により制御される。

【００６２】結果として生じるディスプレイクロック
（ＤＣＬＫ）は、ディスプレイデータおよび制御情報が
フォーマット変換器１１０からディスプレイ装置へ移送
される速度の他に、メモリ読み出し動作およびディスプ
レイ処理動作が実行されるクロック速度と、ディスプレ
イタイミング発生器の同期化信号が発生する速度とを制
御する。

【００６３】＜ロックイベント発生器の説明＞ロックイ
ベント発生器４００は、図６を参照してより詳細に示さ
れており、水平ピクセルイベントカウンタ６１０、水平
ピクセルイベント比較器６２０、垂直走査線イベントカ
ウンタ６４０、垂直走査線イベント比較器６５０、水平
および垂直イベントが生じる入力フレームタイミングに
おける位置を選択するためのプログラム可能制御レジス
タ６３０、ロックイベント発生器回路６６０、およびロ
ックイベントセレクタ６７０を具備している。

【００６４】水平ピクセルイベントカウンタ６１０は、
入力水平同期化パルス（ＩＰＨＳＹＮＣ）が検出される
ときに関連してピクセルクロックサイクル（ＩＰＣＬ
Ｋ）の数を計数する。ＩＰＣＬＫＥＮがアクティブの間
のピクセルクロックサイクルのみが計数される。ＩＰＣ
ＬＫＥＮがアクティブでないピクセルクロックは計数さ
れない。水平ピクセルの計数は、プログラム可能な水平
ロックイベント値（ＩＰＨＬＯＣＫＶＡＬ）と比較器６
２０において比較される。水平ピクセルの計数がプログ
ラム可能な水平ロックイベント値（ＩＰＨＬＯＣＫＶＡ
Ｌ）と等しい場合には、水平ロックイベントパルス（Ｉ
ＰＨＬＯＣＫＥＶＥＮＴ）が比較器６２０により生じ
る。水平ロックイベントパルスは、入力ディジタルビデ
オタイミングが入力走査線の所定の位置に存在すること
を示している。

【００６５】垂直走査線カウンタ６４０は、入力垂直同
期化パルス（ＩＰＶＳＹＮＣ）が検出されるときに関連
して入力水平同期化パルス（ＩＰＨＳＹＮＣ）を計数す
る。こうして、垂直走査線カウンタはビデオ入力走査線
を計数する。垂直走査線の計数は、プログラム可能な垂
直ロックイベント値（ＩＰＶＬＯＣＫＶＡＬ）と比較器
６５０において比較される。垂直走査線の計数とプログ
ラム可能な垂直ロックイベント値とが等しく、かつ、Ｉ
ＰＯＤＤ入力信号がアクティブである場合には、比較器
６５０は、垂直同期化信号出力（ＩＰＶＬＯＣＫＥＶＥ
ＮＴ）でアクティブパルスを生成する。垂直ロックイベ
ントパルスは、入力ディジタルビデオタイミングが入力
フレームの所定の走査線に存在することを示している。
ＩＯＰＤＤ信号は、１つの垂直ロックイベント（ＩＰＶ
ＬＯＣＫＥＶＥＮＴ）パルスのみが全ての入力フレーム
に対して生じることを保証する。

【００６６】プログラム可能制御レジスタ６３０は、入
力フィールドセレクト信号（ＩＰＯＤＤ）を有してい
る。ＩＰＯＤＤ信号は、走査線が飛越し走査ビデオフォ
ーマットを用いて走査される入力ディジタルビデオソー
スに対して、どちらの入力フィールドがアクティブであ
るのかを示している。走査線が順次走査フォーマットを
用いて走査される入力ディジタルビデオソースに対し
て、ＯＤＤ信号が駆動しているソースによりアクティブ
状態に保持される。該ソースは入力セレクタ１００であ
る。

【００６７】垂直ロックイベント（ＩＰＶＬＯＣＫＥＶ
ＥＮＴ）および水平ロックイベント（ＩＰＨＬＯＣＫＥ
ＶＥＮＴ）のパルスが一致する度に、ロックイベント発
生器６６０は、信号ＨＶＬＯＣＫＥＶＥＮＴにアクティ
ブパルスを生成する。

【００６８】ロックイベントセレクタ６７０は、ＤＦＳ
ＹＮＣＥＮセレクト制御信号に従った出力ＬＯＣＫＥＶ
ＥＮＴ信号のソースとして、ＨＶＬＯＣＫＥＶＥＮＴ信
号またはＦＳＹＮＣ信号のいずれかを選択する。ＤＦＳ
ＹＮＣＥＮは、マイクロコントローラのプログラミング
インタフェース（ＰＲＯＧＩＦ）によって提供される制
御レジスタワードに従ってプログラム可能制御レジスタ
６３０により発生させられる。これは、ＤＦＳＹＮＣ外
部入力信号により直接ディスプレイ出力タイミングの同
期化を制御するための追加の能力を提供する。ロックイ
ベントは、ディスプレイ出力フレーム速度を入力フレー
ム速度に同期させるために用いられ得るビデオ入力フレ
ーム毎に１度生じる単一の信号パルスである。

【００６９】完全なフレームを生じさせるためのアクテ
ィブ走査線のインタリーブを達成するために、飛越し走
査フォーマットは、入力された奇数または偶数フィール
ドの間において１／２走査線の補正を用いるので、上述
されたロックイベント制御装置の明白な順応は、飛越し
走査ビデオ入力の間に１フィールド毎に１度ロックイベ
ントを発生させる能力を加えることである。これを行う
ためには、他の全てのフィールドが、ロックイベント間
で一定周期を維持するために、入力走査線周期の１／２
だけ遅延したロックイベントを有することになる。

【００７０】＜ディスプレイ同期装置の説明＞ディスプ
レイ同期装置４１０は、図８を参照してより詳細に示さ
れており、マイクロコントローラ１５０からマイクロコ
ントローラのプログラミングインタフェース（ＰＲＯＧ
ＩＦ）を入力として受け入れる他に、ビデオ入力から入
力メインクロック（ＩＰＣＬＫ）を、ディスプレイクロ
ック発生器４２０からディスプレイクロック（ＤＣＬ
Ｋ）を、およびロックイベント発生器４００からロック
イベントパルス（ＬＯＣＫＥＶＥＮＴ）を入力として受
け入れるためのものである。

【００７１】ディスプレイ同期装置４１０は、プログラ
ム可能制御レジスタ８０５、加算器８１０、アキュムレ
ートレジスタ８２５、ディスプレイ水平ロックロードゲ
ート８１５、加算器搭載出力レジスタ（adder carry ou
tput register）８２０、ディスプレイ垂直ロックロー
ドゲート８３０、ディスプレイタイミング発生器ランイ
ネーブルゲート８３５、ディスプレイ水平ロックロード
セレクタ８４０、ディスプレイ水平ロックロード再同期
装置（re-synchronizer）８５５、ディスプレイ垂直ロ
ックロードセレクタ８４５、ディスプレイ垂直ロックロ
ード再同期装置８６０、ディスプレイタイミング発生器
ランセレクタ８５０、およびディスプレイタイミング発
生器ラン再同期装置８６５から構造的に構成されてい
る。

【００７２】プログラム可能制御レジスタ８０５は、マ
イクロコントローラのプログラミングインタフェース
（ＰＲＯＧＩＦ）によってプログラム可能である。プロ
グラム可能制御レジスタは、ディスプレイタイミング発
生器イネーブル（ＤＴＧＲＵＮ＿ＣＴＲＬ）、ディスプ
レイ走査線速度制御値（ＩＮＣＲＥＭＥＮＴ）、および
モード選択（ＭＯＤＥＣＴＲＬ）の状態を決定する。

【００７３】ディスプレイ同期装置４１０は、ディスプ
レイ水平ロックイベント（ＤＨＬＯＣＫＥＶＥＮＴ）、
ディスプレイ垂直ロックイベント（ＤＶＬＯＣＫＥＶＥ
ＮＴ）、およびディスプレイタイミング発生器ラン（Ｄ
ＴＧＲＵＮ）という３つの出力信号を生じさせる。ディ
スプレイ水平および垂直ロックイベント信号は、ディス
プレイ同期装置４１０の選択された動作モードに従って
ディスプレイタイミング発生器４３０をビデオ入力信号
と強制的に同期させるために用いられる。ＤＴＧＲＵＮ
制御信号は、ディスプレイタイミング発生器の同期化の
開始およびディスプレイタイミング発生器を停止させる
ための使用禁止のために用いられる。

【００７４】ディスプレイ同期装置４１０は、４つの基
本的な動作モードをサポートし、ディスプレイタイミン
グ発生器４３０を入力ビデオソースと同期させるための
方法を決定するこれらのモードのうちの１つを選択する
ためにプログラム可能である。サポートされている動作
モードは、以下の通りである：フリーランモード、クロ
ック同期モード、フレーム同期モード、および走査線同
期モード。

【００７５】フリーランモードの説明ディスプレイ同期
装置４１０は、ＭＯＤＥＣＴＲＬ信号に従ってフリーラ
ンモードで動作する。フリーランモードは、フリーラン
ニングのクロックソースに基づいたタイミングを有する
任意の入力ビデオソースから独立してディスプレイタイ
ミングが発生することを許容する能力を供給するので、
ディスプレイ同期装置４１０により供給されるような同
期化はない。このモードは、入力ビデオソースとフォー
マット変換器の入力セレクタ１００との間に置かれたフ
レームバッファによる入力ビデオ速度から、ディスプレ
イフレーム速度を切り離すためにフレームバッファが用
いられるフォーマット変換器システムにおいて用いるた
めのものである。この場合、フレームバッファは、ディ
スプレイ出力フレーム速度に同期させられている速度で
ビデオデータおよび同期化信号を入力セレクタ１００に
供給する。

【００７６】フリーランモードがアクティブであると、
ＤＴＧＲＵＮセレクタ８５０は、ＤＴＧＲＵＮ＿ＣＴＲ
Ｌの機能としてＩＤＴＧＲＵＮの状態を直接制御する。
その後、ＩＤＴＧＲＵＮ信号は、ディスプレイタイミン
グ発生器４３０を使用可能または使用禁止にする目的の
ためにディスプレイクロック（ＤＣＬＫ）と同期してい
る出力ＤＴＧＲＵＮ信号を発生させるために、ＤＴＧＲ
ＵＮ再同期装置８６５により入力クロック領域（ＩＰＣ
ＬＫ）からディスプレイクロック領域（ＤＣＬＫ）へ再
同期させられる。

【００７７】ＤＴＧ＿ＲＵＮ出力信号は、ＤＴＧＲＵＮ
＿ＣＴＲＬ信号から生じる。プログラム可能制御レジス
タがＤＴＧＲＵＮ＿ＣＴＲＬ信号を否定（de-assert）
すると、ＤＴＧＲＵＮ出力信号は、発生しているディス
プレイタイミングからディスプレイタイミング発生器を
使用禁止にすることを否定する。プログラム可能制御レ
ジスタがＤＴＧＲＵＮ＿ＣＴＲＬ入力信号と断定する
と、ＤＴＧＲＵＮ信号は、図１１に示されているよう
に、発生しているディスプレイタイミングを開始すべく
ディスプレイタイミング発生器を使用可能にするように
断定される。

【００７８】さらに、フリーランモードがアクティブで
あると、ディスプレイ同期装置４１０は、ＤＨＬＯＣＫ
ＥＶＥＮＴまたはＤＶＬＯＣＫＥＶＥＮＴ出力信号をア
クティブ状態にしない。したがって、図１１および図１
２の両方に示されているように、このモードのときに
は、ディスプレイ同期装置４１０によるディスプレイビ
デオタイミングの入力ビデオタイミングとの同期化はな
い。

【００７９】クロック同期モードの説明 ディスプレイ同期装置４１０は、ＭＯＤＥＣＴＲＬ信号
に従ってクロック同期モードで動作する。クロック同期
モードがアクティブであると、ＤＴＧＲＵＮゲート８３
５は、ＤＴＧＲＵＮ＿ＣＴＲＬ信号および入力信号ＬＯ
ＣＫＥＶＥＮＴの機能として、信号ＯＴＨＥＲ＿ＤＴＧ
ＲＵＮを生じさせる。信号ＯＴＨＥＲ＿ＤＴＧＲＵＮ
は、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号がアクティブ状
態にされ、次にアクティブパルスがＬＯＣＫＥＶＥＮＴ
入力信号の後に続くまで、非アクティブ状態のままであ
る。一度アクティブ状態になると、ＤＴＧＲＵＮ＿ＣＴ
ＲＬ信号が非アクティブ状態に駆動され、それにより、
さらにＯＴＨＥＲ＿ＤＴＧＲＵＮが非アクティブ状態に
戻るまで、ＯＴＨＥＲ＿ＤＴＧＲＵＮ信号はアクティブ
状態のままである。したがって、ＯＴＨＥＲ＿ＤＴＧＲ
ＵＮは、ＬＯＣＫＥＶＥＮＴと同期したアクティブ状態
へ移り変わり得るだけのＤＴＧＲＵＮ信号の形式であ
る。

【００８０】クロック同期モードがアクティブである
と、ＤＴＧＲＵＮセレクタ８５０は、ＩＤＴＧＲＵＮ信
号用のソースとして、ＯＴＨＥＲ ＤＴＧＲＵＮ信号を
選択することになる。その後、ＩＤＴＧＲＵＮは、ディ
スプレイタイミング発生器４３０を使用可能または使用
禁止にする目的のためにディスプレイクロック（ＤＣＬ
Ｋ）と同期している出力ＤＴＧＲＵＮ信号を発生させる
ために、ＤＴＧＲＵＮ再同期装置８６５によって入力ク
ロック領域（ＩＰＣＬＫ）からディスプレイクロック領
域（ＤＣＬＫ）へ再同期させられる。

【００８１】さらに、クロック同期モードがアクティブ
であると、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号が非アク
ティブ状態からアクティブ状態へ移り、次にアクティブ
パルスがＬＯＣＫＥＶＥＮＴ入力信号上で検出されるま
で、ＤＨＬＯＣＫＬＤゲート８１５は、ＣＬＫＳＹＮＣ
＿ＤＨＬＯＣＫＬＤ信号を非アクティブ状態に保持す
る。これにより、ＤＨＬＯＣＫＬＤゲート８１５は、第
１のＬＯＣＫＥＶＥＮＴパルスをＣＬＫＳＹＮＣ＿ＤＨ
ＬＯＣＫＬＤ信号へ通過させる。次のＬＯＣＫＥＶＥＮ
Ｔパルスは、クロック同期モードがアクティブ状態のま
まである間は、ＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤを生
じさせない。

【００８２】ＭＯＤＥＣＴＲＬがクロック同期モードを
選択すると、ＤＨＬＯＣＫＬＤセレクタ８４０は、ＩＨ
ＬＯＣＫＬＤ信号を通過させ、かつ、駆動するために、
ＣＬＫＳＹＮＣ＿ＤＨＬＯＣＫＬＤ信号を選択する。該
ＩＨＬＯＣＫＬＤ信号は、出力信号ＤＨＬＯＣＫＥＶＥ
ＮＴを発生させるために、ＤＨＬＯＣＫＬＤ再同期装置
８５５により入力クロック領域（ＩＰＣＬＫ）からディ
スプレイクロック領域（ＤＣＬＫ）へ再同期させられ
る。

【００８３】さらに、クロック同期モードがアクティブ
であると、最初にＤＴＧＲＵＮ＿ＣＴＲＬ信号が非アク
ティブ状態からアクティブ状態に移り、次にアクティブ
パルスがＬＯＣＫＥＶＥＮＴ入力信号上で検出されるま
で、ＤＶＬＯＣＫＬＤゲート８３０は、ＣＬＫＳＹＮＣ
＿ＤＶＬＯＣＫＬＤ信号を非アクティブ状態に保持す
る。これにより、ＤＨＬＯＣＫＬＤゲート８３０は、第
１のＬＯＣＫＥＶＥＮＴパルスをＣＬＫＳＹＮＣ＿ＤＶ
ＬＯＣＫＬＤ信号へ通過させる。次のＬＯＣＫＥＶＥＮ
Ｔパルスは、クロック同期モードがアクティブ状態のま
まである間は、ＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤを生
じさせない。

【００８４】ＭＯＤＥＣＴＲＬがクロック同期モードを
選択すると、ＤＶＬＯＣＫＬＤセレクタ８４５は、ＩＶ
ＬＯＣＫＬＤ信号を通過させ、かつ、駆動するために、
ＣＬＫＳＹＮＣ＿ＤＶＬＯＣＫＬＤ信号を選択する。該
ＩＶＬＯＣＫＬＤ信号は、出力信号ＤＶＬＯＣＫＥＶＥ
ＮＴを発生させるために、ＤＶＬＯＣＫＬＤ再同期装置
８６０により入力クロック領域（ＩＰＣＬＫ）からディ
スプレイクロック領域（ＤＣＬＫ）へ再同期させられ
る。

【００８５】クロック同期モードは、開始において最初
に入力ビデオタイミング内でディスプレイビデオタイミ
ングをロックイベントに強制的に同期させるための手段
を提供するが、一度開始されるとディスプレイビデオタ
イミングをフリーランさせることを可能にする。クロッ
ク同期モードは、結果として生じるディスプレイフレー
ムタイミングが入力ビデオタイミングと正確に整合する
ような周波数合成位相ロックループを用いてディスプレ
イメインクロックが合成されるフォーマット変換器シス
テムのために有用である。したがって、ディスプレイフ
レームタイミングは、開始において最初に入力ビデオフ
レームと同期させられ、ディスプレイクロック位相ロッ
クループは、その位置からフレーム同期を維持する。

【００８６】クロック同期モードに対する明確な補足
は、クロック同期モードをリスタートさせる、またはフ
レーム同期モード（より詳細に後述されている）に切り
替えることによって再同期化を開始する目的のために、
ディスプレイクロック位相ロックループにおけるロック
の損失またはディスプレイタイミング位相ロックに対す
る入力ビデオタイミングの損失を検出するための能力で
ある。

【００８７】走査線同期およびフレーム同期モードの説
明 ディスプレイ同期装置４１０は、ＭＯＤＥＣＴＲＬ信号
に従って走査線同期モードまたはフレーム同期モードの
いずれか１つにおいて動作する。図１３に示されるよう
に、走査線同期モードまたはフレーム同期モードのうち
いずれかがアクティブであると、この明細書中で詳細に
前述されたように、ＤＴＧＲＵＮ出力信号は、クロック
同期モードと同一の方法で発生する。さらに、ＤＨＬＯ
ＣＫＬＤセレクタ８４０は、入力信号ＬＯＣＫＥＶＥＮ
Ｔで検出された任意のアクティブパルスをＩＨＬＯＣＫ
ＬＤ信号およびＩＶＬＯＣＫＬＤ信号へ通過させる。そ
の後、図１４に示されるように、該ＩＨＬＯＣＫＬＤ信
号およびＩＶＬＯＣＫＬＤ信号は、出力信号ＤＨＬＯＣ
ＫＥＶＥＮＴおよびＤＶＬＯＣＫＥＶＥＮＴを発生させ
るために、ＤＨＬＯＣＫＬＤ再同期装置８５５およびＤ
ＶＬＯＣＫＬＤ再同期装置８６０それぞれにより、入力
クロック領域（ＩＰＣＬＫ）からディスプレイクロック
領域（ＤＣＬＫ）へ再同期させられる。

【００８８】さらに、走査線同期モードがアクティブで
あると、ディスプレイ同期装置４１０は、結果として生
じる出力走査線速度が入力ビデオクロックにおける任意
の変化に従うように、入力ビデオメインクロックからデ
ィスプレイ走査線速度を合成する。したがって、ディス
プレイ走査線速度は入力走査線速度における任意の変化
に従う。走査線同期モードは、入力ビデオメインクロッ
クが、各々の入力ビデオ走査線周期のための入力メイン
クロック（ＩＰＣＬＫ）周期の一定の整数番号が存在す
るような走査線ロッククロックであるという想定で動作
する。

【００８９】ディスプレイ走査線速度は、プログラム可
能制御レジスタにおいて速度制御ワード（ＩＮＣＲＥＭ
ＥＮＴ）に従って制御される。制御ワードは、加算器８
１０への入力として用いられる断片的な（fractional）
２進値を供給する。加算器の出力は、ロックロードイベ
ントが生じる度に０にリセットされるアキュムレータレ
ジスタ８２５を駆動する。加算器８１０は、各々の入力
メインクロック（ＩＰＣＬＫ）サイクルを有する速度制
御ワードレジスタ（ＩＮＣＲＥＭＥＮＴ）に含まれてい
る値だけ、アキュムレータレジスタ８２５の内容を増加
させる。

【００９０】図１５に示されているように、加算器アキ
ュムレータが加算からキャリーアウト（carry out）
（ＣＡＲＲＹ＿ＯＵＴ）を発生させるためにオーバーフ
ローすると、キャリーアウトレジスタ８２０は、ＩＨＬ
ＯＣＫＬＤを駆動するためにＤＨＬＯＣＫＬＤセレクタ
８４０へ伝搬されるＬＩＮＥＳＹＮＣ＿ＤＨＬＯＣＫＬ
Ｄ信号上にパルスを生成する。その後、ＩＨＬＯＣＫＬ
Ｄ信号は、出力信号ＤＨＬＯＣＫＥＶＥＮＴを発生させ
るために、ＤＨＬＯＣＫＬＤ再同期装置８５５により入
力クロック領域（ＩＰＣＬＫ）からディスプレイクロッ
ク領域（ＤＣＬＫ）へ再同期させられる。結果として生
じるＤＨＬＯＣＫＥＶＥＮＴ出力信号のパルスは、ディ
スプレイ走査線の水平帰線消去周期内に、所定の水平タ
イミング状態までディスプレイタイミング発生器をロー
ドさせる。

【００９１】したがって、走査線同期モードは、入力ビ
デオメインクロックにおける任意の変化（variation）
に従い、それにより入力ビデオ走査線速度における任意
の変化に従うディスプレイ走査線速度に帰着している入
力ビデオメインクロックの断片的倍数として制御される
ディスプレイ走査線速度を生成するための手段を提供す
る。さらに、走査線同期モードは、フレーム毎に基づい
てディスプレイビデオタイミングをロックイベントと強
制的に同期させるための装置および手段を提供する。走
査線同期モードは、ディスプレイメインクロックが、フ
リーランニングであるか、または結果として生じるディ
スプレイフレーム周期が入力ビデオフレーム周期と類似
しているような周波数合成位相ロックループを用いて合
成されているかのいずれかであるフォーマット変換シス
テムのために有用である。走査線同期モードにおいて、
ディスプレイ装置がロックイベントの結果として過渡電
流をディスプレイタイミングに適応させることができる
場合には、ディスプレイ同期装置４１０が強制的にディ
スプレイフレームを入力フレームにロックされたままの
状態にするので、ディスプレイフレーム周期は入力フレ
ーム周期と同一である必要はない。

【００９２】フレーム同期モードは、フレーム毎に基づ
いてディスプレイビデオデタイミングを強制的にロック
イベントと同期させるための手段を提供する。フレーム
同期モードは、ディスプレイメインクロックがフリーラ
ンニングであるか、または結果として生じるディスプレ
イフレーム周期が入力ビデオフレーム周期と類似してい
るような周波数合成位相ロックループを用いて合成され
ているかのいずれかであるフォーマット変換システムの
ために有用である。フレーム同期モードにおいて、ディ
スプレイ装置がロックイベントの結果として過渡電流を
ディスプレイタイミングに適応させることができる場合
には、ディスプレイ同期装置４１０が強制的にディスプ
レイフレームを入力フレームにロックされたままの状態
にするので、ディスプレイフレーム周期は入力フレーム
周期と同一である必要はない。

【００９３】＜ディスプレイタイミング発生器の説明＞
図３に示されているディスプレイタイミング発生器３３
０は、図９に示されている水平制御装置および図１０に
示されている垂直制御装置とを具備している。水平制御
装置は、ディスプレイクロックＤＣＬＫと同期して動作
し、ディスプレイ装置およびフォーマット変換器データ
出力を制御するために、同期化信号を発生させる。さら
に、水平制御装置は、あるディスプレイ走査線から次の
ディスプレイ走査線への移り変わりを示すために、ＤＨ
ＥＯＬ信号を垂直制御装置へ供給する。垂直制御装置
は、ＤＶＳＹＮＣ出力信号の存続時間を決定するため
に、ＤＨＥＯＬを用いてディスプレイ走査線を計数し、
さらに、ＤＥＮ信号を発生させるために水平制御装置に
より用いられるＤＶＥＲＴＤＥＮ信号を発生させる。

【００９４】＜ディスプレイ水平制御装置の説明＞水平
カウンタ９００はＤＣＬＫ周期を計算する。ＤＴＧＲＵ
Ｎ入力信号が非アクティブである場合には、カウンタは
使用禁止であり、初期値に保持されている。ＤＴＧＲＵ
Ｎ入力信号がアクティブである場合には、カウンタは動
作することを可能にされている。さらに、カウンタは、
ＤＨＴＯＴＡＬ ＧＥＮ回路９６０により発生するディ
スプレイの走査線の水平端信号ＤＨＥＯＬにより制御さ
れる。ＤＨＥＯＬは、水平カウンタをディスプレイ走査
線の開始へリセットするために、各々の水平走査線の端
で生じるアクティブパルスである。さらに、カウンタ
は、ディスプレイ同期装置４１０から入力されるＤＨＬ
ＯＣＫＥＶＥＮＴ信号により制御される。ＤＨＬＯＣＫ
ＥＶＥＮＴは、プログラム可能な値ＤＨＬＯＣＫＬＤに
従ってカウンタをディスプレイ水平走査線位置にセット
するＤＨＬＯＣＫＬＤ値を、カウンタにロードさせる。

【００９５】水平カウンタ９００出力は、一連の比較回
路９２０，９３０，９４０，９５０と接続されている。
各々の比較回路は、計数値（ＤＨＯＲＺＣＯＵＮＴ）
が、該計数値が比較されている基準値と大小において等
しい場合には、比較出力信号にアクティブパルスを発生
させる。比較のために用いられる基準値は、プログラム
可能制御レジスタ９１０に記憶されている。該制御レジ
スタ９１０は、マイクロコントローラのインタフェース
（ＰＲＯＧＩＦ）によりプログラム可能である。基準比
較値は、水平制御装置に出力信号の状態への変化を生じ
させるべきイベントを定義するために用いられる。

【００９６】水平制御装置により制御される水平ディス
プレイ走査線のための動作のシーケンスは以下の通りで
ある：初期化の際に、水平基準比較値は、所定の値にセ
ットされるか、または所望のディスプレイ出力フォーマ
ットに対応する所定の値を有する外部のマイクロコント
ローラ１５０によりロードされ得る。さらに、初期化の
際は、ＤＴＧＲＵＮ信号が非アクティブ状態であり、こ
のことは、ＤＨＴＯＴＡＬ ＧＥＮ９６０，ＤＨＳＹＮ
Ｃ ＧＥＮ９７０，およびＤＥＮ ＧＥＮ９８０回路に、
水平制御装置出力ＤＨＥＯＬ，ＤＨＳＹＮＣ，およびＤ
ＥＮを非アクティブ状態に強制的に保持させる。

【００９７】ＤＴＧＲＵＮ入力信号がアクティブに駆動
されているとき、水平カウンタ９００は、各々のＤＣＬ
Ｋサイクルにより増加し始める。ＤＨＳＹＮＣＧＥＮ９
７０回路は、ＤＴＧＲＵＮ入力信号の非アクティブから
アクティブへの移り変わりを検出し、ＤＨＳＹＮＣ出力
信号にアクティブ状態を生じさせる。各々のＤＣＬＫパ
ルスは、水平カウンタ９００を１だけ増加させる。ＤＨ
ＯＲＺＣＯＵＮＴがＤＨＳＹＮＣＳＴＯＰ値と等しいと
きには、比較器９３０は、ＤＨＳＹＮＣＧＥＮ回路９７
０に出力信号パルスを発生させ、このことが、ＤＨＳＹ
ＮＣ出力信号を非アクティブ状態にする。水平カウンタ
は増加し続ける。

【００９８】ＤＨＯＲＺＣＯＵＮＴがＤＨＤＥＮＳＴＡ
ＲＴ値と等しい場合には、比較器９４０が出力パルスを
発生させる。ＤＶＥＲＴＤＥＮ信号がアクティブである
間に比較器９４０の出力パルスが生じた場合は、ＤＥＮ
ＧＥＮ回路９８０はＤＥＮ信号をアクティブ状態にす
る。水平カウンタ９００は増加し続け、ＤＨＯＲＺＣＯ
ＵＮＴがＤＨＤＥＮＳＴＯＰ値と等しいときには、比較
器９５０がＤＥＮ ＧＥＮ回路にＤＥＮ出力信号を非ア
クティブ状態にさせる出力パルスを生じさせる。水平カ
ウンタ９００は増加し続け、ＤＨＯＲＺＣＯＵＮＴがＤ
ＨＴＯＴＡＬ値と等しいときには、比較器９２０がＤＨ
ＴＯＴＡＬ ＧＥＮ回路９６０にＤＨＥＯＬ信号のアク
ティブ出力パルスを生じさせる出力パルスを生じさせ
る。アクティブＤＨＥＯＬパルスは、水平カウンタ９０
０を開始値へリセットさせる。さらに、アクティブＤＨ
ＥＯＬパルスは、ＤＨＳＹＮＣ ＧＥＮ回路９７０にＤ
ＨＳＹＮＣ出力信号をアクティブ状態にさせる。

【００９９】垂直制御装置は、ＤＨＬＯＣＫＥＶＥＮＴ
入力信号の任意のアクティブパルスと同期することにな
る。アクティブＤＨＬＯＣＫＥＶＥＮＴ入力信号は、水
平カウンタ９００にプログラム可能なＤＨＬＯＣＫＬＤ
値をロードさせる。ＤＨＬＯＣＫＥＶＥＮＴは、（１）
ＤＨＴＯＴＡＬ ＧＥＮ９６０に強制的にＤＨＥＯＬ出
力を非アクティブ状態にさせ、（２）ＤＨＳＹＮＣ Ｇ
ＥＮ９７０に強制的にＤＨＳＹＮＣ出力を非アクティブ
状態にさせ、かつ、（３）ＤＥＮ ＧＥＮ ＣＴＴ９８０
に強制的にＤＥＮ信号を非アクティブ状態にさせる。

【０１００】＜ディスプレイ垂直制御装置の説明＞垂直
カウンタ１０００は、水平制御装置により発生したＤＨ
ＥＯＬ信号上のアクティブパルスを計数することによ
り、走査線を計数する。ＤＴＧＲＵＮ入力信号が非アク
ティブの場合には、垂直カウンタ１０００は使用禁止で
あり、初期値に保持されている。ＤＴＧＲＵＮ入力信号
がアクティブである場合には、垂直カウンタは動作する
ことを可能にされている。さらに、垂直カウンタ１００
０は、ＤＶＴＯＴＡＬ ＧＥＮ回路１０６０により発生
するディスプレイのフレームの垂直端信号ＤＶＥＯＦに
より制御される。ＤＶＥＯＦは、垂直カウンタをディス
プレイフレームの開始へリセットするために、各々のデ
ィスプレイフレームの端で生じるアクティブパルスであ
る。さらに、カウンタは、ディスプレイ同期装置４１０
から入力されるＤＶＬＯＣＫＥＶＥＮＴ信号により制御
される。ＤＶＬＯＣＫＥＶＥＮＴは、プログラム可能な
値ＤＶＬＯＣＫＬＤに従ってカウンタをディスプレイ垂
直走査線位置にセットするＤＶＬＯＣＫＬＤ値を、垂直
カウンタにロードさせる。

【０１０１】垂直カウンタ１０００出力は、一連の比較
回路１０２０，１０３０，１０４０，１０５０と接続さ
れている。各々の比較回路は、計数値（ＤＶＥＲＴＣＯ
ＵＮＴ）が、該計数値が比較されている基準値と大小に
おいて等しい場合には、比較出力信号にアクティブパル
スを発生させる。比較のために用いられる基準値は、プ
ログラム可能制御レジスタ１０１０に記憶されている。
該制御レジスタ１０１０は、マイクロコントローラのイ
ンタフェース（ＰＲＯＧＩＦ）によりプログラム可能で
ある。基準比較値は、垂直制御装置に出力信号の状態に
対して変化を生じさせるべきイベントを定義するために
用いられる。

【０１０２】垂直制御装置により制御されるディスプレ
イフレームのための動作のシーケンスは以下の通りであ
る：初期化の際に、垂直基準比較値は、所定の値にセッ
トされるか、または所望のディスプレイ出力フォーマッ
トに対応する所定の値を有する外部のマイクロコントロ
ーラ１５０によりロードされ得る。さらに、初期化の際
は、ＤＴＧＲＵＮ信号が非アクティブ状態であり、この
ことは、ＤＶＴＯＴＡＬ ＧＥＮ１０６０，ＤＶＳＹＮ
Ｃ ＧＥＮ１０７０，およびＤＶＥＲＴＤＥＮ ＧＥＮ１
０８０回路に、垂直制御装置出力ＤＶＥＯＦ，ＤＶＳＹ
ＮＣ，およびＤＶＥＲＴＤＥＮを非アクティブ状態に強
制的に保持させる。

【０１０３】ＤＴＧＲＵＮ入力信号がアクティブに駆動
されているとき、垂直カウンタ１０００は、各々のＤＨ
ＥＯＬパルスにより増加し始める。ＤＶＳＹＮＣＧＥＮ
１０７０回路は、ＤＴＧＲＵＮ入力信号の非アクティブ
からアクティブへの移り変わりを検出し、ＤＶＳＹＮＣ
出力信号にアクティブ状態を生じさせる。各々のＤＨＥ
ＯＬパルスは、垂直カウンタ１０００を１だけ増加させ
る。ＤＶＥＲＴＣＯＵＮＴがＤＶＳＹＮＣＳＴＯＰ値と
等しいときには、比較器１０３０は、ＤＶＳＹＮＣＧＥ
Ｎ回路１０７０に出力信号パルスを発生させ、このこと
が、ＤＶＳＹＮＣ出力信号を非アクティブ状態にする。
垂直カウンタは増加し続ける。

【０１０４】ＤＶＥＲＴＣＯＵＮＴがＤＶＤＥＮＳＴＡ
ＲＴ値と等しいときには、ＤＶＥＲＴＤＥＮ ＧＥＮ回
路にＤＶＥＲＴＤＥＮ信号をアクティブ状態にさせる出
力パルスを比較器１０４０が発生させる。垂直カウンタ
１０００は増加し続け、ＤＶＥＲＴＣＯＵＮＴがＤＶＤ
ＥＮＳＴＯＰ値と等しい場合には、比較器１０５０がＤ
ＶＥＲＴＤＥＮ ＧＥＮ回路１０８０にＤＥＮ出力信号
を非アクティブ状態にさせる出力パルスを生じさせる。
垂直カウンタは増加し続け、ＤＶＥＲＴＣＯＵＮＴがＤ
ＶＴＯＴＡＬ値と等しい場合には、比較器１０２０がＤ
ＶＴＯＴＡＬＧＥＮ回路１０６０にＤＶＥＯＦ信号のア
クティブ出力パルスを生じさせる出力パルスを生じさせ
る。アクティブＤＶＥＯＦパルスは、水平カウンタ１０
００を開始値へリセットさせる。さらに、アクティブＤ
ＶＥＯＦパルスは、ＤＶＳＹＮＣ ＧＥＮ回路にＤＶＳ
ＹＮＣ出力信号をアクティブ状態にさせる。

【０１０５】垂直制御装置は、ＤＶＬＯＣＫＥＶＥＮＴ
入力信号の任意のアクティブパルスと同期することにな
る。アクティブＤＶＬＯＣＫＥＶＥＮＴ入力信号は、垂
直カウンタ１０００にプログラム可能なＤＶＬＯＣＫＬ
Ｄ値をロードさせる。ＤＶＬＯＣＫＥＶＥＮＴは、
（１）ＤＶＴＯＴＡＬ ＧＥＮ１０６０に強制的にＤＶ
ＥＯＦ出力を非アクティブ状態にさせ、（２）ＤＶＳＹ
ＮＣ ＧＥＮ１０７０に強制的にＤＶＳＹＮＣ出力を非
アクティブ状態にさせ、かつ、（３）ＤＶＥＲＴＤＥＮ
ＧＥＮ ＣＴＴ１０８０に強制的にＤＶＥＲＴＤＥＮ信
号を非アクティブ状態にさせる。

【０１０６】＜物質的な導入（implementation）の説明
＞上述された装置および方法は、別個の集積回路、メモ
リ、フィールドプログラム可能なゲートアレイ、または
他のすぐ入手できる電子部品により提供され得る。しか
しながら、好ましい実施形態は、図７に示されている、
ディスプレイクロック合成ＰＬＬｓ７３０と７４０、お
よびフリーランニング発振器７１０を除いては、実施形
態の一部として説明された全ての機能を含んでいる単一
の集積回路である。ディスプレイクロック合成ＰＬＬｓ
は、ＩＣＩ１５２２およびＩＣＤ２０６１のような”す
ぐ入手できる”装置により提供され、フリーランニング
発振器は、単一クロック出力を備えたすぐ入手できる発
振器により提供される。

【０１０７】本発明の他の実施形態および修正が、この
明細書に添付されている請求の範囲において説明されて
いる領域および範囲から逸脱することなく可能である。

【図面の簡単な説明】

【図１】 本発明による、フォーマット変換を備えたマ
ルチ同期（multi-sync）形式の離散的ピクセルディスプ
レイ装置のブロック図である。

【図２】 本発明による、フォーマット変換を備えたマ
ルチ同期ＣＲＴ装置のブロック図である。

【図３】 本発明によるフォーマット変換器のブロック
図である。

【図４】 好ましい実施形態によるフォーマット変換器
のディスプレイタイミング制御装置のブロック図であ
る。

【図５】 好ましい実施形態による入力セレクタのブロ
ック図である。

【図６】 好ましい実施形態によるロックイベント発生
器のブロック図である。

【図７】 好ましい実施形態によるディスプレイクロッ
ク発生器のブロック図である。

【図８】 好ましい実施形態によるディスプレイ同期装
置のブロック図である。

【図９】 好ましい実施形態によるディスプレイタイミ
ング発生器の水平制御装置のブロック図である。

【図１０】 好ましい実施形態によるディスプレイタイ
ミング発生器の垂直制御装置のブロック図である。

【図１１】 本発明による、フリーランモードのディス
プレイタイミングの開始を示すタイミングチャートであ
る。

【図１２】 本発明による、入力ロックイベントの間の
フリーランモードのディスプレイタイミングの開始を示
すタイミングチャートである。

【図１３】 本発明による、フレームロックモード用
の、または走査線同期モード用のディスプレイタイミン
グの発生開始を示すタイミングチャートである。

【図１４】 本発明による、フレームロックモード用
の、または走査線同期モード用のロックイベントタイミ
ングを示すタイミングチャートである。

【図１５】 本発明による、走査線同期モードの走査線
タイミングの表示終了を示すタイミングチャートであ
る。

【符号の説明】

１００ 入力セレクタ １１０ フォーマット変換器 １２０ ビデオデコーダ １３０ ビデオ入力インタフェース １４０ フラットパネルディスプレイ １５０ マイクロコントローラ １５５ ビデオＤ／Ａ変換器 １６０ ＣＲＴディスプレイ ３００ メモリ書き込み制御装置 ３１０ メモリ ３２０ ディスプレイプロセッサ ３３０ ディスプレイタイミング制御装置 ４００ ロックイベント検出器 ４１０ ディスプレイ同期装置 ４２０ ディスプレイクロック発生器 ４３０ ディスプレイタイミング発生器 ５００ プログラム可能制御レジスタ ５０５ 補間回路 ５１０ 色空間変換器 ５１５，５２５，５３０，５４０，５５０，５６０ セ
レクタ ５２０，５３５，５４５，５５５ 記憶要素 ６１０ 水平ピクセルイベントカウンタ ６２０ 水平ピクセルイベント比較器 ６３０ プログラム可能制御レジスタ ６４０ 垂直走査線イベントカウンタ ６５０ 垂直走査線イベント比較器 ６６０ ロックイベント発生器回路 ６７０ ロックイベントセレクタ ７１０ フリーランニング発振器ソース ７２０ プログラム可能制御レジスタ ７３０，７４０ 周波数合成位相ロックループ ７５０ クロックセレクタ ８０５ プログラム可能制御レジスタ ８１０ 加算器 ８１５ ディスプレイ水平ロックロードゲート ８２０ 加算器搭載出力レジスタ ８２５ アキュムレートレジスタ ８３０ ディスプレイ垂直ロックロードゲート ８３５ ディスプレイタイミング発生器ランイネーブル
ゲート ８４０ ディスプレイ水平ロックロードセレクタ ８４５ ディスプレイ垂直ロックロードセレクタ ８５０ ディスプレイタイミング発生器ランセレクタ ８５５ ディスプレイ水平ロックロード再同期装置 ８６０ ディスプレイ垂直ロックロード再同期装置 ８６５ ディスプレイタイミング発生器ラン再同期装置 ９００ 水平カウンタ ９１０ プログラム可能制御レジスタ ９２０，９３０，９４０，９５０ 比較回路 ９６０ ＤＨＴＯＴＡＬ ＧＥＮ回路 ９７０ ＤＨＳＹＮＣ ＧＥＮ回路 ９８０ ＤＥＮ ＧＥＮ回路 １０００ 垂直カウンタ １０１０ プログラム可能制御レジスタ １０２０，１０３０，１０４０，１０５０ 比較回路 １０６０ ＤＶＴＯＴＡＬ ＧＥＮ回路 １０７０ ＤＶＳＹＮＣ ＧＥＮ回路 １０８０ ＤＶＥＲＴＤＥＮ ＧＥＮ回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１の可視ディスプレイ解像度、ピクセ
   ル速度および走査線速度を特徴とするディジタルビデオ
   入力信号を受信し、かつ、それに応じて第２の可視ディ
   スプレイ解像度、ピクセル速度および走査線速度を特徴
   とする、ディスプレイで見るためのディジタルビデオ出
   力信号を発生させるフォーマット変換器であって、 前記第１および第２の可視ディスプレイ解像度、ピクセ
   ル速度および走査線速度を表す動作モード情報を受信す
   るプログラミングインタフェース手段と、 前記ディジタルビデオ入力信号を記憶するメモリ手段
   と、 前記メモリ手段から前記ディジタルビデオ入力信号を引
   き出し、該ディジタルビデオ入力信号を選択的に非飛越
   し走査（de-interlace）し、フィルタリングし、および
   スケーリングするとともに、それに応じて前記ディジタ
   ルビデオ出力信号を発生させるディスプレイプロセッサ
   手段と、 前記プログラミングインタフェース手段により受信され
   た前記動作モード情報に基づく前記ディジタルビデオ入
   力信号から同期化および制御情報を得るとともに、それ
   に応じて前記第２の可視ディスプレイ解像度、ピクセル
   速度および走査線速度でディスプレイ用の前記ディジタ
   ルビデオ出力信号を発生させる前記ディスプレイプロセ
   ッサ手段の動作を制御するディスプレイタイミング制御
   装置手段とを具備することを特徴とするフォーマット変
   換器。
2. 【請求項２】 前記ディスプレイタイミング制御装置
   は、 ディスプレイメインクロック信号を発生させるクロック
   発生手段と、 前記ディジタルビデオ入力信号の各々のフレームの所定
   の時刻でロックイベント（lock event）信号を発生させ
   るロックイベント制御装置と、 前記ロックイベント信号と前記動作モード情報とに基づ
   いて前記ディジタルビデオ入力信号と前記ディジタルビ
   デオ出力信号との間の同期化を制御するために、ディス
   プレイ水平ロックイベント信号とディスプレイ垂直ロッ
   クイベント信号とを発生させるディスプレイ同期化手段
   と、 前記動作モード情報により前記ディスプレイプロセッサ
   手段を制御するために前記水平ロックイベント信号およ
   び垂直ロックイベント信号と同期させられたタイミング
   信号を発生させるディスプレイタイミング発生手段とを
   さらに具備することを特徴とする請求項１記載のフォー
   マット変換器。
3. 【請求項３】 前記クロック発生手段は、 前記ディジタル入力ビデオ信号と同期させられていない
   フリーランニング（free running）クロック信号を発生
   させるフリーランニングクロックと、 前記ディジタル入力ビデオ信号から得られる入力クロッ
   ク信号を受信し、かつ、それに応じて前記入力信号クロ
   ック信号の比率倍数である合成されたクロック信号を発
   生させる位相ロックループ手段と、 前記フリーランニングクロック信号または前記合成され
   たクロック信号のうちのいずれかを、ディスプレイメイ
   ンクロック信号として出力用に選択するクロックセレク
   タとをさらに具備することを特徴とする請求項２記載の
   フォーマット変換器。
4. 【請求項４】 前記ロックイベント制御装置は、 前記動作モード情報に基づいて、所定の水平ロックイベ
   ント値および所定の垂直ロックイベント値を発生させる
   プログラム可能制御レジスタと、 前記ディジタル入力信号ビデオ信号の水平同期パルスの
   連続の各々に対して前記入力クロック信号の連続するサ
   イクルを計数し、かつ、それに応じて水平ピクセル計数
   値を発生させる水平ピクセルイベントカウンタと、 前記水平ピクセル計数値を前記所定の水平ロックイベン
   ト値と比較し、かつ、該水平ピクセル計数値が前記所定
   の水平ロックイベント値と等しい場合に水平ロックイベ
   ントパルスを発生させる水平ピクセルイベント比較器
   と、 前記ディジタル入力信号ビデオ信号の垂直同期パルスの
   連続に対して前記水平同期パルスの連続するパルスを計
   数し、かつ、それに応じて垂直走査線計数値を発生させ
   る垂直走査線カウンタと、 前記垂直走査線計数値を前記所定の垂直ロックイベント
   値と比較し、かつ、該垂直走査線計数値が前記所定の垂
   直ロックイベント値と等しい場合に垂直ロックイベント
   パルスを発生させる垂直走査線イベント比較器と、 前記水平ロックイベント値と垂直ロックイベント値とが
   一致する場合にロックイベントパルスを発生させるロッ
   クイベント発生器と、 前記動作モードに基づいたロックイベント信号としての
   出力用に、前記ディジタル入力ビデオ信号や前記入力ク
   ロック信号から得られるフレーム同期信号、または前記
   ロックイベントパルスのいずれか１つを選択するロック
   イベントセレクタとをさらに具備することを特徴とする
   請求項３記載のフォーマット変換器。
5. 【請求項５】 前記ディスプレイ同期装置は、前記入力
   クロック信号、前記ディスプレイメインクロック信号、
   前記ロックイベント信号、および前記動作モード情報を
   受信し、かつ、それに応じて、前記水平ロックイベント
   信号および垂直ロックイベント信号とランイネーブル信
   号とを発生させる回路をさらに具備し、（ｉ）前記動作
   モード情報がフリーラン動作モードを示しているイベン
   トにおいて、前記ディジタル入力ビデオ信号と前記ディ
   ジタル出力ビデオ信号との間に同期化がないように、か
   つ、前記ディスプレイタイミング発生器を使用可能また
   は使用禁止にするために前記ランイネーブル信号が前記
   ディスプレイメインクロック信号と同期させられるよう
   に、ディスプレイ水平ロックイベント信号およびディス
   プレイ垂直ロックイベント信号が抑制され、（ii）前記
   動作モードがクロック同期の動作モードを示しているイ
   ベントにおいて、前記ディスプレイ水平ロックイベント
   信号およびディスプレイ垂直ロックイベント信号は、開
   始時において最初に前記ロックイベント信号に同期させ
   られ、かつ、前記ランイネーブル信号は、後で前記ディ
   スプレイタイミング発生器を使用可能または使用禁止に
   する前記ディスプレイメインクロック信号と同期させら
   れており、（iii）前記動作モードがフレーム同期の動
   作モードを示しているイベントにおいて、前記ディスプ
   レイ水平ロックイベント信号およびディスプレイ垂直ロ
   ックイベント信号は、フレーム毎のディジタル入力ビデ
   オ信号に基づいて、前記ロックイベント信号に同期させ
   られ、かつ、前記ランイネーブル信号は、前記ディスプ
   レイタイミング発生器を使用可能または使用禁止にする
   ために前記ディスプレイメインクロック信号と同期させ
   られており、（iv）前記動作モードが走査線同期の動作
   モードを示しているイベントにおいて、前記ディスプレ
   イ水平ロックイベント信号およびディスプレイ垂直ロッ
   クイベント信号は、走査線毎またはフレーム毎のディジ
   タル入力ビデオ信号に基づいて、前記ロックイベント信
   号に同期させられ、かつ、前記ランイネーブル信号は、
   前記ディスプレイタイミング発生器を使用可能または使
   用禁止にするために前記ディスプレイメインクロック信
   号と同期させられることを特徴とする請求項４記載のフ
   ォーマット変換器。
6. 【請求項６】 前記ディスプレイタイミング発生器は、 前記ディスプレイメインクロック信号、前記動作モード
   情報、前記水平ロックイベント信号、および前記ランイ
   ネーブルを受信し、かつ、それに応じて、前記ディジタ
   ル出力ビデオ信号の連続走査線間の移行を示すフレーム
   の水平端信号、前記ディスプレイを駆動するディスプレ
   イ水平同期信号、および前記ディスプレイを使用可能に
   する出力イネーブル信号を発生させる水平制御装置と、 前記ディスプレイメインクロック信号、前記動作モード
   情報、前記垂直ロックイベント信号、前記ランイネーブ
   ル、および前記フレームの水平端信号を受信し、かつ、
   それに応じて、前記ディスプレイを駆動するディスプレ
   イ垂直同期信号と、前記出力イネーブル信号の発生に関
   連して前記水平制御装置に適用するディスプレイ垂直イ
   ネーブル信号とを発生させる垂直制御装置とをさらに具
   備することを特徴とする請求項５記載のフォーマット変
   換器。
7. 【請求項７】 前記ディジタル入力ビデオ信号は飛越し
   走査信号であり、前記ディジタル出力ビデオ信号は順次
   走査信号であることを特徴とする請求項１記載のフォー
   マット変換器。
8. 【請求項８】 前記ディジタル入力ビデオ信号は順次走
   査信号であり、前記ディジタル出力ビデオ信号もまた順
   次走査信号であることを特徴とする請求項１記載のフォ
   ーマット変換器。
9. 【請求項９】 ディジタルビデオ入力信号に基づいて同
   期化および制御情報を得るとともに、それに応じて前記
   入力ディジタルビデオ信号のものとは異なる可視ディス
   プレイ解像度、ピクセル速度および走査線速度でディス
   プレイ用のディジタルビデオ出力信号を発生させるディ
   スプレイプロセッサの動作を制御するディスプレイタイ
   ミング制御装置であって、 ディスプレイメインクロック信号を発生させるクロック
   発生手段と、 前記ディジタルビデオ入力信号の各々のフレームの所定
   の時刻にロックイベント信号を発生させるロックイベン
   ト制御装置と、 前記ロックイベント信号に基づいて前記ディジタルビデ
   オ入力信号と前記ディジタルビデオ出力信号との間の同
   期化を制御するために、ディスプレイ水平ロックイベン
   ト信号およびディスプレイ垂直ロックイベント信号を発
   生させるディスプレイ同期化手段と、 前記可視ディスプレイ解像度、ピクセル速度、および走
   査線速度で前記ディスプレイ用の前記ディジタルビデオ
   出力信号を発生させるべく前記ディスプレイプロセッサ
   を制御するために前記水平ロックイベント信号および垂
   直ロックイベント信号と同期させられたタイミング信号
   を発生させるディスプレイタイミング発生手段とを具備
   することを特徴とするディスプレイタイミング制御装
   置。