KR100510550B1 - 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치 - Google Patents

수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치 Download PDF

Info

Publication number
KR100510550B1
KR100510550B1 KR10-2003-0067431A KR20030067431A KR100510550B1 KR 100510550 B1 KR100510550 B1 KR 100510550B1 KR 20030067431 A KR20030067431 A KR 20030067431A KR 100510550 B1 KR100510550 B1 KR 100510550B1
Authority
KR
South Korea
Prior art keywords
output
image frame
clock signal
vertical
input
Prior art date
Application number
KR10-2003-0067431A
Other languages
English (en)
Other versions
KR20050031206A (ko
Inventor
박용철
천이우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0067431A priority Critical patent/KR100510550B1/ko
Priority to TW093129179A priority patent/TWI249353B/zh
Priority to US10/952,395 priority patent/US20050078126A1/en
Priority to FR0410262A priority patent/FR2860376B1/fr
Publication of KR20050031206A publication Critical patent/KR20050031206A/ko
Application granted granted Critical
Publication of KR100510550B1 publication Critical patent/KR100510550B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4023—Scaling of whole images or parts thereof, e.g. expanding or contracting based on decimating pixels or lines of pixels; based on inserting pixels or lines of pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/222—Studio circuitry; Studio devices; Studio equipment
    • H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
    • H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Image Processing (AREA)
  • Television Systems (AREA)

Abstract

입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일러 및 스케일링 방법이 개시된다. 상기 업스케일러는 출력 클락신호를 발생하는 타이밍 제너레이터 및 상기 출력 클락에 응답하여 복사된 다수개의 픽셀데이터를 출력하는 샘플링 주파수 변환기를 구비한다. 상기 타이밍 제너레이터는 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간 및 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간이 동일하게 될 수 있도록 상기 출력 클락신호를 발생한다. 상기 샘플링 주파수 변환기는 입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력한다.

Description

수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치{Method and apparatus for scaling an image in both horizontal and vertical directions}
본 발명은 영상의 스케일링 장치 및 방법에 관한 것으로, 보다 상세하게는 입력 영상 프레임의 수직 액티브 구간의 시간과 업스케일된 출력 영상 프레임의 수직 액티브 구간의 시간이 동일하게 될 수 있도록 출력 클럭신호를 발생하여 프레임 버퍼를 사용하지 않고 영상을 스케일링하는 방법 및 장치에 관한 것이다.
영상 스케일링이란 입력 영상의 종횡비(aspect ratio)를 유지하지 않고 사용자가 필요로 하는 소정의 크기를 갖는 출력 영상을 만들어 내는 것이다. 일반적으로 영상 스케일링을 수행하는 스케일러(scaler)는 프레임 버퍼(frame buffer)를 구비하며, 상기 스케일러는 해당 프레임의 데이터를 상기 프레임 버퍼에 저장해 놓았다가 필요한 시점에서 상기 프레임 버퍼에 저장된 상기 해당 프레임의 데이터를 독출하는 방법을 사용한다.
따라서 상기 스케일러는 프레임 버퍼를 구비하여야 하므로 상기 스케일러를 구비하는 시스템은 복잡해지고, 상기 시스템을 구현하기 위한 비용은 증가하는 문제점이 있다.
또한, 미국등록특허 제5,739,867호에 기재된 영상을 업스케일링하기 위한 방법 및 장치에서, 소스 영상 프레임은 해당되는 제1클락신호에 응답하여 동작하고 목표 영상 프레임은 스케일링 비율에 의하여 생성된 제2클락신호에 응답하여 동작한다.
이때 제1 및 제2클락신호의 주파수 비율은 한 프레임 주기에 대한 해당 스케일링 종횡비에 의하여 결정된다. 즉, 제2클락신호의 주파수는 소스 영상 프레임의 프레임 시간과 목표 영상 프레임의 프레임 시간이 같아지도록 제1클락신호를 체배한 주파수이다. 따라서 소스 영상 프레임에 대한 수직 동기신호, 수평동기신호 및 제1클락신호가 주어지고 목표 영상 프레임에 대한 수직 동기신호, 수평동기신호가 주어지면 제2클락신호의 주파수는 입출력 수직 동기신호에 대한 비율 또는 입출력 수평 동기신호에 대한 비율로 생성된다.
그러나 상기 제5,739,867호에 기재된 방법 및 장치에서, 목표 영상 프레임의 블랭크 구간의 라인 수와 출력 동기신호의 시간은 소스 영상 프레임의 블랭크 구간의 라인 수와 입력 동기신호의 시간과 각각 비례적인 관계를 갖는다. 따라서 목표 영상 프레임을 출력하기 위한 수직/수평 동기신호주파수가 불필요하게 높아지는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 입력 영상 프레임의 수직 액티브 구간의 시간과 출력 영상 프레임의 수직 액티브 구간의 시간이 동일하게 될 수 있도록 출력 클럭신호를 발생하여 영상의 업/다운 스케일링을 수행하는 방법 및 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일러는 크리스탈 발진기로부터 출력되는 크리스탈 클락신호를 이용하여 출력 클락신호를 발생하는 타이밍 제너레이터; 및 입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 샘플링 주파수 변환기를 구비하며, 상기 타이밍 제너레이터는 상기 입력 클락신호에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간 및 상기 출력 클락신호에 의한 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간이 동일하게 될 수 있도록 상기 출력 클락신호를 발생한다. 상기 타이밍 제너레이터는 상기 출력 클락신호의 주기를 제어한다.
상기 타이밍 제너레이터는 제1분주 제어신호에 응답하여 상기 크리스탈 클락신호를 분주하는 전치-분주기; 제2분주 제어신호에 응답하여 상기 전치-분주기의 출력신호에 위상 동기된 상기 출력 클락신호를 발생하는 위상 동기루프; 및 제3분주 제어신호에 응답하여 상기 제2분주 제어신호가 정수값을 갖도록 상기 제2분주 제어신호를 제어하는 소수 가산기를 구비한다.
상기 타이밍 제너레이터는 상기 입력 클락신호, 상기 출력 클락신호, 및 상기 입력 영상 프레임에 대한 입력 동기신호를 수신하고 상기 출력 영상 프레임에 대한 출력 동기신호를 발생하는 동기신호 발생기를 더 구비한다. 상기 출력 동기신호는 상기 입력 영상 프레임의 수직 액티브 구간의 시작시점에 발생된다.
상기 출력 동기신호는 출력 수직 동기신호와 출력 수평 동기신호를 구비하고, 상기 출력 영상 프레임의 수직 블랭크 구간은 적어도 하나의 불완전한 상기 수평동기신호를 포함한다. 상기 샘플링 주파수 변환기는 라인버퍼를 사용하여 독출 동작과 기입 동작을 제어하여 사용하거나 듀얼 포트 SRAM 또는 듀얼 뱅크 SRAM인 것이 바람직하다.
상기 샘플링 주파수가 듀얼 포트 SRAM인 경우, 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터는 상기 입력 클락신호에 응답하여 두 개의 입력포트 중에서 어느 하나의 포트만을 통하여 상기 듀얼 포트 SRAM으로 기입되고, 상기 복사된 다수개의 픽셀 데이터는 상기 출력 클락신호에 응답하여 두 개의 출력포트 중에서 어느 하나의 포트만을 통하여 독출된다.
상기 업스케일러는 상기 샘플링 주파수 변환기로부터 출력되는 복사된 다수개의 픽셀 데이터를 저장하기 위한 라인버퍼를 더 구비한다. 상기 업스케일러는 상기 라인버퍼로부터 출력되는 픽셀 데이터를 보간하여 상기 업스케일된 출력 영상 프레임을 생성하기 위한 인터폴레이터를 더 구비한다.
상기 기술적 과제를 달성하기 위한 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법은 크리스탈 발진기로부터 출력되는 크리스탈 클락신호를 이용하여 상기 입력 영상 프레임의 수직 액티브 구간의 시간과 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간의 시간이 동일하게 될 수 있도록 출력 클럭신호를 발생하는 단계; 및 입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비한다.
상기 업스케일된 출력 영상 프레임을 구성하는 다수개의 스캔라인들 각각은 다수개의 액티브 픽셀들과 다수개의 블랭크 픽셀들을 구비하고, 상기 다수개의 스캔라인들 각각을 구성하는 다수개의 블랭크 픽셀들의 수는 동일한 상기 수직 스케일링 팩터 및 상기 수평 스케일링 팩터에서도 서로 다르다.
상기 기술적 과제를 달성하기 위한 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법은 입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하는 단계; 상기 입력 영상 프레임을 구성하는 상기 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하는 단계; 및 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비하며, 상기 출력 클락신호의 주기는 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간과 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간은 서로 동일하게 될 수 있도록 제어된다.
상기 기술적 과제를 달성하기 위한 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법은 입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하는 단계; 상기 입력 영상 프레임을 구성하는 상기 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하는 단계; 상기 입력 클락신호에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간동안 복사된 픽셀 데이터가 모두 출력될 수 있도록 출력 클락신호를 발생하는 단계; 및 상기 출력 클락신호에 응답하여 상기 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 일반적인 비디오 신호의 동기신호들을 나타낸다. 도 1을 참조하면, 수직 동기신호(V-sync)는 비디오 신호의 프레임을 나타내는 신호이고, 수평 동기신호(H-sync)는 스캔라인(scan line)에 대응되는 신호이다.
당업계에서 잘 알려진 바와 같이 하나의 프레임은 다수개의 스캔라인들로 구성된다. 상기 프레임은 수직 액티브 구간(V-Active Line)과 수직 블랭크 구간(V-Blank)으로 구분된다. 수직 액티브 구간(V-Active Line)은 비디오 데이터가 실리는 다수개의 스캔라인들로 구성되고, 수직 블랭크 구간(V-Blank)은 비디오 데이터가 실리지 않는 다수개의 스캔라인들로 구성되어 화면의 동기를 맞추는데 사용된다.
도 2는 도 1에 도시된 수평동기 신호를 나타낸다. 도 2를 참조하면, 수평동기신호(H-sync)의 한 주기 동안 하나의 스캔라인이 형성된다.
각 스캔라인은 액티브 픽셀 영역(H-Active Pixel)과 블랭크 동기신호 영역(H-Blank)으로 나뉜다. 상기 액티브 픽셀 영역(H-Active Pixel)과 상기 블랭크 동기신호 영역(H-Blank)각각은 다수개의 픽셀들로 구성되고, 실제 비디오 데이터는 상기 액티브 픽셀 영역(H-Active Pixel)에 실린다. 즉 하나의 영상 프레임에서 실제 데이터는 수직 액티브 구간(V-Active Line)의 수평 액티브 픽셀 영역(H-Active Pixel)에서만 실린다.
도 3은 본 발명의 실시예에 따른 스케일링 장치의 블락도를 나타낸다. 도 3을 참조하면, 본 발명에 따른 스케일링 장치는 입력 포맷 변환기(310), 타이밍 제너레이터(320), 샘플링 주파수 변환기 제어회로(321), 샘플링 주파수 변환기(sampling frequency converter(SFC); 330), 라인버퍼(340), 수직 인터폴레이터(interpolator; 350), 수직 계수 발생기(351), 수평 인터폴레이터(360), 수평 계수 발생기(361) 및 출력 포맷변환기(output formatter; 370)를 구비한다.
여기서 수직 인터폴레이터(350), 수직 계수 발생기(351), 수평 인터폴레이터 (360) 및 수평 계수 발생기(361)는 영상신호의 스케일링에 따른 보간을 수행하기 위해 인터폴레이터를 구성한다. 또한, 타이밍 제너레이터(320)로부터 출력되는 신호들(CKO, VSO, HSO)은 적어도 하나의 회로(321, 340, 350, 351, 360, 361, 370)로 입력된다.
입력 포맷변환기(310)는 입력 데이터(IDATA)를 수신하고, 이를 샘플링 주파수 변환기(330)에서 사용할 수 있는 형태로 변환한다. 만일 ADC/PLL(311)가 듀얼-모드인 경우 ADC/PLL(311)는 시간 분할 방식에 따라 입력신호(IDATA)를 두 배로 늘리고 주파수는 1/2로 감소시킨다. 따라서 전자파 방해(EMI)는 감소하고 시스템의 동작속도는 증가한다. 그러나 SOC(system-on-chip)에서는 상기 방법에 의한 효용성이 적어진다.
도 4는 도 3에 도시된 입력 포맷 변환기의 블락도를 나타낸다. 도 3 및 도 4를 참조하면, 입력 포맷 변환기(310)는 아날로그-디지털 변환기/위상 동기 루프(Analog-to digital converter/Phase locked loop(ADC/PLL); 311), TMDS수신기 (313), 선택회로(315), 및 데이터 포맷 변환기(317)를 구비한다.
ADC/PLL(311)는 아날로그 입력신호(AIN)를 디지털 데이터(AD_DATA)로 변환하고, ADC/PLL(311)는 아날로그 수직 동기신호와 아날로그 수평 동기신호를 수신하고 이들에 응답하여 입력 클락신호(ACKI)를 생성한다. ADC/PLL(311)는 디지털 데이터 (AD_DATA) 및 입력 클락신호(ACKI)를 선택회로(315)로 출력한다. 또한, ADC/PLL (311)는 상기 아날로그 수직 동기신호와 상기 아날로그 수평 동기신호에 각각 응답하여 수직 동기신호(AVS)와 수평 동기신호(AHS)를 생성한다.
TMDS(Transition Minimized Differential Signaling)수신기(313)는 디지털 비디오 인터페이스(DVI)의 TMDS 송신기 프로토콜로 입력되는 영상 데이터(DIN)를 수신하고, 디코딩하고, 디스플레이를 위한 디지털 데이터로 복원한다.
이러한 방법으로 복원된 디지털 데이터는 스케일링을 위한 신호로 사용될 수 있다. 디지털 비디오 인터페이스를 통하여 입력되는 디지털 신호는 디코딩된 데이터(DD_DATA), 디지털 수직/수평 동기신호(DVS/DHS) 및 클락신호(DCKI)를 포함한다.
다수의 매체를 선택적으로 스케일링하기 위한 선택회로(315)는 멀티플렉서로 구현될 수 있다. 선택회로(315)는 입력되는 매체를 선택하기 위한 선택신호(미 도시)에 응답하여 ADC/PLL(311) 또는 TMDS수신기(313)로부터 출력되는 아날로그/디지털 수직 동기신호(AVS/DVS) 및 아날로그/디지털 수평 동기신호(AHS/DHS)를 수직 동기신호(VSI)와 수평 동기신호(HSI)로서 타이밍 제너레이터(320)로 출력한다.
또한, 선택회로(315)는 상기 선택신호에 응답하여 ADC/PLL(311) 또는 TMDS수신기(313)로부터 출력되는 데이터(AD_DATA/DD_DATA)를 데이터 포맷 변환기(317)로 출력한다. 그리고 선택회로(315)는 상기 선택신호에 응답하여 ADC/PLL(311)로부터 출력된 클락신호(ACKI) 또는 TMDS수신기(313)로부터 출력된 클락신호(DCKI)를 입력 클락신호(CKI)로서 샘플링 주파수 변환기(330)와 타이밍 제너레이터(320)로 전송한다.
데이터 포맷 변환기(317)는 선택회로(315)로부터 출력되는 데이터 (AD_DATA/DD_DATA)를 수신하고, 상기 수신된 데이터의 포맷을 변환하고, 그 변환 결과(DATA)를 샘플링 주파수 변환기(330)로 출력한다.
도 5는 도 3에 도시된 타이밍 제너레이터의 블락도를 나타낸다. 도 5를 참조하면 타이밍 제너레이터(320)는 클락 발생기(321) 및 동기신호 발생기(323)를 구비한다.
타이밍 제너레이터(320)는 입력 클락신호(CKI)에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간 및 출력 클락신호(CKO)에 의한 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간이 동일하게 될 수 있도록 출력 클락신호(CKO)를 발생한다. 즉, 타이밍 제너레이터(320)는 출력 클락신호(CKO)의 주기를 제어한다.
클락 발생기(321)는 크리스탈 발진기(미 도시)로부터 출력되는 크리스탈 클락신호(CKOSC)를 수신하고, 크리스탈 클락신호(CKOSC)를 이용하여 입력 클락신호 (CKI)와 무관하게 출력 클락신호(CKO)를 발생한다.
동기신호 발생기(323)는 입력 포맷 변환기(310)로부터 출력되는 입력 클락신호(CKI), 출력 클락신호(CKO), 및 입력 영상 프레임에 대한 수직 동기신호(VSI)와 수평 동기신호(HSI)에 응답하여 스케일업된 출력 영상 프레임에 대한 출력 동기신호, 즉 출력 수직 동기신호(VSO) 및 출력 수평 동기신호(HSO)를 발생한다. 상기 출력 동기신호는 상기 입력 영상 프레임의 수직 액티브 구간의 시작시점에서 발생되는 것이 바람직하다.
도 6은 도 3에 도시된 타이밍 제너레이터의 기본적인 동작을 나타내는 타이밍도이다. 본 발명의 실시예에 따른 타이밍 제너레이터(320)는 입력 영상 프레임에서 실제 데이터가 실리는 수직 액티브 영역(V-Active line)동안 업스케일된 출력 영상 프레임의 데이터가 출력될 수 있도록 출력 클락신호(CKO)를 발생한다.
여기서 H-Blank는 입력 수평 동기신호(HSI)의 블랭크 픽셀 영역을 나타내고, Ho_Blank는 출력 수평 동기신호(HSO)의 블랭크 픽셀 영역을 나타내고, HAP는 입력 수평 동기신호(HSI)의 액티브 픽셀 영역을 나타내고, HAPO는 출력 수평 동기신호(HSO)의 액티브 픽셀 영역을 나타낸다.
우선, 본 발명의 개념을 설명하기 위하여 다음과 같이 표시법을 정의한다.
CKI: 입력 클락신호
VACTI: 입력 영상 프레임의 수직 액티브 구간을 구성하는 입력 스캔 라인들 수;
VACTO: 업스케일된 출력 영상 프레임의 수직 액티브 구간을 구성하는 영역을 구성하는 스캔 라인들의 수;
HI_Period: 입력 영상 프레임의 입력 수평 동기신호(HSI)의 한 주기(sec);
HO_Period: 업스케일된 출력 영상 프레임의 출력 수평 동기신호(HSO)의 한 주기(sec);
HITOTAL(= HAP + H_Blank): 입력 영상 프레임의 입력 수평 동기신호(HSI)의 한 주기에 상응하는 픽셀들의 개수;
HOTOTAL(= HAPO + Ho_Blank): 업스케일된 출력 영상 프레임의의 출력 수평 동기신호(HSO)의 한 주기에 상응하는 픽셀들의 개수;
여기서 VACTI와 HITOTAL은 입력 영상 프레임(또는 비디오 신호)에 따라 결정되고, VACTO는 스케일-업될 수직 액티브 구간에 따라 결정된다. 또한 HOTOTAL의 HAPO은 스케일-업될 액티브 픽셀 영역(H-Active Pixel)에 따라 결정된다.
여기서 스케일업된 블랭크 픽셀 영역(Ho-Blank)은 고정되지 않고 하나의 스케일-업 배율에서도 자유자재로 결정될 수 있다. 따라서 HOTOTAL자체는 스케일-업될 액티브 픽셀 영역(HAPO)에 따라 자유자재로 결정될 수 있다.
따라서 본 발명에 따른 타이밍 제너레이터(320)는 VACTI의 시간과 VACTO의 시간이 동일하게 되도록 출력 클락신호(CKO)를 발생한다. 이를 수학식 1로 표현하면 다음과 같다.
[수학식 1]
VACTI * HI_Period = VACTO * HO_Period
HI_Period = CKI * HITOTAL,
HO_Period = CKO * HOTOTAL이다.
출력 클락신호(CKO)를 계산하기 위하여 수학식 1을 정리하면 수학식 2와 같다.
[수학식 2]
VACTI * (CKI * HITOTAL) = VACTO * (CKO * HOTOTAL),
CKO = (VACTI * CKI * HITOTAL) / (VACTO * HOTOTAL)
따라서 수학식 2에 부합되는 출력 클락신호(CKO)를 발생시키면, VACTI의 시간과 VACTO의 시간은 동일하게 된다.
도 7의 클락 발생기(321)는 수학식 2에 따른 출력 클락신호(CKO)를 발생한다. 도 7을 참조하면, 클락 발생기(321)는 전치-분주기(Pre-divider; 701), 위상 동기 루프(Phase Locked Loop; 700) 및 소수 가산기(713)를 구비한다.
전치-분주기(701)는 크리스탈 클락신호(CKOSC)를 수신하고, 제1분주 제어신호(P)에 응답하여 크리스탈 클락신호(CKOSC)를 P분주한 클락신호(FIN)를 발생한다. 여기서 P는 정수인 것이 바람직하다.
위상 동기 루프(700)는 전치-분주기(701)의 출력신호(FIN)를 수신하고 제2분주 제어신호(M)에 응답하여 전치-분주기(701)의 출력신호(FIN)에 위상 동기된 출력 클락신호(CKO)를 발생한다.
소수 가산기(713)는 제3분주 제어신호(M_org)에 응답하여 상기 제2분주 제어신호(M)가 정수값을 갖도록 상기 제2분주 제어신호(M)를 제어한다.
위상 동기 루프(700)는 위상-주파수 검출기(703), 전하 펌프(705), 전압제어발진기(707), 주-분주기(709), 및 후치-스케일러(post scalar; 713)를 구비한다. 주-분주기(709)는 소수 가산기(713)로부터 출력되는 제2분주 제어신호(M)에 응답하여 전압제어발진기(707)의 출력신호를 M분주하고, 그 결과(MVCO)를 위상-주파수 검출기(703)로 출력한다. 여기서 M은 정수이고 상기 정수값은 가변된다.
위상-주파수 검출기(703)는 전치-분주기(701)의 출력신호(FIN)의 위상/주파수 및 주-분주기(709)의 출력신호(MVCO)의 출력신호의 위상/주파수를 각각 비교하고 그 비교결과를 전하펌프(705)로 출력한다. 전하펌프(705)는 위상-주파수 검출기(703)의 출력신호에 응답하여 자신의 출력단의 전압을 제어한다.
전압제어발진기(Voltage Controlled Oscillator; 707)는 전하펌프(705)의 출력단의 전압에 제어(비례 또는 반비례)되는 주파수를 갖는 신호를 출력한다. 후치-스케일러(713)는 전압제어발진기(707)의 출력신호를 수신하고 제4분주 제어신호(S)에 응답하여 전압제어발진기(707)의 출력신호를 S분주(또는 2S분주)하고 그 결과로서 출력 클락신호(CKO)를 발생한다. 여기서 S는 정수인 것이 바람직하다.
위상동기 루프(700)의 출력 클락신호(CKO)는 수학식 3을 통하여 계산할 수 있다.
[수학식 3]
CKO = (CKOSC * M) / (P * 2S)
수학식 3에서 S가 0이어도 무방하므로, 이때 수학식 3은 수학식 4와 같이 표현된다.
[수학식 4]
CKO = (CKOSC * M) / (P)
여기서 M은 정수인 것이 바람직하나, 상기 M값이 소수인 경우가 발생될 수 있다. 따라서 수학식 4의 M을 소수를 포함하는 실수(M_org)로 표시하면 수학식 5가 된다.
[수학식 5]
CKO = (CKOSC * M_org) / (P)
수학식 5와 수학식 2를 이용하여 제3분주 제어신호(M_org)를 계산하면 수학식 6과 같다.
[수학식 6]
(CKOSC * M_org) / P = (VACTI * CKI * HITOTAL) / (VACTO * HOTOTAL),
M_org = (P * CKI * HITOTAL * VACTI) / (CKOSC * HOTOTAL * VACTO)
수학식 6에 의하여 제3분주 제어신호(M_org)는 결정된다. 이 경우 제3분주 제어신호(M_org)는 소수부분을 포함할 수 있다.
소수 가산기(711)는 외부로부터 입력되는 제3분주 제어신호(M_org)를 수신하고 소수 가산방식(fraction added method)을 사용하여 정수 값을 갖는 제2분주 제어신호(M)를 주-분주기(709)로 출력한다. 도 8은 도 7에 도시된 소수 가산기의 동작 타이밍도를 나타낸다.
소수 가산기(711)는 제3분주 제어신호(M_org)를 구성하는 소수(M_fract)를 저장하는 소정의 저장장치(미 도시)를 구비하며, 소수 가산기(711)는 한 주기 동안 한번씩 소수(M_fract)를 더하여 누적한다. 이때 누적된 값이 정수를 포함하는 경우 상기 정수를 한 주기 동안 제2분주 제어신호(M)에 가산한다.
도 8은 수학식 6을 통하여 계산된 제3분주 제어신호(M_org)가 1500.4인 경우를 나타낸다. 소수(M_fract=0.4)는 상기 소정의 저장장치에 저장되고 소수 가산기(711)는 제2분주 제어신호(M)값으로 1500을 출력한다.
다음 주기에 소수(M_fract=0.4)는 저장장치에 저장된 소수(0.4)와 더해지므로 저장장치에는 0.8이 저장된다. 이 경우도 소수 가산기(711)는 제2분주 제어신호(M)값으로 1500을 출력한다.
그 다음 주기에 소수(M_fract=0.4)는 저장장치에 저장된 소수(0.8)와 더해지므로 저장장치에는 1.2가 저장되므로, 소수 가산기(711)는 그 주기 동안 제2분주 제어신호(M)값으로 1501을 출력한다. 이때 상기 저장장치에 저장된 1.2는 0.2로 되고 다음 주기에 소수(M_fract=0.4)는 저장장치에 저장된 소수(0.2)와 더해지므로 저장장치에는 0.6이 저장된다. 또한, 저장장치에 1.0이 저장되는 경우, 소수 가산기(711)는 그 주기 동안 제2분주 제어신호(M)값으로 1501을 출력한다.
도 3을 참조하면, SFC(330)는 이중 포트 SRAM(Dual Port SRAM) 또는 두 개의 포트들 중에서 제1의 포트는 데이터(DATA)를 기입하기 위한 포트로 사용하고 상기 두 개의 포트들 중에서 제2의 포트는 데이터(EDATA)를 독출하기 위한 포트로 사용될 수 있다.
입력 영상 프레임을 구성하는 다수개의 픽셀 데이터(DATA)는 상기 입력 클락신호(CKI)에 응답하여 두 개의 입력포트 중에서 어느 하나의 포트만을 통하여 상기 듀얼 포트 SRAM내부에 있는 소정의 메모리 장치로 기입되고, 상기 소정의 메모리 장치에 저장된 다수개의 픽셀 데이터는 수직 스케일링 팩터 및/또는 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사되고, 상기 복사된 다수개의 픽셀 데이터(EDATA)는 상기 출력 클락신호(CKO)에 응답하여 두 개의 출력포트 중에서 어느 하나의 포트만을 통하여 독출된다.
따라서 상기 입력 클락신호(CKI)에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간동안, 복사된 픽셀 데이터(EDATA)는 본 발명에 따라 발생된 출력 클락신호(CKO)에 응답하여 라인버퍼(340)로 출력된다. 즉 SFC(330)는 스케일-업 될 출력 데이터의 개수만큼 수평방향과 수직방향으로 복사하고, 복사된 데이터(EDATA)를 출력 클락신호(CKO)에 응답하여 라인버퍼(340)로 출력한다.
SFC 제어회로(321)는 타이밍 제너레이터(320)로부터 출력되는 신호들(CKO, VSO, HSO)에 응답하여 SFC(330)로 데이터를 기입하는 동작 타이밍 및 SFC(321)로부터 데이터를 독출하는 동작 타이밍을 제어한다. 예컨대 SFC 제어회로(321)는 SFC(330)로 데이터를 기입하기 위하여 필요한 기입 어드레스(WADD)와 기입 인에이블 신호(WEN)를 SFC(330)로 출력하고 SFC(321)로부터 데이터를 독출하기 위한 독출 어드레스(RADD)와 독출 인에이블 신호(REN)를 SFC(330)로 출력한다.
라인버퍼(340)는 상기 출력 클락신호(CKO)에 응답하여 복사된 픽셀 데이터 (EDATA)를 수신하고, 수신된 데이터(EDATA)를 수직 인터폴레이터(350)로 출력한다. 라인버퍼(340)는 라인 홀드 기능을 가지고 있으므로 스케일링에 따른 데이터 라인이 무효 데이터 라인인 경우 상기 무효 데이터 라인에 상응하는 데이터를 기입하지 않고 독출만 수행하여 SFC(330)에서 출력된 데이터(EDATA)를 보정한다. 즉, SFC(330)에서 잘못 출력된 무효 데이터를 포함하는 라인의 데이터는 이전 스캔 라인의 데이터를 이용함으로서 보정될 수 있다.
예컨대 소정의 영상을 수직 방향으로만 1.25배 스케일링하는 경우, SFC(330)는 4스캔라인의 기간동안 5스캔라인의 데이터를 만드는 비율로 영상을 스케일링할 것이다. 이때 SFC(330)는 유효한 4스캔라인의 데이터를 출력하고 무효한 1스캔라인의 데이터를 출력하게 될 것이다. 이 경우 무효한 1스캔라인의 데이터는 라인버퍼(340)에 기입되지 않으므로, 라인버퍼(340)는 독출 동작으로만 이전 스캔 라인의 데이터를 반복해서 독출한다.
수직 인터폴레이터(350)는 라인버퍼(340)의 출력신호를 수신하고 수직 계수 발생기(351)에서 생성된 계수들을 이용하여 라인버퍼(340)의 출력신호에 대하여 수직 보간(interpolating)을 수행한다. 이때 라인버퍼(340)는 지연소자의 기능을 수행한다.
수평 인터폴레이터(360)는 수직 인터폴레이터(350)의 출력신호를 수신하고, 수평 계수 발생기(361)로부터 생성된 계수들을 이용하여 수직 인터폴레이터(350)의 출력신호에 대하여 수평 보간을 수행한다. 여기서 영상의 분리 특성에 의해 수직/수평 방향으로 분리하여 보간을 수행한다.
출력 포맷 변환기(370)는 수평 인터폴레이터(360)의 출력신호를 수신하고, 수신된 신호의 포맷을 변환하고, 포맷이 변환된 디지털 데이터를 소정의 디스플레이 장치로 출력한다. 상기 소정의 디스플레이 장치는 출력 클락신호(CKO)에 응답하여 스케일-업된 픽셀 데이터를 디스플레이한다.
도 9는 도 3에 도시된 타이밍 제너레이터의 입출력 신호의 타이밍도를 나타낸다. 도 9를 참조하면, 영상의 스케일링에 따라 VACTI의 시간과 VACTO의 시간이 거의 동일하게 될 수 있도록 출력 클락신호(CKO)를 계산하고, 상기 VACTO의 시간동안 업스케일된 픽셀 데이터가 출력된다. 이때 수직 블랭크 구간(V-Blank)의 스캔 라인 수 등은 영상의 액티브 영역에서 결정된 주기로 계속 반복되기 때문에 입력 라인에 대한 비례는 상관하지 않는다. 따라서 수직 블랭크 구간(V-Blank)에서 출력 수평동기신호(HSO)는 완전한 수캔 라인을 형성하지 못하는 경우가 발생될 수 있다.
또한, 본 발명에서 중요한 것은 도 9에서 입력 프레임의 VACTI가 시작되는 첫 라인의 첫 픽셀의 위치를 찾는 것이다.
입력 프레임의 VACTI가 시작되는 첫 라인의 첫 픽셀의 위치가 입력 클락신호(CKI) 및 수직 동기신호(VSI) 등을 기준으로 수직적으로는 n 라인, 수평적으로는 m 픽셀의 위치라고 가정하면, 스케일링을 위한 출력 영상 프레임에서 출력 클락신호(CKO)를 기준으로 만들어진 타이밍이 입력 타이밍으로 n라인, m 픽셀의 위치에서 VACTO가 시작되는 액티브 신호를 생성하도록 출력 동기신호를 생성하는 것이다.
이와 같이 본 발명에 따른 출력의 액티브 타이밍을 관리하는 것은 한정된 버퍼(본 발명에서는 1라인 분의 영상 데이터)의 저장 공간을 가지고 있는 상황에서 영상의 스케일링을 위한 입력 데이터의 손실을 없게 하여 전 영역에 걸쳐 안정된 데이터를 확보하기 위한 것이다.
이와 같이 입력의 수직 액티브 시작점과 출력의 수직 액티브 시작점을 맞추는 것(구현 과정에서 그룹 딜레이 등을 맞추기 위한 이동 또는 한정된 버퍼 이내의 마진은 허용됨)은 본 발명의 중요한 요소이며, 이를 통해 스케일링을 하기 위해 입력에 따른 출력의 동기 신호를 생성할 때 비례적인 관계를 갖는 것은 불필요하게 된다.
이러한 방법은 하나의 수평라인에 대한 액티브 픽셀 수가 결정되면 이에 따른 싱크 구간 및 프론트 포치(front porch) 및 백포치(back porch)의 수를 입력에 상관없이 사용자가 고정해서 사용할 수 있게 된다.
도 10은 도 3에 도시된 타이밍 제너레이터로부터 발생된 출력 수직 동기신호의 블랭크구간을 나타내는 타이밍도이다. 도 10을 참조하면, 유효 출력 수평 동기구간(VHSO)에서 출력 수평 동기신호(HSO)는 완전한 스캔 라인을 구성하고, 무효 출력 수평동기구간(IVHSO)에서 출력 수평 동기신호(HSO)는 불완전한 스캔 라인을 구성한다. 즉, 수직 블랭크 구간(V-Blank)에서 적어도 하나 이상의 무효 출력 수평 동기 구간이 발생될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 업스케일러 및 업스케일링 방법은 입력 영상 프레임의 수직 액티브 구간의 시간과 업스케일된 출력 영상 프레임의 수직 액티브 구간의 시간이 동일하게 될 수 있도록 출력 클럭신호를 발생할 수 있으므로, 출력 클락신호의 주파수를 제어할 수 있다.
또한, 스케일링하고자 하는 입력 영상의 해당 프레임에서 액티브 영역이 시작하는 수직 및 수평의 첫 픽셀의 위치를 기준으로 출력 영상에 해당하는 수직 및 수평의 액티브 영역에 대한 신호를 만들고 상기 액티브 영역에 대한 데이터를 관리하는 방법을 사용한다.
이러한 방법에 따라 하나의 수평 라인에 대한 액티브 픽셀 수가 결정되면, 이에 따라 동기 구간, 프론트 포취(front porch) 및 백 포취(back porch)의 수를 입력 신호에 무관하게 사용자가 고정해서 사용할 수 있다. 따라서 입력 클락신호에 따라 비례적으로 출력 클락신호를 생성하는 종래의 스케일링 방식에 비하여 본 발명에 따른 업스케일러 및 업스케일링 방법은 출력 클락신호의 주파수가 불필요하게 높아지는 것을 방지하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 비디오 신호의 동기신호들을 나타낸다.
도 2는 도 1에 도시된 수평동기 신호를 나타낸다.
도 3은 본 발명의 실시예에 따른 스케일링 장치의 블락도를 나타낸다.
도 4는 도 3에 도시된 입력 포맷 변환기의 블락도를 나타낸다.
도 5는 도 3에 도시된 타이밍 제너레이터의 블락도를 나타낸다.
도 6은 도 3에 도시된 타이밍 제너레이터의 기본적인 동작을 나타내는 타이밍도이다.
도 7은 도 6에 도시된 클락 발생기의 블락도를 나타낸다.
도 8은 도 7에 도시된 소수 가산기의 동작 타이밍도를 나타낸다.
도 9는 도 3에 도시된 타이밍 제너레이터의 입출력 신호의 타이밍도를 나타낸다.
도 10은 도 3에 도시된 타이밍 제너레이터로부터 발생된 출력 수직 동기신호의 블랭크구간을 나타내는 타이밍도이다.

Claims (17)

  1. 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일러에 있어서,
    크리스탈 발진기로부터 출력되는 크리스탈 클락신호를 이용하여 출력 클락신호를 발생하는 타이밍 제너레이터; 및
    입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 샘플링 주파수 변환기를 구비하며,
    상기 타이밍 제너레이터는 상기 입력 클락신호에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간 및 상기 출력 클락신호에 의한 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간이 동일하게 될 수 있도록 상기 출력 클락신호를 발생하는 것을 특징으로 하는 업스케일러.
  2. 제1항에 있어서, 상기 타이밍 제너레이터는 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간 및 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간이 동일하게 될 수 있도록 상기 출력 클락신호의 주기를 제어하는 것을 특징으로 하는 업스케일러.
  3. 제1항에 있어서, 상기 타이밍 제너레이터는,
    제1분주 제어신호에 응답하여 상기 크리스탈 클락신호를 분주하는 전치-분주기;
    제2분주 제어신호에 응답하여 상기 전치-분주기의 출력신호에 위상 동기된 상기 출력 클락신호를 발생하는 위상 동기루프; 및
    제3분주 제어신호에 응답하여 상기 제2분주 제어신호가 정수값을 갖도록 상기 제2분주 제어신호를 제어하는 소수 가산기를 구비하는 것을 특징으로 하는 업스케일러.
  4. 제3항에 있어서, 상기 타이밍 제너레이터는 상기 입력 클락신호, 상기 출력 클락신호, 및 상기 입력 영상 프레임에 대한 입력 동기신호를 수신하고 상기 출력 영상 프레임에 대한 출력 동기신호를 발생하는 동기신호 발생기를 더 구비하는 것을 특징으로 하는 업스케일러.
  5. 제4항에 있어서, 상기 출력 동기신호의 액티브 구간의 시작점은 상기 입력 영상 프레임의 수직 액티브 구간의 시작시점에 발생되는 것을 특징으로 하는 업스케일러.
  6. 제4항에 있어서, 상기 출력 동기신호는 출력 수직 동기신호와 출력 수평 동기신호를 구비하고, 상기 출력 영상 프레임의 수직 블랭크 구간은 적어도 하나의 불완전한 상기 수평동기신호를 포함하는 것을 특징으로 하는 업스케일러.
  7. 제1항에 있어서, 상기 샘플링 주파수 변환기는 듀얼 포트 SRAM 또는 듀얼 뱅크 SRAM인 것을 특징으로 하는 업스케일러.
  8. 제1항에 있어서, 상기 샘플링 주파수가 듀얼 포트 SRAM인 경우, 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터는 상기 입력 클락신호에 응답하여 두 개의 입력포트 중에서 어느 하나의 포트만을 통하여 상기 듀얼 포트 SRAM으로 기입되고, 상기 복사된 다수개의 픽셀 데이터는 상기 출력 클락신호에 응답하여 두 개의 출력포트 중에서 어느 하나의 포트만을 통하여 독출되는 것을 특징으로 하는 업스케일러.
  9. 제1항에 있어서, 상기 업스케일러는 상기 샘플링 주파수 변환기로부터 출력되는 복사된 다수개의 픽셀 데이터를 저장하기 위한 라인버퍼를 더 구비하는 것을 특징으로 하는 업스케일러.
  10. 제9항에 있어서, 상기 업스케일러는 상기 라인버퍼로부터 출력되는 픽셀 데이터를 보간하여 상기 업스케일된 출력 영상 프레임을 생성하기 위한 인터폴레이터를 더 구비하는 것을 특징으로 하는 업스케일러.
  11. 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일러에 있어서,
    크리스탈 발진기로부터 출력되는 크리스탈 클락신호를 이용하여 출력 클락신호를 발생하는 타이밍 제너레이터; 및
    입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 샘플링 주파수 변환기를 구비하며,
    상기 타이밍 제너레이터는 다음의 수학식에 의하여 상기 출력 클락신호를 발생하는 것을 특징으로 하는 업스케일러:
    CKO = (VACTI * CKI * HITOTAL) / (VACTO * HOTOTAL)
    여기서 CKO는 상기 출력 클락신호를 나타내고, VACTI는 상기 입력 영상 프레임의 수직 액티브 구간을 구성하는 입력 스캔라인들의 수, CKI는 상기 입력 클락신호를 나타내고, HITOTAL는 하나의 입력 스캔라인을 구성하는 픽셀들의 수, VACTO는 상기 업스케일된 출력 영상 프레임을 구성하는 출력 스캔라인들의 수를 나타내고, HOTOTAL은 하나의 출력 스캔라인을 구성하는 픽셀들의 수를 나타낸다.
  12. 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법에 있어서,
    크리스탈 발진기로부터 출력되는 크리스탈 클락신호를 이용하여 상기 입력 영상 프레임의 수직 액티브 구간의 시간과 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간의 시간이 동일하게 될 수 있도록 출력 클럭신호를 발생하는 단계; 및
    입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하고, 수신된 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하고, 상기 출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 업스케일링 방법.
  13. 제12항에 있어서, 상기 업스케일된 출력 영상 프레임을 구성하는 다수개의 스캔라인들 각각은 다수개의 액티브 픽셀들과 다수개의 블랭크 픽셀들을 구비하고, 상기 다수개의 스캔라인들 각각을 구성하는 다수개의 블랭크 픽셀들의 수는 동일한 상기 수직 스케일링 팩터 및 상기 수평 스케일링 팩터에서도 서로 다른 것을 특징으로 하는 업스케일링 방법.
  14. 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법에 있어서,
    입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하는 단계;
    상기 입력 영상 프레임을 구성하는 상기 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하는 단계; 및
    출력 클락신호에 응답하여 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비하며,
    상기 출력 클락신호의 주기는 상기 업스케일된 출력 영상 프레임의 수직 액티브 구간에 상응하는 시간과 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간은 서로 동일하게 될 수 있도록 제어되는 것을 특징으로 하는 업스케일링 방법.
  15. 제14항에 있어서, 상기 업스케일된 출력 영상 프레임의 블랭크 구간에 상응하는 시간과 상기 입력 영상 프레임의 블랭크 구간에 상응하는 시간은 서로 다른 것을 특징으로 하는 업스케일링 방법.
  16. 제1항에 있어서, 상기 업스케일링 방법은 상기 복사된 다수개의 픽셀 데이터를 수신하고, 상기 업스케일된 출력 영상 프레임을 생성하기 위하여 수신된 다수개의 픽셀 데이터를 보간하는 단계를 더 구비하는 것을 특징으로 하는 업스케일링방법.
  17. 입력 영상 프레임을 수직 및 수평방향으로 업스케일링하여 업스케일된 출력 영상 프레임을 생성하는 업스케일링 방법에 있어서,
    입력 클락신호에 응답하여 상기 입력 영상 프레임을 구성하는 다수개의 픽셀 데이터를 수신하는 단계;
    상기 입력 영상 프레임을 구성하는 상기 다수개의 픽셀 데이터를 수직 스케일링 팩터 및 수평 스케일링 팩터 만큼씩 각각 수직 방향 및 수평방향으로 복사하는 단계;
    상기 입력 클락신호에 의한 상기 입력 영상 프레임의 수직 액티브 구간에 상응하는 시간동안 복사된 픽셀 데이터가 모두 출력될 수 있도록 출력 클락신호를 발생하는 단계; 및
    상기 출력 클락신호에 응답하여 상기 복사된 다수개의 픽셀 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 업스케일링 방법.
KR10-2003-0067431A 2003-09-29 2003-09-29 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치 KR100510550B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2003-0067431A KR100510550B1 (ko) 2003-09-29 2003-09-29 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치
TW093129179A TWI249353B (en) 2003-09-29 2004-09-27 Method and apparatus for scaling image in horizontal and vertical directions
US10/952,395 US20050078126A1 (en) 2003-09-29 2004-09-28 Method and apparatus for scaling image in horizontal and vertical directions
FR0410262A FR2860376B1 (fr) 2003-09-29 2004-09-28 Procede et dispositif d'agrandissement d'une image video

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0067431A KR100510550B1 (ko) 2003-09-29 2003-09-29 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20050031206A KR20050031206A (ko) 2005-04-06
KR100510550B1 true KR100510550B1 (ko) 2005-08-26

Family

ID=34309530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0067431A KR100510550B1 (ko) 2003-09-29 2003-09-29 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치

Country Status (4)

Country Link
US (1) US20050078126A1 (ko)
KR (1) KR100510550B1 (ko)
FR (1) FR2860376B1 (ko)
TW (1) TWI249353B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538438B2 (en) 2018-09-21 2022-12-27 Samsung Electronics Co., Ltd. Electronic device and method for extending time interval during which upscaling is performed on basis of horizontal synchronization signal

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250801B (en) * 2004-11-17 2006-03-01 Realtek Semiconductor Corp Method for generating a video clock and an associated target image frame
JP5062661B2 (ja) * 2006-11-24 2012-10-31 アルパイン株式会社 映像信号出力装置及び方法
US7956856B2 (en) * 2007-02-15 2011-06-07 Parade Technologies, Ltd. Method and apparatus of generating or reconstructing display streams in video interface systems
CN101458888B (zh) * 2007-12-12 2011-06-29 群康科技(深圳)有限公司 平板显示器及其图像信号分辨率侦测方法
KR100949971B1 (ko) 2008-07-21 2010-03-29 엘지전자 주식회사 광 스캐너 구동장치 및 방법
TWI479893B (zh) * 2008-09-25 2015-04-01 Generalplus Technology Inc 視訊訊號處理方法與裝置
TWI423243B (zh) * 2009-03-19 2014-01-11 Qisda Corp 動態設定顯示模式之方法及顯示裝置
JP5241638B2 (ja) * 2009-07-23 2013-07-17 川崎マイクロエレクトロニクス株式会社 表示制御装置
US8368436B1 (en) * 2010-10-29 2013-02-05 Maxim Integrated, Inc. Programmable frequency synthesizer with I/Q outputs
US8824196B2 (en) 2012-03-30 2014-09-02 International Business Machines Corporation Single cycle data copy for two-port SRAM

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69723601T2 (de) * 1996-03-06 2004-02-19 Matsushita Electric Industrial Co., Ltd., Kadoma Bildelementumwandlungsgerät
KR100205009B1 (ko) * 1996-04-17 1999-06-15 윤종용 비디오신호 변환장치 및 그 장치를 구비한 표시장치
US5790096A (en) * 1996-09-03 1998-08-04 Allus Technology Corporation Automated flat panel display control system for accomodating broad range of video types and formats
US6008858A (en) * 1996-12-06 1999-12-28 Ati Technologies, Inc Video timing generation
KR100225072B1 (ko) * 1996-12-18 1999-10-15 윤종용 포멧 콘버터
US5739867A (en) * 1997-02-24 1998-04-14 Paradise Electronics, Inc. Method and apparatus for upscaling an image in both horizontal and vertical directions
US6281873B1 (en) * 1997-10-09 2001-08-28 Fairchild Semiconductor Corporation Video line rate vertical scaler
US6608630B1 (en) * 1998-11-09 2003-08-19 Broadcom Corporation Graphics display system with line buffer control scheme
US6636269B1 (en) * 1999-08-18 2003-10-21 Webtv Networks, Inc. Video timing system and method
KR100330029B1 (ko) * 1999-08-31 2002-03-27 구자홍 표준신호 처리장치
US6833875B1 (en) * 1999-09-02 2004-12-21 Techwell, Inc. Multi-standard video decoder
US6876339B2 (en) * 1999-12-27 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2001320680A (ja) * 2000-05-09 2001-11-16 Sony Corp 信号処理装置および方法
US7061540B2 (en) * 2001-12-19 2006-06-13 Texas Instruments Incorporated Programmable display timing generator
US7071992B2 (en) * 2002-03-04 2006-07-04 Macronix International Co., Ltd. Methods and apparatus for bridging different video formats
JP4141208B2 (ja) * 2002-08-30 2008-08-27 三洋電機株式会社 映像信号処理装置、および集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538438B2 (en) 2018-09-21 2022-12-27 Samsung Electronics Co., Ltd. Electronic device and method for extending time interval during which upscaling is performed on basis of horizontal synchronization signal

Also Published As

Publication number Publication date
TW200518598A (en) 2005-06-01
KR20050031206A (ko) 2005-04-06
FR2860376A1 (fr) 2005-04-01
TWI249353B (en) 2006-02-11
US20050078126A1 (en) 2005-04-14
FR2860376B1 (fr) 2007-11-09

Similar Documents

Publication Publication Date Title
US6002446A (en) Method and apparatus for upscaling an image
US5577203A (en) Video processing methods
EP1164568B1 (en) Video signal conversion device and video signal conversion method
JP4286928B2 (ja) フォーマット変換用マルチスキャンビデオタイミング発生器
US7091944B2 (en) Display controller
US6054980A (en) Display unit displaying images at a refresh rate less than the rate at which the images are encoded in a received display signal
TW424217B (en) Method and apparatus for asynchronous display of graphic images
US5602565A (en) Method and apparatus for displaying video image
KR100510550B1 (ko) 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치
CA2309605C (en) System and methods for 2-tap/3-tap flicker filtering
US6157376A (en) Method and apparatus for generating a target clock signal having a frequency of X/Y times the frequency of a reference clock signal
US6011538A (en) Method and apparatus for displaying images when an analog-to-digital converter in a digital display unit is unable to sample an analog display signal at a desired high sampling frequency
JP3883248B2 (ja) 画素数変換装置
JP2692593B2 (ja) カラー画像信号の処理装置
JPS63680A (ja) マルチウインドウ表示装置
JPH1138955A (ja) 画素数変換装置及び画素数変換方法
JPH01317081A (ja) 走査周波数変換装置
JPH1132306A (ja) テレビジョン映像方式変換回路
JPH10207432A (ja) 画素数変換装置
KR19990050337A (ko) 분할된 화면 동기 구현 방법 및 장치
JPS585785A (ja) 表示制御回路
JPH11112835A (ja) タイミング制御回路
JPH06326937A (ja) 画像信号変換装置
JPH06334917A (ja) テレビジョン信号方式別切換回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090814

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee