JPH1138955A - 画素数変換装置及び画素数変換方法 - Google Patents
画素数変換装置及び画素数変換方法Info
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- JPH1138955A JPH1138955A JP9188599A JP18859997A JPH1138955A JP H1138955 A JPH1138955 A JP H1138955A JP 9188599 A JP9188599 A JP 9188599A JP 18859997 A JP18859997 A JP 18859997A JP H1138955 A JPH1138955 A JP H1138955A
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路の不安定による表示画像の乱れを
回避し、かつ、生産コストを削減する。 【解決手段】 カウンタ１３には、ＮＡＮＤゲート１１
からの信号と、発振器３からの読出しクロックＲＣＫが
供給される。カウンタ１３は、ＮＡＮＤゲート１１から
のリセット信号ＨＲＳＴが供給される毎にリセットし
て、発振器３からの読出しクロックＲＣＫを所定数カウ
ントする毎に読出し開始パルスＲＤＳＴを出力してい
る。ここでは、カウンタ１３は、５水平同期期間に上記
読出し開始パルスＲＤＳＴを８発カウントするように設
定されている。すなわち、カウンタ１３は、５水平同期
期間毎にリセットしてカウントを行っているので、常に
水平同期信号との同期のとれた読出し開始パルスＲＤＳ
Ｔを出力することができる。
回避し、かつ、生産コストを削減する。 【解決手段】 カウンタ１３には、ＮＡＮＤゲート１１
からの信号と、発振器３からの読出しクロックＲＣＫが
供給される。カウンタ１３は、ＮＡＮＤゲート１１から
のリセット信号ＨＲＳＴが供給される毎にリセットし
て、発振器３からの読出しクロックＲＣＫを所定数カウ
ントする毎に読出し開始パルスＲＤＳＴを出力してい
る。ここでは、カウンタ１３は、５水平同期期間に上記
読出し開始パルスＲＤＳＴを８発カウントするように設
定されている。すなわち、カウンタ１３は、５水平同期
期間毎にリセットしてカウントを行っているので、常に
水平同期信号との同期のとれた読出し開始パルスＲＤＳ
Ｔを出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＣＤ（Liquid C
rystal Display）等の表示装置に、その画素数に応じた
映像信号を供給する画素数変換装置及び画素数変換方法
に関する。
rystal Display）等の表示装置に、その画素数に応じた
映像信号を供給する画素数変換装置及び画素数変換方法
に関する。
【０００２】
【従来の技術】ＬＣＤやＣＲＴ（Cathode Ray Tube）等
の表示装置は、有効画素数が固定である。したがって、
表示装置の有効画素数と表示装置に入力される映像信号
の有効期間から割り出される画素数とが一致しないこと
がある。
の表示装置は、有効画素数が固定である。したがって、
表示装置の有効画素数と表示装置に入力される映像信号
の有効期間から割り出される画素数とが一致しないこと
がある。
【０００３】例えば、６４０ドット×４８０ドットのＶ
ＧＡ（Video Graphics Array）フォーマットの映像信号
が、１０２４ドット×７６８ドットのＸＧＡ（eXtended
Graphics Array）フォーマットに対応する表示装置に
供給される場合において、映像信号のフォーマットをＶ
ＧＡからＸＧＡに変換して、この映像信号を表示装置に
供給する画素数変換装置が必要となる。
ＧＡ（Video Graphics Array）フォーマットの映像信号
が、１０２４ドット×７６８ドットのＸＧＡ（eXtended
Graphics Array）フォーマットに対応する表示装置に
供給される場合において、映像信号のフォーマットをＶ
ＧＡからＸＧＡに変換して、この映像信号を表示装置に
供給する画素数変換装置が必要となる。
【０００４】ここで、従来の画素数変換装置は、例えば
図６に示すように、入力映像信号から分離された同期信
号に基づいて書込クロックＷＣＫを生成するＰＬＬ（Ph
aseLocked Loop）回路１０１と、ＰＬＬ回路１０１で発
生する書込クロックＷＣＫに基づいて駆動するＡ／Ｄコ
ンバータ１０２と、映像信号を１フィールド期間毎に記
憶するフィールドメモリ１０３と、固定周波数で発振す
る発振器１０４と、発振器１０４からのクロックに基づ
いて映像信号の画素数変換の処理を行うスキャンコンバ
ータ１０５と、発振器１０４からのクロックに基づいて
駆動するＤ／Ａコンバータ１０６とを備える。
図６に示すように、入力映像信号から分離された同期信
号に基づいて書込クロックＷＣＫを生成するＰＬＬ（Ph
aseLocked Loop）回路１０１と、ＰＬＬ回路１０１で発
生する書込クロックＷＣＫに基づいて駆動するＡ／Ｄコ
ンバータ１０２と、映像信号を１フィールド期間毎に記
憶するフィールドメモリ１０３と、固定周波数で発振す
る発振器１０４と、発振器１０４からのクロックに基づ
いて映像信号の画素数変換の処理を行うスキャンコンバ
ータ１０５と、発振器１０４からのクロックに基づいて
駆動するＤ／Ａコンバータ１０６とを備える。
【０００５】Ａ／Ｄコンバータ１０２は、入力される映
像信号を所定のサンプリング間隔でディジタル化し、こ
れをフィールドメモリ１０３に供給する。
像信号を所定のサンプリング間隔でディジタル化し、こ
れをフィールドメモリ１０３に供給する。
【０００６】フィールドメモリ１０３は、ＰＬＬ回路１
０１からの書込クロックに同期して、Ａ／Ｄコンバータ
１０２からの映像データを記憶する。また、フィールド
メモリ１０３に記憶された映像データは、発振器１０４
からのクロック（読出しクロック）に同期して読み出さ
れる。
０１からの書込クロックに同期して、Ａ／Ｄコンバータ
１０２からの映像データを記憶する。また、フィールド
メモリ１０３に記憶された映像データは、発振器１０４
からのクロック（読出しクロック）に同期して読み出さ
れる。
【０００７】スキャンコンバータ１０５は、フィールド
メモリ１０３から読み出された映像データを所定の画素
数に変換して、Ｄ／Ａコンバータ１０６を介してアナロ
グ化された映像信号を表示部１０７に供給する。
メモリ１０３から読み出された映像データを所定の画素
数に変換して、Ｄ／Ａコンバータ１０６を介してアナロ
グ化された映像信号を表示部１０７に供給する。
【０００８】このように構成された上記画素数変換装置
のフィールドメモリ１０３は、図７に示すように、垂直
同期信号が供給されるとリセットして、１フィールド期
間毎に映像データが所定の書込みクロックＷＣＫに基づ
いて書き込まれ、そして、所定のアドレスからこの映像
データが所定の読出しクロックＲＣＫに基づいて読み出
される。これにより、表示部１０７には、画素数の変換
処理済みの映像信号が供給される。
のフィールドメモリ１０３は、図７に示すように、垂直
同期信号が供給されるとリセットして、１フィールド期
間毎に映像データが所定の書込みクロックＷＣＫに基づ
いて書き込まれ、そして、所定のアドレスからこの映像
データが所定の読出しクロックＲＣＫに基づいて読み出
される。これにより、表示部１０７には、画素数の変換
処理済みの映像信号が供給される。
【０００９】したがって、垂直方向、すなわり１フィー
ルド期間においては、書込みクロックと読出しクロック
は、垂直同期期間毎に同期している。一方、水平方向に
おいて、書込みクロックはフィールドメモリに書き込ま
れる映像データのフォーマットによって異なるものの、
読出しクロックは表示部１０７の画素数に対応している
ため画素変換率にかかわらず常に一定である。
ルド期間においては、書込みクロックと読出しクロック
は、垂直同期期間毎に同期している。一方、水平方向に
おいて、書込みクロックはフィールドメモリに書き込ま
れる映像データのフォーマットによって異なるものの、
読出しクロックは表示部１０７の画素数に対応している
ため画素変換率にかかわらず常に一定である。
【００１０】
【発明が解決しようとする課題】上述したように、フィ
ールドメモリ１０３の書込みクロックはＶＧＡやＸＧＡ
等の種々のフォーマットに応じてそれぞれ異なり、これ
に対して、読出しクロックはそれらのフォーマットに関
係なく一定である。すなわち、フィールドメモリ１０３
の書込みクロックと読出しクロックは同期していないた
め、フィールドメモリ１０３では、映像データの書込み
と読出しの位相がずれる。そこで、この位相のずれを吸
収するために大容量のメモリが必要となる。しかし、フ
ィールドメモリは高価なデバイスであり、システムのコ
スト増の問題となった。
ールドメモリ１０３の書込みクロックはＶＧＡやＸＧＡ
等の種々のフォーマットに応じてそれぞれ異なり、これ
に対して、読出しクロックはそれらのフォーマットに関
係なく一定である。すなわち、フィールドメモリ１０３
の書込みクロックと読出しクロックは同期していないた
め、フィールドメモリ１０３では、映像データの書込み
と読出しの位相がずれる。そこで、この位相のずれを吸
収するために大容量のメモリが必要となる。しかし、フ
ィールドメモリは高価なデバイスであり、システムのコ
スト増の問題となった。
【００１１】本願出願人は、このようなコスト増の問題
に対処すべく、フィールドメモリの代わりにラインメモ
リを用いた画素数変換装置を、特願平９−７８８６号に
おいて既に提案している。
に対処すべく、フィールドメモリの代わりにラインメモ
リを用いた画素数変換装置を、特願平９−７８８６号に
おいて既に提案している。
【００１２】しかし、この画素数変換装置は、書込みク
ロックと読出しクロックとの間で同期をかけるために、
書込み用のＰＬＬ回路だけでなく読出し用のＰＬＬ回路
を設けており、依然としてコスト増の要因となってい
た。また、ＰＬＬ回路が不安定になると、表示画像が乱
れ、画質の劣化をもたらすこともあった。
ロックと読出しクロックとの間で同期をかけるために、
書込み用のＰＬＬ回路だけでなく読出し用のＰＬＬ回路
を設けており、依然としてコスト増の要因となってい
た。また、ＰＬＬ回路が不安定になると、表示画像が乱
れ、画質の劣化をもたらすこともあった。
【００１３】一方、単に、読出し用のＰＬＬ回路の代わ
りに発振器を設けたとしても、書込みクロックと読出し
クロックの同期をとることができなければ、上述した画
素数変換処理ができなくなる問題が生じる。
りに発振器を設けたとしても、書込みクロックと読出し
クロックの同期をとることができなければ、上述した画
素数変換処理ができなくなる問題が生じる。
【００１４】本発明は、このような実情に鑑みてなされ
たものであり、ＰＬＬ回路の不安定による表示画像の乱
れを回避し、かつ、生産コストを削減することのできる
画素数変換装置及び画素数変換方法を提供することを目
的とする。
たものであり、ＰＬＬ回路の不安定による表示画像の乱
れを回避し、かつ、生産コストを削減することのできる
画素数変換装置及び画素数変換方法を提供することを目
的とする。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る画素数変換装置は、映像信号の画素
数を変換して、画素数変換処理後の映像信号を表示部に
供給する画素数変換装置において、映像信号に同期した
書込みクロックと所定周波数の読出しクロックを生成す
る書込みクロック生成手段と、水平同期信号の所定周期
毎にリセットし、上記読出しクロックを所定数毎にカウ
ントすることによって読出し開始パルスを生成する読出
し開始パルス生成手段と、上記書込みクロックに同期し
て上記映像信号を１ライン毎にそれぞれ記憶し、上記読
出し開始パルスが供給される毎に上記読出しクロックに
基づいて１ライン分の映像信号を読み出す複数のライン
メモリと、上記複数のラインメモリからそれぞれ読み出
された映像信号に補間処理を施して画素数を変換する画
素数変換処理手段とを備え、上記表示部は、上記読出し
開始パルスに同期して上記映像信号を水平方向に走査し
て映像を表示することを特徴とするものである。
めに、本発明に係る画素数変換装置は、映像信号の画素
数を変換して、画素数変換処理後の映像信号を表示部に
供給する画素数変換装置において、映像信号に同期した
書込みクロックと所定周波数の読出しクロックを生成す
る書込みクロック生成手段と、水平同期信号の所定周期
毎にリセットし、上記読出しクロックを所定数毎にカウ
ントすることによって読出し開始パルスを生成する読出
し開始パルス生成手段と、上記書込みクロックに同期し
て上記映像信号を１ライン毎にそれぞれ記憶し、上記読
出し開始パルスが供給される毎に上記読出しクロックに
基づいて１ライン分の映像信号を読み出す複数のライン
メモリと、上記複数のラインメモリからそれぞれ読み出
された映像信号に補間処理を施して画素数を変換する画
素数変換処理手段とを備え、上記表示部は、上記読出し
開始パルスに同期して上記映像信号を水平方向に走査し
て映像を表示することを特徴とするものである。
【００１６】本発明に係る画素数変換方法は、映像信号
の画素数を変換して、画素数変換処理後の映像信号を表
示部に供給する画素数変換方法において、映像信号に同
期した書込みクロックと所定周波数の読出しクロックを
生成し、水平同期信号の所定周期毎にリセットし、上記
読出しクロックを所定数毎にカウントすることによって
読出し開始パルスを生成し、上記書込みクロックに同期
して上記映像信号を１ライン毎にそれぞれ記憶し、上記
読出し開始パルスが供給される毎に、上記読出しクロッ
クに基づいて記憶した１ライン分の映像信号を読み出
し、読み出された映像信号に補間処理を施して画素数を
変換し、上記表示部は、上記読出し開始パルスに同期し
て画素数変換処理済みの映像信号を水平方向に走査して
映像を表示することを特徴とするものである。
の画素数を変換して、画素数変換処理後の映像信号を表
示部に供給する画素数変換方法において、映像信号に同
期した書込みクロックと所定周波数の読出しクロックを
生成し、水平同期信号の所定周期毎にリセットし、上記
読出しクロックを所定数毎にカウントすることによって
読出し開始パルスを生成し、上記書込みクロックに同期
して上記映像信号を１ライン毎にそれぞれ記憶し、上記
読出し開始パルスが供給される毎に、上記読出しクロッ
クに基づいて記憶した１ライン分の映像信号を読み出
し、読み出された映像信号に補間処理を施して画素数を
変換し、上記表示部は、上記読出し開始パルスに同期し
て画素数変換処理済みの映像信号を水平方向に走査して
映像を表示することを特徴とするものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。本発明は、比較的安
価なデバイスであるラインメモリを用いて、かつ、読出
し用のＰＬＬ回路を用いることなく映像信号の画素数を
変換するものであり、図１に示す画素数変換装置に適用
することができる。なお、本実施の形態では、５ライン
を８ラインに変換する場合を例に挙げて説明するが、本
発明はこれに限定されるものではない。
て、図面を参照しながら説明する。本発明は、比較的安
価なデバイスであるラインメモリを用いて、かつ、読出
し用のＰＬＬ回路を用いることなく映像信号の画素数を
変換するものであり、図１に示す画素数変換装置に適用
することができる。なお、本実施の形態では、５ライン
を８ラインに変換する場合を例に挙げて説明するが、本
発明はこれに限定されるものではない。
【００１８】上記画素数変換装置は、図１に示すよう
に、書込クロックＷＣＫを生成するＰＬＬ（Phase Lock
ed Loop ）回路１と、映像信号をディジタル化して映像
データを出力するＡ／Ｄコンバータ２と、読出しクロッ
クＲＣＫを生成する発振器３と、発振器３からの読出し
クロックＲＣＫ等に基づいて読出し開始パルスＲＤＳＴ
を生成する読出し開始パルス生成回路４と、Ａ／Ｄコン
バータ２からの映像データを記憶するラインメモリ５
と、ラインメモリ５から読み出される映像データを記憶
するラインメモリ６と、映像データの画素数の変換処理
を行うスキャンコンバータ７と、映像データをアナログ
化するＤ／Ａコンバータ８とを備え、例えばＬＣＤ（Li
quid Crystal Display）からなる表示部９に画素数変換
済みの映像信号を供給する。
に、書込クロックＷＣＫを生成するＰＬＬ（Phase Lock
ed Loop ）回路１と、映像信号をディジタル化して映像
データを出力するＡ／Ｄコンバータ２と、読出しクロッ
クＲＣＫを生成する発振器３と、発振器３からの読出し
クロックＲＣＫ等に基づいて読出し開始パルスＲＤＳＴ
を生成する読出し開始パルス生成回路４と、Ａ／Ｄコン
バータ２からの映像データを記憶するラインメモリ５
と、ラインメモリ５から読み出される映像データを記憶
するラインメモリ６と、映像データの画素数の変換処理
を行うスキャンコンバータ７と、映像データをアナログ
化するＤ／Ａコンバータ８とを備え、例えばＬＣＤ（Li
quid Crystal Display）からなる表示部９に画素数変換
済みの映像信号を供給する。
【００１９】ＰＬＬ回路１は、映像信号から分離して得
られた水平同期信号に同期している書込クロックＷＣＫ
を生成して、これをＡ／Ｄコンバータ２，ラインメモリ
５，及びラインメモリ６に供給する。
られた水平同期信号に同期している書込クロックＷＣＫ
を生成して、これをＡ／Ｄコンバータ２，ラインメモリ
５，及びラインメモリ６に供給する。
【００２０】Ａ／Ｄコンバータ２は、入力された映像信
号を、ＰＬＬ回路１からの書込クロックＲＣＫに基づく
所定のサンプリング間隔でディジタル化し、映像データ
をラインメモリ５及びスキャンコンバータ７に供給す
る。
号を、ＰＬＬ回路１からの書込クロックＲＣＫに基づく
所定のサンプリング間隔でディジタル化し、映像データ
をラインメモリ５及びスキャンコンバータ７に供給す
る。
【００２１】発振器３は、例えば水晶発振器からなり、
所定周波数の読出しクロックＲＣＫを生成し、この読出
しクロックＲＣＫを読出し開始パルス生成回路４に供給
する。
所定周波数の読出しクロックＲＣＫを生成し、この読出
しクロックＲＣＫを読出し開始パルス生成回路４に供給
する。
【００２２】上記読出し開始パルス生成回路４は、図２
に示すように、ＮＡＮＤゲート１１と、上記ＮＡＮＤゲ
ート１１からの信号を反転素子１２を介して入力するカ
ウンタ１３と、カウンタ１３からの出力をデコードする
デコーダ１４とを備える。
に示すように、ＮＡＮＤゲート１１と、上記ＮＡＮＤゲ
ート１１からの信号を反転素子１２を介して入力するカ
ウンタ１３と、カウンタ１３からの出力をデコードする
デコーダ１４とを備える。
【００２３】ＮＡＮＤゲート１１には、デコーダ１４の
出力信号と、図３に示す５水平同期周期毎にパルスが立
っているリセット信号ＨＲＳＴとが供給される。このリ
セット信号ＨＲＳＴは、図４に示すリセット信号生成回
路２０によって生成される。上記リセット信号生成回路
２０は、図４に示すように、水平同期信号を所定数カウ
ントするカウンタ２１と、カウンタ２１の出力をデコー
ドするデコーダ２２とを備える。カウンタ２１は、水平
同期信号を５つカウントすると１発出力し、デコーダ２
２の出力がある毎にリセットする。したがって、デコー
ダ２２は、常に、５水平同期周期毎にリセット信号ＨＲ
ＳＴを出力し、このリセット信号ＨＲＳＴを上述のＮＡ
ＮＤゲート１１に供給する。
出力信号と、図３に示す５水平同期周期毎にパルスが立
っているリセット信号ＨＲＳＴとが供給される。このリ
セット信号ＨＲＳＴは、図４に示すリセット信号生成回
路２０によって生成される。上記リセット信号生成回路
２０は、図４に示すように、水平同期信号を所定数カウ
ントするカウンタ２１と、カウンタ２１の出力をデコー
ドするデコーダ２２とを備える。カウンタ２１は、水平
同期信号を５つカウントすると１発出力し、デコーダ２
２の出力がある毎にリセットする。したがって、デコー
ダ２２は、常に、５水平同期周期毎にリセット信号ＨＲ
ＳＴを出力し、このリセット信号ＨＲＳＴを上述のＮＡ
ＮＤゲート１１に供給する。
【００２４】ＮＡＮＤゲート１１は、図２に示すよう
に、デコーダ１１の出力信号とリセット信号ＨＲＳＴと
の論理積の反転信号を出力し、この信号を上記反転素子
１２を介してカウンタ１３に供給する。
に、デコーダ１１の出力信号とリセット信号ＨＲＳＴと
の論理積の反転信号を出力し、この信号を上記反転素子
１２を介してカウンタ１３に供給する。
【００２５】なお、本実施の形態では、５ラインを８ラ
インに変換する場合を例に挙げて説明しているため、リ
セット信号ＨＲＳＴは５水平同期周期毎のパルスになっ
ているが、本発明はこれに限定されるものではない。例
えば、４ラインを６ラインに変換する場合は、リセット
信号ＨＲＳＴを４水平同期周期毎のパルスにすればよ
く、また、６ラインを９ラインに変換する場合は、リセ
ット信号ＨＲＳＴを６水平同期周期毎のパルスにすれば
よい。すなわち、上記リセット信号ＨＲＳＴは、ライン
数の変換処理に応じてＮＡＮＤゲート１１に供給される
ものである。
インに変換する場合を例に挙げて説明しているため、リ
セット信号ＨＲＳＴは５水平同期周期毎のパルスになっ
ているが、本発明はこれに限定されるものではない。例
えば、４ラインを６ラインに変換する場合は、リセット
信号ＨＲＳＴを４水平同期周期毎のパルスにすればよ
く、また、６ラインを９ラインに変換する場合は、リセ
ット信号ＨＲＳＴを６水平同期周期毎のパルスにすれば
よい。すなわち、上記リセット信号ＨＲＳＴは、ライン
数の変換処理に応じてＮＡＮＤゲート１１に供給される
ものである。
【００２６】カウンタ１３には、ＮＡＮＤゲート１１か
らの信号と、発振器３からの読出しクロックＲＣＫが供
給される。カウンタ１３は、ＮＡＮＤゲート１１からの
リセット信号ＨＲＳＴが供給される毎にリセットして、
発振器３からの読出しクロックＲＣＫを所定数カウント
する毎に図３に示す読出し開始パルスＲＤＳＴを出力し
ている。ここでは、カウンタ１３は、５水平同期期間に
上記読出し開始パルスＲＤＳＴを８発カウントするよう
に設定されている。すなわち、カウンタ１３は、５水平
同期期間毎にリセットして８発カウントを行っているの
で、常に水平同期信号との同期のとれた読出し開始パル
スＲＤＳＴを出力することができる。
らの信号と、発振器３からの読出しクロックＲＣＫが供
給される。カウンタ１３は、ＮＡＮＤゲート１１からの
リセット信号ＨＲＳＴが供給される毎にリセットして、
発振器３からの読出しクロックＲＣＫを所定数カウント
する毎に図３に示す読出し開始パルスＲＤＳＴを出力し
ている。ここでは、カウンタ１３は、５水平同期期間に
上記読出し開始パルスＲＤＳＴを８発カウントするよう
に設定されている。すなわち、カウンタ１３は、５水平
同期期間毎にリセットして８発カウントを行っているの
で、常に水平同期信号との同期のとれた読出し開始パル
スＲＤＳＴを出力することができる。
【００２７】なお、本実施の形態では、上述のように５
ラインを８ラインに変換する場合を例に挙げて説明して
いるため、上記カウンタ１３は５水平同期周期で読出し
開始パルスＲＤＳＴを８発カウントするように設定され
ているが、本発明はこれに限定されるものではない。例
えば、４ラインを６ラインに変換する場合は、カウンタ
１３を４水平同期期間で６発カウントするように設定す
ればよく、６ラインを９ラインに変換する場合は、カウ
ンタ１３を６水平同期期間で９発カウントするように設
定すればよい。
ラインを８ラインに変換する場合を例に挙げて説明して
いるため、上記カウンタ１３は５水平同期周期で読出し
開始パルスＲＤＳＴを８発カウントするように設定され
ているが、本発明はこれに限定されるものではない。例
えば、４ラインを６ラインに変換する場合は、カウンタ
１３を４水平同期期間で６発カウントするように設定す
ればよく、６ラインを９ラインに変換する場合は、カウ
ンタ１３を６水平同期期間で９発カウントするように設
定すればよい。
【００２８】デコーダ１４は、カウンタ１３からの読出
し開始パルスＲＤＳＴを出力するとともに、その読出し
開始パルスＲＤＳＴと同期のとれた、かつ、読出し開始
パルスＲＤＳＴを反転した表示開始パルスＨＳＴを出力
する。なお、デコーダ１４は、例えば、読出し開始パル
スＲＤＳＴ等を出力する直前に読出しクロックＲＣＫと
同じパルス幅の信号をＮＡＮＤゲート１１に供給する。
これにより、ＮＡＮＤゲート１１は、最適なタイミング
でカウンタ１３にリセットをかけている。そして、デコ
ーダ１４は、読出し開始パルスＲＤＳＴをラインメモリ
５，ラインメモリ６，スキャンコンバータ７及びＤ／Ａ
コンバータ８に供給し、表示開始パルスＨＳＴを表示部
９に供給する。
し開始パルスＲＤＳＴを出力するとともに、その読出し
開始パルスＲＤＳＴと同期のとれた、かつ、読出し開始
パルスＲＤＳＴを反転した表示開始パルスＨＳＴを出力
する。なお、デコーダ１４は、例えば、読出し開始パル
スＲＤＳＴ等を出力する直前に読出しクロックＲＣＫと
同じパルス幅の信号をＮＡＮＤゲート１１に供給する。
これにより、ＮＡＮＤゲート１１は、最適なタイミング
でカウンタ１３にリセットをかけている。そして、デコ
ーダ１４は、読出し開始パルスＲＤＳＴをラインメモリ
５，ラインメモリ６，スキャンコンバータ７及びＤ／Ａ
コンバータ８に供給し、表示開始パルスＨＳＴを表示部
９に供給する。
【００２９】ラインメモリ５は、ＰＬＬ回路１からの書
込クロックＲＣＫに同期して映像データが書き込まれ
る。また、ラインメモリ５は、発振器３から読出しクロ
ックＲＣＫが供給されて、読出し開始パルス生成回路４
からの読出し開始パルスＲＤＳＴに同期して１ライン毎
に映像データが読み出され、これをラインメモリ６及び
スキャンコンバータ７に供給する。
込クロックＲＣＫに同期して映像データが書き込まれ
る。また、ラインメモリ５は、発振器３から読出しクロ
ックＲＣＫが供給されて、読出し開始パルス生成回路４
からの読出し開始パルスＲＤＳＴに同期して１ライン毎
に映像データが読み出され、これをラインメモリ６及び
スキャンコンバータ７に供給する。
【００３０】ラインメモリ６は、ＰＬＬ回路１からの書
込みクロックに同期して、ラインメモリ５で読み出され
た映像データが書き込まれる。従って、ラインメモリ６
には、ラインメモリ５に比べて１水平期間遅延した映像
データが書き込まれることになる。また、ラインメモリ
６は、発振器３から読出しクロックが供給されて、読出
し開始パルス生成回路４からの読出し開始パルスＲＤＳ
Ｔに同期して１ライン毎に映像データが読み出される。
込みクロックに同期して、ラインメモリ５で読み出され
た映像データが書き込まれる。従って、ラインメモリ６
には、ラインメモリ５に比べて１水平期間遅延した映像
データが書き込まれることになる。また、ラインメモリ
６は、発振器３から読出しクロックが供給されて、読出
し開始パルス生成回路４からの読出し開始パルスＲＤＳ
Ｔに同期して１ライン毎に映像データが読み出される。
【００３１】具体的には、ラインメモリ５からは、図５
に示すように、上記読出し開始パルスＲＤＳＴに同期し
て１ライン目の映像データが１回、２ライン目の映像デ
ータが２回、３ライン目の映像データが１回、・・・読
み出される。また、ラインメモリ６からは、１ライン目
の映像データが２回、２ライン目の映像データが１回、
３ライン目の映像データが２回、・・・読み出される。
なお、ラインメモリ６から読み出される映像データは、
図５に示すように、ラインメモリ５から読み出される映
像データに対して１ライン（１水平同期期間）分遅延し
ている。
に示すように、上記読出し開始パルスＲＤＳＴに同期し
て１ライン目の映像データが１回、２ライン目の映像デ
ータが２回、３ライン目の映像データが１回、・・・読
み出される。また、ラインメモリ６からは、１ライン目
の映像データが２回、２ライン目の映像データが１回、
３ライン目の映像データが２回、・・・読み出される。
なお、ラインメモリ６から読み出される映像データは、
図５に示すように、ラインメモリ５から読み出される映
像データに対して１ライン（１水平同期期間）分遅延し
ている。
【００３２】なお、補間のタップ数は、必要なラインメ
モリの本数によって決定される。本実施の形態では、ラ
インメモリが２つである２タップのものであるため、２
本のラインメモリ５，６が異なるラインの映像データを
読み出している。なお、本発明は、このタップ数は限定
されるものではないのは勿論である。
モリの本数によって決定される。本実施の形態では、ラ
インメモリが２つである２タップのものであるため、２
本のラインメモリ５，６が異なるラインの映像データを
読み出している。なお、本発明は、このタップ数は限定
されるものではないのは勿論である。
【００３３】スキャンコンバータ７は、ラインメモリ５
及びラインメモリ６から読み出された映像データにそれ
ぞれ所定の重み付けを行って画素数の変換処理を行う。
及びラインメモリ６から読み出された映像データにそれ
ぞれ所定の重み付けを行って画素数の変換処理を行う。
【００３４】ここでは、スキャンコンバータ７は、ライ
ン数の変換比率に応じて補間係数を生成し、この補間係
数の前後にあるラインの映像データに基づいて、重み付
け処理のされた映像データを出力する。この補間係数
は、連続する２ラインの映像データを用いて重み付けを
行うためのものである。
ン数の変換比率に応じて補間係数を生成し、この補間係
数の前後にあるラインの映像データに基づいて、重み付
け処理のされた映像データを出力する。この補間係数
は、連続する２ラインの映像データを用いて重み付けを
行うためのものである。
【００３５】具体的には、スキャンコンバータ７は、Ｘ
本のラインをＹ本のラインに、つまり１ラインをＹ／Ｘ
ラインに変換処理する場合、補間係数（ｎ・Ｘ／Ｙ）を
生成する。但し、ｎ＝０，１，２，・・・であるものと
する。
本のラインをＹ本のラインに、つまり１ラインをＹ／Ｘ
ラインに変換処理する場合、補間係数（ｎ・Ｘ／Ｙ）を
生成する。但し、ｎ＝０，１，２，・・・であるものと
する。
【００３６】スキャンコンバータ７は、上記補間係数に
基づいて映像データの重み付けを行う。ここで、Ｐを整
数、Ｑを小数点以下の値として式（１）が成立する。
基づいて映像データの重み付けを行う。ここで、Ｐを整
数、Ｑを小数点以下の値として式（１）が成立する。
【００３７】 Ｐ＋Ｑ＝ｎ・Ｘ／Ｙ ・・・・・・・・・・（１） さらに、式（２）も成立する。
【００３８】 Ｐ＜（ｎ・Ｘ／Ｙ）＜Ｐ＋１ ・・・・・・・・・・（２） このとき、Ｐは補間係数の直前のライン、（Ｐ＋１）が
補間係数の直後のライン、Ｑは重み付け係数を示す。ス
キャンコンバータ７は、（Ｐ＋１）ラインの映像データ
に重み付けＱをして、Ｐラインの映像データに重み付け
（１−Ｑ）をして補間処理を行う。
補間係数の直後のライン、Ｑは重み付け係数を示す。ス
キャンコンバータ７は、（Ｐ＋１）ラインの映像データ
に重み付けＱをして、Ｐラインの映像データに重み付け
（１−Ｑ）をして補間処理を行う。
【００３９】ここで、Ａ／Ｄコンバータ１から供給され
る（Ｐ＋１）ラインの映像データのレベルをＳP+1 、ラ
インメモリ２から供給されるＰラインの映像データのレ
ベルをＳP とおくと、重み付けされた映像データＳは、
式（３）により求められる。
る（Ｐ＋１）ラインの映像データのレベルをＳP+1 、ラ
インメモリ２から供給されるＰラインの映像データのレ
ベルをＳP とおくと、重み付けされた映像データＳは、
式（３）により求められる。
【００４０】 Ｓ＝（１−Ｑ）・ＳP ＋Ｑ・ＳP+1 ・・・・・・・・・・（３） 本実施の形態では、５本のライン数を８本に、つまり１
ラインを８／５ラインにしている。よって、スキャンコ
ンバータ７は、補間係数 0，0.6，1.2，1.8，2.5， ・
・・を生成する。このとき、スキャンコンバータ７は、
以下のように映像データＳを出力する。
ラインを８／５ラインにしている。よって、スキャンコ
ンバータ７は、補間係数 0，0.6，1.2，1.8，2.5， ・
・・を生成する。このとき、スキャンコンバータ７は、
以下のように映像データＳを出力する。
【００４１】 Ｓ＝Ｓ0 （０のとき） Ｓ＝０．４・Ｓ0 ＋０．６・Ｓ1 （０．６のとき） Ｓ＝０．８・Ｓ1 ＋０．２・Ｓ2 （１．２のとき） Ｓ＝０．２・Ｓ1 ＋０．８・Ｓ2 （１．８のとき） Ｓ＝０．５・Ｓ2 ＋０．５・Ｓ3 （２．５のとき） そして、上述のようにスキャンコンバータ７で補間処理
された映像データは、Ｄ／Ａコンバータ８を介して、表
示部９に供給される。一方、上述したように、ラインメ
モリ５，６と表示部９にはそれそれ同期のとれた読出し
開始パルスＲＤＳＴ及び表示開始パルスＨＳＴが供給さ
れる。よって、表示部９は、Ｄ／Ａコンバータ８から供
給される変換処理済みの映像信号に同期して駆動され、
拡大した映像を表示することができる。
された映像データは、Ｄ／Ａコンバータ８を介して、表
示部９に供給される。一方、上述したように、ラインメ
モリ５，６と表示部９にはそれそれ同期のとれた読出し
開始パルスＲＤＳＴ及び表示開始パルスＨＳＴが供給さ
れる。よって、表示部９は、Ｄ／Ａコンバータ８から供
給される変換処理済みの映像信号に同期して駆動され、
拡大した映像を表示することができる。
【００４２】以上のように、上記画素数変換装置は、入
力された映像信号の５ラインを８ラインに変換してこの
周期で補間処理を繰り返すことにより、映像信号の画素
数を１．６倍にすることができる。また、メモリ上の追
い越しを避けるため、数ライン程度の容量を持つライン
メモリが必要になるが、その容量は従来に比べて大幅に
削減することができ、また、コストの削減を図ることも
できる。
力された映像信号の５ラインを８ラインに変換してこの
周期で補間処理を繰り返すことにより、映像信号の画素
数を１．６倍にすることができる。また、メモリ上の追
い越しを避けるため、数ライン程度の容量を持つライン
メモリが必要になるが、その容量は従来に比べて大幅に
削減することができ、また、コストの削減を図ることも
できる。
【００４３】さらに、読出し用のＰＬＬ回路を設けるこ
となく、メモリ５，６の書込みクロックと読出し開始パ
ルスＲＤＳＴの同期をとることができるので、生産コス
トを削減することができるとともに、ＰＬＬ回路の不安
定性にともなう表示映像の乱れを回避することができ
る。
となく、メモリ５，６の書込みクロックと読出し開始パ
ルスＲＤＳＴの同期をとることができるので、生産コス
トを削減することができるとともに、ＰＬＬ回路の不安
定性にともなう表示映像の乱れを回避することができ
る。
【００４４】なお、本発明は、上述の実施の形態に限定
されるものではなく、例えばラインメモリを２以上用い
てもよい。このとき、各ラインメモリは、直列に接続さ
れて、ＰＬＬ回路１からの書込みクロックに同期して映
像データを書き込み、読出し開始パルス生成回路４から
の読出し開始パルスＲＤＳＴに同期して映像データを読
み出すようにすればよい。これにより、スキャンコンバ
ータ７は、各ラインメモリから読み出された映像データ
に基づいて補間ラインの補間データを生成することが可
能となる。
されるものではなく、例えばラインメモリを２以上用い
てもよい。このとき、各ラインメモリは、直列に接続さ
れて、ＰＬＬ回路１からの書込みクロックに同期して映
像データを書き込み、読出し開始パルス生成回路４から
の読出し開始パルスＲＤＳＴに同期して映像データを読
み出すようにすればよい。これにより、スキャンコンバ
ータ７は、各ラインメモリから読み出された映像データ
に基づいて補間ラインの補間データを生成することが可
能となる。
【００４５】また、本実施の形態では、表示部としてＬ
ＣＤを例に挙げて説明したが、本発明はこれに限定され
るものではなく、例えばＣＲＴ（Cathode Ray Tube）を
適用することができるのは勿論である。
ＣＤを例に挙げて説明したが、本発明はこれに限定され
るものではなく、例えばＣＲＴ（Cathode Ray Tube）を
適用することができるのは勿論である。
【００４６】
【発明の効果】以上詳細に説明したように、本発明に係
る画素数変換装置及び画素数変換方法によれば、水平同
期信号の所定周期毎にリセットし、上記読出しクロック
を所定数毎にカウントすることによって読出し開始パル
スを生成し、上記書込みクロックに同期して上記映像信
号を１ライン毎にそれぞれ記憶し、上記読出し開始パル
スが供給される毎に上記読出しクロックに基づいて１ラ
イン分の映像信号を読み出しているので、書込みクロッ
クと読出し開始パルスとの同期をとるためにＰＬＬ回路
を設ける必要がなくなるので、生産コストの削減を図る
ことができるとともに、ＰＬＬ回路の不安定性による表
示映像の乱れも回避することができる。
る画素数変換装置及び画素数変換方法によれば、水平同
期信号の所定周期毎にリセットし、上記読出しクロック
を所定数毎にカウントすることによって読出し開始パル
スを生成し、上記書込みクロックに同期して上記映像信
号を１ライン毎にそれぞれ記憶し、上記読出し開始パル
スが供給される毎に上記読出しクロックに基づいて１ラ
イン分の映像信号を読み出しているので、書込みクロッ
クと読出し開始パルスとの同期をとるためにＰＬＬ回路
を設ける必要がなくなるので、生産コストの削減を図る
ことができるとともに、ＰＬＬ回路の不安定性による表
示映像の乱れも回避することができる。
【図１】本発明を適用した画素数変換装置の具体的な構
成を示すブロック図である。
成を示すブロック図である。
【図２】上記画素数変換装置の読出し信号生成回路の構
成を示すブロック図である。
成を示すブロック図である。
【図３】上記読出し回路のカウンタ及びデコーダの動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図４】上記画素数変換装置のリセット信号生成回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】上記画素数変換装置による補間処理を説明する
タイミングチャートである。
タイミングチャートである。
【図６】従来の画素数変換装置の構成を示すブロック図
である。
である。
【図７】上記画素数変換装置のフィールドメモリへの映
像データの書込み及び読出しを説明するタイミングチャ
ートである。
像データの書込み及び読出しを説明するタイミングチャ
ートである。
３ 発振器、４ 読出し開始パルス生成回路、５，６
ラインメモリ、７ スキャンコンバータ
ラインメモリ、７ スキャンコンバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/18 Ｇ０９Ｇ 5/18 Ｈ０４Ｎ 5/45 Ｈ０４Ｎ 5/45 5/66 5/66 Ｚ
Claims (4)
- 【請求項１】 映像信号の画素数を変換して、画素数変
換処理後の映像信号を表示部に供給する画素数変換装置
において、 映像信号に同期した書込みクロックと所定周波数の読出
しクロックを生成する書込みクロック生成手段と、 水平同期信号の所定周期毎にリセットし、上記読出しク
ロックを所定数毎にカウントすることによって読出し開
始パルスを生成する読出し開始パルス生成手段と、 上記書込みクロックに同期して上記映像信号を１ライン
毎にそれぞれ記憶し、上記読出し開始パルスが供給され
る毎に上記読出しクロックに基づいて１ライン分の映像
信号を読み出す複数のラインメモリと、 上記複数のラインメモリからそれぞれ読み出された映像
信号に補間処理を施して画素数を変換する画素数変換処
理手段とを備え、 上記表示部は、上記読出し開始パルスに同期して上記映
像信号を水平方向に走査して映像を表示することを特徴
とする画素数変換装置。 - 【請求項２】 上記映像信号のＸ本のラインをＹ本のラ
インに変換処理する場合において、 上記読出し開始パルス生成手段は、Ｘ水平同期期間毎に
リセットし、上記読出しクロックを上記Ｘ水平同期期間
でＹ発カウントすることによって上記読出し開始パルス
を生成することを特徴とする請求項１記載の画素数変換
装置。 - 【請求項３】 映像信号の画素数を変換して、画素数変
換処理後の映像信号を表示部に供給する画素数変換方法
において、 映像信号に同期した書込みクロックと所定周波数の読出
しクロックを生成し、 水平同期信号の所定周期毎にリセットし、上記読出しク
ロックを所定数毎にカウントすることによって読出し開
始パルスを生成し、 上記書込みクロックに同期して上記映像信号を１ライン
毎にそれぞれ記憶し、 上記読出し開始パルスが供給される毎に、上記読出しク
ロックに基づいて記憶した１ライン分の映像信号を読み
出し、 読み出された映像信号に補間処理を施して画素数を変換
し、 上記表示部は、上記読出し開始パルスに同期して画素数
変換処理済みの映像信号を水平方向に走査して映像を表
示することを特徴とする画素数変換方法。 - 【請求項４】 上記映像信号のＸ本のラインをＹ本のラ
インに変換処理する場合において、 Ｘ水平同期期間毎にリセットし、上記読出しクロックを
上記Ｘ水平同期期間でＹ発カウントすることによって上
記読出し開始パルスを生成することを特徴とする請求項
３記載の画素数変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188599A JPH1138955A (ja) | 1997-07-14 | 1997-07-14 | 画素数変換装置及び画素数変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188599A JPH1138955A (ja) | 1997-07-14 | 1997-07-14 | 画素数変換装置及び画素数変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138955A true JPH1138955A (ja) | 1999-02-12 |
Family
ID=16226488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188599A Withdrawn JPH1138955A (ja) | 1997-07-14 | 1997-07-14 | 画素数変換装置及び画素数変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1138955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747640B2 (en) | 2000-10-24 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
-
1997
- 1997-07-14 JP JP9188599A patent/JPH1138955A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747640B2 (en) | 2000-10-24 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
| US7675480B2 (en) | 2000-10-24 | 2010-03-09 | Mitsubishi Denki Kabushiki Kaisha | Image display device and image display method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |