JP2570344B2 - 画像表示装置 - Google Patents
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- JP2570344B2 JP2570344B2 JP62312802A JP31280287A JP2570344B2 JP 2570344 B2 JP2570344 B2 JP 2570344B2 JP 62312802 A JP62312802 A JP 62312802A JP 31280287 A JP31280287 A JP 31280287A JP 2570344 B2 JP2570344 B2 JP 2570344B2
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0414—Vertical resolution change
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示画面の解像度が固定されている画像表示
装置、特に液晶表示パネルあるいはプラズマ表示パネル
等を用いた画像表示装置に関する。
装置、特に液晶表示パネルあるいはプラズマ表示パネル
等を用いた画像表示装置に関する。
近年、液晶表示パネルあるいはプラズマ表示パネル等
の表示パネルにおいて技術革新、低価格化が進み、パー
ソナルコンピユータにおいてもこれらの表示パネルを用
いた可搬型のものが普及してきている。
の表示パネルにおいて技術革新、低価格化が進み、パー
ソナルコンピユータにおいてもこれらの表示パネルを用
いた可搬型のものが普及してきている。
従来パーソナルコンピユータに対応するソフトウエア
は過去開発されたものを含めて多数流通しているが、表
示媒体の技術進歩に伴い、一般に以前に開発されたソフ
トウエアに対応する表示画面の解像度は、新しく開発さ
れたソフトウエアに対応する表示画面のそれに比べ低
い。したがつて、一台のパーソナルコンピユータにおい
て利用されるソフトウエアに対応する表示画面の解像度
は複数存在することになる。ところで表示パネルは通常
表示画面の解像度は固定であり、この表示パネルを用い
て表示パネルの解像度より低い表示画面をもつソフトウ
エアを動作させた場合表示画面は表示パネルの画面サイ
ズより小さくなる。例えば、640ドツト×480ドツト（縦
×横）の解像度をもつ表示パネルを用いて、640ドツト
×200ドツトの画面を表示した場合、第２図に示すよう
に表示画面は全体の5/12と半分以下になり、全体の7/12
は非表示部分である。このため表示画面は小さくなり見
にくく高解像度の表示パネルを用いた特徴が生かされて
こない。
は過去開発されたものを含めて多数流通しているが、表
示媒体の技術進歩に伴い、一般に以前に開発されたソフ
トウエアに対応する表示画面の解像度は、新しく開発さ
れたソフトウエアに対応する表示画面のそれに比べ低
い。したがつて、一台のパーソナルコンピユータにおい
て利用されるソフトウエアに対応する表示画面の解像度
は複数存在することになる。ところで表示パネルは通常
表示画面の解像度は固定であり、この表示パネルを用い
て表示パネルの解像度より低い表示画面をもつソフトウ
エアを動作させた場合表示画面は表示パネルの画面サイ
ズより小さくなる。例えば、640ドツト×480ドツト（縦
×横）の解像度をもつ表示パネルを用いて、640ドツト
×200ドツトの画面を表示した場合、第２図に示すよう
に表示画面は全体の5/12と半分以下になり、全体の7/12
は非表示部分である。このため表示画面は小さくなり見
にくく高解像度の表示パネルを用いた特徴が生かされて
こない。
本発明は上記のような問題点を解決するためになされ
たもので、表示画像の解像度が固定された表示パネル上
に表示パネルの解像度よりも低い解像度をもつた画面を
表示する場合でも、表示パネルの画面一杯に表示し見易
い画面を出すことができる画像表示装置を提供すること
を目的とする。
たもので、表示画像の解像度が固定された表示パネル上
に表示パネルの解像度よりも低い解像度をもつた画面を
表示する場合でも、表示パネルの画面一杯に表示し見易
い画面を出すことができる画像表示装置を提供すること
を目的とする。
本発明に係る画像表示装置は、プログラマブルカウン
タにカウンタを付加しこのカウンタの出力により、プロ
グラマブルカウンタのカウントアツプを制御したことに
ある。
タにカウンタを付加しこのカウンタの出力により、プロ
グラマブルカウンタのカウントアツプを制御したことに
ある。
表示パネルの解像度より低い表示画面を画面一杯に表
示するようにしたものである。
示するようにしたものである。
第１図は、本発明の一実施例である画像表示装置を示
すブロツク構成図である。同図において（１）は入力源
回路であり、マイクロプロセツサ等で構成され、リフレ
ツシユメモリ（４）へ画素データを入力するものであ
る。（２）はメモリアドレス発生回路であり、表示画面
の同期信号発生回路（５）及び表示タイミング発生回路
（６）より信号を受け、表示すべき画素データが保存さ
れるリフレツシユメモリ（４）のアドレスを出力する。
アドレスセレクタ（３）は、リフレツシユメモリ（４）
の画素データを入力源回路（１）が読み書きする場合に
は入力源回路（１）のアドレスを選択し、表示のために
リフレッシュメモリ（４）の画素データを読み出す場合
にはメモリアドレス発生回路（２）の出力を選択する。
リフレツシユメモリ（４）からメモリアドレス発生回路
（２）の出力アドレスにより読み出された画素データは
ビデオ回路（７）に入力され、同期信号に同期させて、
表示パネル（８）の入力形式に合つた信号に変換され出
力される。
すブロツク構成図である。同図において（１）は入力源
回路であり、マイクロプロセツサ等で構成され、リフレ
ツシユメモリ（４）へ画素データを入力するものであ
る。（２）はメモリアドレス発生回路であり、表示画面
の同期信号発生回路（５）及び表示タイミング発生回路
（６）より信号を受け、表示すべき画素データが保存さ
れるリフレツシユメモリ（４）のアドレスを出力する。
アドレスセレクタ（３）は、リフレツシユメモリ（４）
の画素データを入力源回路（１）が読み書きする場合に
は入力源回路（１）のアドレスを選択し、表示のために
リフレッシュメモリ（４）の画素データを読み出す場合
にはメモリアドレス発生回路（２）の出力を選択する。
リフレツシユメモリ（４）からメモリアドレス発生回路
（２）の出力アドレスにより読み出された画素データは
ビデオ回路（７）に入力され、同期信号に同期させて、
表示パネル（８）の入力形式に合つた信号に変換され出
力される。
第８図は、第１図におけるメモリアドレス発生回路
（２）の一実施例である。同図において、（20）はプロ
グラマブルライン・カウンタで、入力にアンド回路（2
5）の出力（100）が印加されるごとにカウント・アツプ
する。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、リフレツシ
ユメモリ（４）のアドレスに変換され信号（103）とし
て出力される。一方、水平同期信号パルス（101）は、
Ｍ進カウンタ（22）及びＮ進カウンタ（23）にクロツク
として入力される。Ｍ進カウンタ（22）及びＮ進カウン
タ（23）の出力（104），（105）は出力制御回路（24）
に入力される。出力制御回路（24）の出力（106）はア
ンド回路（25）の一方の入力となり、すなわち出力制御
回路（24）の出力が“Low"（Ｌ）レベルの間はプログラ
マブルラインカウンタ（20）への水平同期信号パルス
（101）の入力は禁止される。
（２）の一実施例である。同図において、（20）はプロ
グラマブルライン・カウンタで、入力にアンド回路（2
5）の出力（100）が印加されるごとにカウント・アツプ
する。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、リフレツシ
ユメモリ（４）のアドレスに変換され信号（103）とし
て出力される。一方、水平同期信号パルス（101）は、
Ｍ進カウンタ（22）及びＮ進カウンタ（23）にクロツク
として入力される。Ｍ進カウンタ（22）及びＮ進カウン
タ（23）の出力（104），（105）は出力制御回路（24）
に入力される。出力制御回路（24）の出力（106）はア
ンド回路（25）の一方の入力となり、すなわち出力制御
回路（24）の出力が“Low"（Ｌ）レベルの間はプログラ
マブルラインカウンタ（20）への水平同期信号パルス
（101）の入力は禁止される。
第４図は、第３図における出力制御回路（24）の一実
施例である。同図において、（26）はアンド回路（29）
及び（30）の出力（114），（115）が２入力となるアン
ド回路であり、この出力はＤ型フリツプフロツプ（27）
のＤ入力（107）となる。Ｄ型フリツプフロツプ（27）
のクロツクは水平同期信号パルス（101）が入力され、
その立ち下りに同期して入力（107）は出力（108）へ伝
達される。（28）はＤ型フリツプフロツプ（27）の出力
（108）,M進カウンタ（22）の出力（104），及びＮ進カ
ウンタ（23）の出力（105）が入力となる入力ノア回路
であり、出力はアンド回路（25）の一方の入力（106）
である。すなわち、ノア回路（28）の３入力（104），
（105），（108）のうち少なくとも１入力が“High"
（Ｈ）レベルであれば、出力（106）はＬレベルになり
プログラマブルラインカウンタ（20）へはクロツクとし
て水平同期信号パルス（101）が供給されない。また、
アンド回路（29）及び（30）の出力（114）及び（115）
は、それぞれ入力（124）及び（125）によつて制御さ
れ、これらの入力がＨレベルの場合のみ、それぞれＭ進
カウンタ（22）及びＮ進カウンタ（23）の出力（104）
及び（105）がアンド回路（29）及び（30）の出力（11
4）及び（115）へ伝達される。
施例である。同図において、（26）はアンド回路（29）
及び（30）の出力（114），（115）が２入力となるアン
ド回路であり、この出力はＤ型フリツプフロツプ（27）
のＤ入力（107）となる。Ｄ型フリツプフロツプ（27）
のクロツクは水平同期信号パルス（101）が入力され、
その立ち下りに同期して入力（107）は出力（108）へ伝
達される。（28）はＤ型フリツプフロツプ（27）の出力
（108）,M進カウンタ（22）の出力（104），及びＮ進カ
ウンタ（23）の出力（105）が入力となる入力ノア回路
であり、出力はアンド回路（25）の一方の入力（106）
である。すなわち、ノア回路（28）の３入力（104），
（105），（108）のうち少なくとも１入力が“High"
（Ｈ）レベルであれば、出力（106）はＬレベルになり
プログラマブルラインカウンタ（20）へはクロツクとし
て水平同期信号パルス（101）が供給されない。また、
アンド回路（29）及び（30）の出力（114）及び（115）
は、それぞれ入力（124）及び（125）によつて制御さ
れ、これらの入力がＨレベルの場合のみ、それぞれＭ進
カウンタ（22）及びＮ進カウンタ（23）の出力（104）
及び（105）がアンド回路（29）及び（30）の出力（11
4）及び（115）へ伝達される。
第５図は、第１図，第３図，第４図に示された本発明
の一実施例の動作説明を行なうためのタイミング・チヤ
ートである。ただし同図においてはＭ進カウンタ及びＮ
進カウンタは各々８進カウンタ及び６進カウンタとなつ
ている。
の一実施例の動作説明を行なうためのタイミング・チヤ
ートである。ただし同図においてはＭ進カウンタ及びＮ
進カウンタは各々８進カウンタ及び６進カウンタとなつ
ている。
第５図（１）は垂直400ラインの画面に垂直350のライ
ンの画面データを400ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は35進にセツトされている。ま
た、入力（125）がＬレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（105）はアンド回路（30）の出
力（115）に伝達されず常にＬレベルになる。さらに出
力（115）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（124）はＨレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達される。したがつてノア回路（28）の
出力（106）は、出力（114）の極性を反転した信号とな
る。すなわち、出力（106）は水平同期信号パルス（10
1）を８個カウントするごとに１クロツクの間Ｌレベル
になり、その他の間はＨレベルである。したがつてアン
ド回路（25）の出力（100）は、水平同期信号パルス（1
01）に比べて８パルスごとに１パルス抜けた信号とな
り、プログラマブルラインカウンタ（20）のカウンタ値
は、パルスが抜けた期間は２パルスにわたつて同じ値に
なり進まない。プログラマブルラインカウンタ（20）の
出力（102）はアドレス変換回路（21）に入力され、ア
ドレス変換回路（21）の出力（103）がリフレツシユメ
モリ（４）のアドレスを制御する。したがつて、入力
（100）で水平同期パルスが抜けている区間では２パル
スの区間にわたつてリフレツシユメモリ（４）内の同じ
表示ラインの画素データを読み出し表示することにな
る。すなわち、第５図（１）の場合であれば、表示画面
の第８表示ラインと第９表示ラインは両方とも第８表示
ラインの画素データが表示される。したがつて表示ライ
ン40本に対し表示される画素データは35本分であり、垂
直400ラインの画面に対し、350ライン分の画素データだ
けで400ラインの表示がされる。
ンの画面データを400ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は35進にセツトされている。ま
た、入力（125）がＬレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（105）はアンド回路（30）の出
力（115）に伝達されず常にＬレベルになる。さらに出
力（115）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（124）はＨレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達される。したがつてノア回路（28）の
出力（106）は、出力（114）の極性を反転した信号とな
る。すなわち、出力（106）は水平同期信号パルス（10
1）を８個カウントするごとに１クロツクの間Ｌレベル
になり、その他の間はＨレベルである。したがつてアン
ド回路（25）の出力（100）は、水平同期信号パルス（1
01）に比べて８パルスごとに１パルス抜けた信号とな
り、プログラマブルラインカウンタ（20）のカウンタ値
は、パルスが抜けた期間は２パルスにわたつて同じ値に
なり進まない。プログラマブルラインカウンタ（20）の
出力（102）はアドレス変換回路（21）に入力され、ア
ドレス変換回路（21）の出力（103）がリフレツシユメ
モリ（４）のアドレスを制御する。したがつて、入力
（100）で水平同期パルスが抜けている区間では２パル
スの区間にわたつてリフレツシユメモリ（４）内の同じ
表示ラインの画素データを読み出し表示することにな
る。すなわち、第５図（１）の場合であれば、表示画面
の第８表示ラインと第９表示ラインは両方とも第８表示
ラインの画素データが表示される。したがつて表示ライ
ン40本に対し表示される画素データは35本分であり、垂
直400ラインの画面に対し、350ライン分の画素データだ
けで400ラインの表示がされる。
第５図（２）は垂直480ラインの画面に垂直400のライ
ンの画面データを480ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は40進にセツトされている。ま
た、入力（124）がＬレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達されず常にＬレベルになる。さらに出
力（114）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（125）はＨレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（10）はアンド回路（30）の出力
（115）に伝達される。したがつてノア回路28の出力（1
06）は、出力（115）の極性を反転した信号となる。す
なわち、出力（106）は水平同期信号パルス（101）を６
個カウントするごとに１クロツクの間Ｌレベルになり、
その他の間はＨレベルである。したがつてアンド回路
（25）の出力（100）は、水平同期信号パルス（101）に
比べて６パルスごとに１パルス抜けた信号となり、プロ
グラマブルラインカウンタ（20）のカウンタ値は、パル
スが抜けた期間は２パルスにわたつて同じ値になり進ま
ない。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、アドレス変
換回路（21）の出力（103）がリフレツシユメモリ
（４）のアドレスを制御する。したがつて、入力（10
0）で水平同期パルスが抜けている区間では２パルスの
区間にわたつてリフレツシユメモリ（４）内の同じ表示
ラインの画素データを読み出し表示することになる。す
なわち第５図（２）の場合であれば、表示画面の第６表
示ラインと第７表示ラインは両方とも第６表示ラインの
画素データが表示される。したがつて表示ライン48本に
対し表示される画素データは40本分であり、垂直480ラ
インの画面に対し、400ライン分の画素データだけで400
ラインの表示がされる。
ンの画面データを480ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は40進にセツトされている。ま
た、入力（124）がＬレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達されず常にＬレベルになる。さらに出
力（114）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（125）はＨレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（10）はアンド回路（30）の出力
（115）に伝達される。したがつてノア回路28の出力（1
06）は、出力（115）の極性を反転した信号となる。す
なわち、出力（106）は水平同期信号パルス（101）を６
個カウントするごとに１クロツクの間Ｌレベルになり、
その他の間はＨレベルである。したがつてアンド回路
（25）の出力（100）は、水平同期信号パルス（101）に
比べて６パルスごとに１パルス抜けた信号となり、プロ
グラマブルラインカウンタ（20）のカウンタ値は、パル
スが抜けた期間は２パルスにわたつて同じ値になり進ま
ない。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、アドレス変
換回路（21）の出力（103）がリフレツシユメモリ
（４）のアドレスを制御する。したがつて、入力（10
0）で水平同期パルスが抜けている区間では２パルスの
区間にわたつてリフレツシユメモリ（４）内の同じ表示
ラインの画素データを読み出し表示することになる。す
なわち第５図（２）の場合であれば、表示画面の第６表
示ラインと第７表示ラインは両方とも第６表示ラインの
画素データが表示される。したがつて表示ライン48本に
対し表示される画素データは40本分であり、垂直480ラ
インの画面に対し、400ライン分の画素データだけで400
ラインの表示がされる。
第５図（３）は垂直480ラインの画面に対し垂直350ラ
インの画面データを480ラインに拡大して表示する場合
のタイミング・チヤートである。この場合、プログラマ
ブルラインカウンタ（20）は35進にセツトされている。
入力（124）及び（125）は共にＨレベルにセツトされて
いるため、Ｍ（＝８）進カウンタ（22）の出力（104）
及びＮ（＝６）進カウンタ（23）の出力（105）はそれ
ぞれアンド回路（29）及び（30）の出力（114）並びに
（115）に伝達される。一方、出力（114）及び（115）
は、水平同期信号パルスが24個入力されるごとに１パル
スの区間同時にＨレベルになるため、アンド回路（26）
の出力（107）も同様の出力となる。したがつてＤ型フ
リツプフロツプ回路（27）の出力（108）には、入力（1
07）に比べて１クロツク遅れた信号が出力される。ノア
回路（28）の出力（106）には入力（108），（114）及
び（115）を合成した信号が出力される。以上より第５
図（３）に示すように、水平同期信号パルスが48個入力
される間すなわち垂直48ライン分の表示される間、プロ
グラマブルラインカウンタ（20）のカウンタ値は35進す
ることにより、リフレツシユメモリ（４）から読み出さ
れる画素データは35ライン分である。したがつて垂直48
0ラインの画面を表示するためには350ライン分の画素デ
ータですませることができる。この場合350ラインを480
ラインに拡大するための専用のカウンタは必要なく、35
0ラインを400ラインに拡大するための８進カウンタと40
0ラインを480ラインに拡大するための６進カウンタを組
み合せて第４図に示した実施例のように簡単な出力制御
回路を付加することにより実現している。
インの画面データを480ラインに拡大して表示する場合
のタイミング・チヤートである。この場合、プログラマ
ブルラインカウンタ（20）は35進にセツトされている。
入力（124）及び（125）は共にＨレベルにセツトされて
いるため、Ｍ（＝８）進カウンタ（22）の出力（104）
及びＮ（＝６）進カウンタ（23）の出力（105）はそれ
ぞれアンド回路（29）及び（30）の出力（114）並びに
（115）に伝達される。一方、出力（114）及び（115）
は、水平同期信号パルスが24個入力されるごとに１パル
スの区間同時にＨレベルになるため、アンド回路（26）
の出力（107）も同様の出力となる。したがつてＤ型フ
リツプフロツプ回路（27）の出力（108）には、入力（1
07）に比べて１クロツク遅れた信号が出力される。ノア
回路（28）の出力（106）には入力（108），（114）及
び（115）を合成した信号が出力される。以上より第５
図（３）に示すように、水平同期信号パルスが48個入力
される間すなわち垂直48ライン分の表示される間、プロ
グラマブルラインカウンタ（20）のカウンタ値は35進す
ることにより、リフレツシユメモリ（４）から読み出さ
れる画素データは35ライン分である。したがつて垂直48
0ラインの画面を表示するためには350ライン分の画素デ
ータですませることができる。この場合350ラインを480
ラインに拡大するための専用のカウンタは必要なく、35
0ラインを400ラインに拡大するための８進カウンタと40
0ラインを480ラインに拡大するための６進カウンタを組
み合せて第４図に示した実施例のように簡単な出力制御
回路を付加することにより実現している。
なお、第６図に補足的に表示ラインと表示される画素
データのライン番号の関係を示す。
データのライン番号の関係を示す。
以上のように、本発明の画像表示装置では、プログラ
マブルカウンタに別途カウンタを付加し、このカウンタ
が水平同期信号パルスをカウントすることによりその出
力を周期的に変化させ、このカウンタの出力により、プ
ログラマブルカウンタに入力される水平同期信号パルス
を間引き、入力が間引かれた区間においてはリフレツシ
ユメモリから同一ラインの画素データを２回以上読み出
し表示することにより、画面の解像度が固定された表示
パネル上に画面の解像度より低い解像度をもつ画面を拡
大して表示することを可能にした。
マブルカウンタに別途カウンタを付加し、このカウンタ
が水平同期信号パルスをカウントすることによりその出
力を周期的に変化させ、このカウンタの出力により、プ
ログラマブルカウンタに入力される水平同期信号パルス
を間引き、入力が間引かれた区間においてはリフレツシ
ユメモリから同一ラインの画素データを２回以上読み出
し表示することにより、画面の解像度が固定された表示
パネル上に画面の解像度より低い解像度をもつ画面を拡
大して表示することを可能にした。
第１図は本発明の一実施例のシステム・ブロツク図、第
２図は従来のシステムに対応する表示画面例を示す正面
図、第３図は本発明によるアドレス制御回路の一実施例
を示すブロツク図、第４図は本発明による出力制御回路
の一実施例を示すブロツク図、第５図は本発明による一
実施例を説明するためのタイミングチヤート図、第６図
は表示ライン番号と、表示される画素データのライン番
号の関係図である。 1:入力源回路、2:メモリアドレス発生回路、3:アドレス
セレクタ、4:リフレツシユメモリ、5:同期信号発生回
路、6:表示タイミング発生回路、7:ビデオ回路、8:表示
パネル、20:プログラマブルラインカウンタ、21:アドレ
ス変換回路、22:M進カウンタ、23:N進カウンタ、24:出
力制御回路、25,26:2入力AND回路、27:D型フリツプフロ
ツプ回路、28:3入力NOR回路、101:水平同期信号、102:
プログラマブルラインカウンタ20の出力、103:メモリア
ドレス出力、104:M進カウンタ22の出力、105:N進カウン
タ23の出力、106:出力制御回路24の出力、107:D型フリ
ツプフロツプ27の出力。
２図は従来のシステムに対応する表示画面例を示す正面
図、第３図は本発明によるアドレス制御回路の一実施例
を示すブロツク図、第４図は本発明による出力制御回路
の一実施例を示すブロツク図、第５図は本発明による一
実施例を説明するためのタイミングチヤート図、第６図
は表示ライン番号と、表示される画素データのライン番
号の関係図である。 1:入力源回路、2:メモリアドレス発生回路、3:アドレス
セレクタ、4:リフレツシユメモリ、5:同期信号発生回
路、6:表示タイミング発生回路、7:ビデオ回路、8:表示
パネル、20:プログラマブルラインカウンタ、21:アドレ
ス変換回路、22:M進カウンタ、23:N進カウンタ、24:出
力制御回路、25,26:2入力AND回路、27:D型フリツプフロ
ツプ回路、28:3入力NOR回路、101:水平同期信号、102:
プログラマブルラインカウンタ20の出力、103:メモリア
ドレス出力、104:M進カウンタ22の出力、105:N進カウン
タ23の出力、106:出力制御回路24の出力、107:D型フリ
ツプフロツプ27の出力。
Claims (3)
- 【請求項１】表示画面の同期信号発生回路、表示タイミ
ング発生回路、表示画面の画素データを保持するリフレ
ッシュメモリ、このリフレッシュメモリのアドレス発生
回路、前記リフレッシュメモリから、表示画面ラスタに
対応して読み出された画素データを映像信号に変換する
ビデオ回路、このビデオ回路の出力を受けて、画面を表
示する表示媒体を含む画像表示装置において、 前記アドレス発生回路は、前記同期信号発生回路からの
水平同期信号が入力され、前記水平同期信号を入力クロ
ックとしてカウントアップするプログラマブルカウンタ
と、前記プログラマブルカウンタからのカウント値が入
力され、カウント値に基づき、前記リフレッシュメモリ
の画素データをアクセスするためのアドレス信号を生成
するアドレス変換回路と、前記水平同期信号が入力さ
れ、前記水平同期信号を入力クロックとしてカウントす
るカウンタと、前記カウンタからのカウンタ値が入力さ
れ、前記プログラマブルカウンタへ入力されている前記
水平同期信号の入力クロックの数をカウントアップする
ことを禁止するための禁止信号を前記プログラマブルカ
ウンタに出力して、前回の前記表示媒体の表示ラインに
表示された画素データと同一の画素データを前記表示媒
体の表示ラインに表示させるように制御する出力制御回
路とから構成されることを特徴とする画像表示装置。 - 【請求項２】アドレス発生回路が、少なくとも水平同期
信号を入力クロックとするプログラマブルカウンタ、こ
のカウンタの出力によってリフレッシュメモリのアドレ
スを発生するアドレス変換回路、前記水平同期信号を入
力クロックとするＭ進カウンタ（Ｍは整数）、前記プロ
グラマブルカウンタにカウントアップ禁止信号を出力す
る出力制御回路から構成されることを特徴とする特許請
求の範囲第１項記載の画像表示装置。 - 【請求項３】アドレス発生回路が、少なくとも水平同期
信号を入力クロックとするプログラマブルカウンタ、こ
のプログラマブルカウンタの出力によって、リフレッシ
ュメモリのアドレスを発生するアドレス変換回路、水平
同期信号を入力クロックとするＭ進カウンタおよび、Ｎ
進カウンタ（Ｍ、Ｎは整数）、前記Ｍ進カウンタおよ
び、前記Ｎ進カウンタの出力によって、前記プログラマ
ブルカウンタに、カウントアップ禁止信号を出力する出
力制御回路から構成され、前記出力制御回路が、前記Ｍ
進カウンタの指示値と、前記Ｎ進カウンタの指示値と
が、あらかじめ指定されたそれぞれの数を示している
間、前記プログラマブルカウンタに、カウントアップ禁
止信号を出力することを特徴とする特許請求の範囲第１
項記載の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
| US07/275,806 US4935731A (en) | 1987-12-09 | 1988-11-23 | Image display apparatus |
| DE3840839A DE3840839C2 (de) | 1987-12-09 | 1988-12-03 | Vorrichtung zur Darstellung von Bilddaten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152497A JPH01152497A (ja) | 1989-06-14 |
| JP2570344B2 true JP2570344B2 (ja) | 1997-01-08 |
Family
ID=18033581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312802A Expired - Lifetime JP2570344B2 (ja) | 1987-12-09 | 1987-12-09 | 画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4935731A (ja) |
| JP (1) | JP2570344B2 (ja) |
| DE (1) | DE3840839C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079544A (en) * | 1989-02-27 | 1992-01-07 | Texas Instruments Incorporated | Standard independent digitized video system |
| JP2797435B2 (ja) * | 1989-05-26 | 1998-09-17 | ヤマハ株式会社 | 表示コントローラ |
| JP3228952B2 (ja) * | 1991-04-18 | 2001-11-12 | 株式会社日立製作所 | 情報処理装置および表示制御回路 |
| KR940004737B1 (ko) * | 1991-11-22 | 1994-05-28 | 삼성전관 주식회사 | 슈퍼 브이지에이 모니터 인터페이스 회로 |
| JPH06301373A (ja) * | 1993-04-12 | 1994-10-28 | Mitsubishi Electric Corp | 表示制御装置 |
| US5455627A (en) * | 1993-06-30 | 1995-10-03 | Silicon Graphics, Inc. | Programmable video output format generator |
| WO1995007493A1 (fr) * | 1993-09-09 | 1995-03-16 | Kabushiki Kaisha Toshiba | Dispositif d'affichage et procede de pilotage associe |
| US6130660A (en) * | 1993-10-01 | 2000-10-10 | Maxvision Corporation | System and method for synthesizing high resolution video |
| JP2919283B2 (ja) * | 1994-12-09 | 1999-07-12 | 日本電気株式会社 | 映像表示装置の駆動回路 |
| JP3713084B2 (ja) | 1995-11-30 | 2005-11-02 | 株式会社日立製作所 | 液晶表示制御装置 |
| US5838327A (en) * | 1996-11-01 | 1998-11-17 | Woo Bo Electronics Co., Ltd. | Controller for converting digital plane image data to virtual three-dimensional image data |
| KR100627995B1 (ko) * | 1998-07-06 | 2006-09-27 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 상이한 비디오 표준들로부터의 비디오 신호들을 표시하도록 적용된 매트릭스 디스플레이 장치 |
| US6922350B2 (en) * | 2002-09-27 | 2005-07-26 | Intel Corporation | Reducing the effect of write disturbs in polymer memories |
| JP3789113B2 (ja) * | 2003-01-17 | 2006-06-21 | キヤノン株式会社 | 画像表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4121283A (en) * | 1977-01-17 | 1978-10-17 | Cromemco Inc. | Interface device for encoding a digital image for a CRT display |
| SE414357B (sv) * | 1978-08-17 | 1980-07-21 | Asea Ab | Overspenningsskydd for skydd av halvledarkomponenter av lageffekttyp |
| US4622577A (en) * | 1984-02-03 | 1986-11-11 | Rca Corporation | Decoder for extracting a 4:3 aspect ratio signal from a high definition television signal |
| DE3527725A1 (de) * | 1985-08-02 | 1987-02-12 | Licentia Gmbh | Verfahren zur automatischen anpassung unterschiedlich grosser opto-elektronisch abzutastender sendungsformate an ein vorgegebenes bildwiedergabeformat und anordnung zur durchfuehrung des verfahrens |
-
1987
- 1987-12-09 JP JP62312802A patent/JP2570344B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-23 US US07/275,806 patent/US4935731A/en not_active Expired - Fee Related
- 1988-12-03 DE DE3840839A patent/DE3840839C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3840839C2 (de) | 1996-09-05 |
| JPH01152497A (ja) | 1989-06-14 |
| US4935731A (en) | 1990-06-19 |
| DE3840839A1 (de) | 1989-06-29 |
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