JP2570344B2 - Image display device - Google Patents
Image display deviceInfo
- Publication number
- JP2570344B2 JP2570344B2 JP62312802A JP31280287A JP2570344B2 JP 2570344 B2 JP2570344 B2 JP 2570344B2 JP 62312802 A JP62312802 A JP 62312802A JP 31280287 A JP31280287 A JP 31280287A JP 2570344 B2 JP2570344 B2 JP 2570344B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- output
- address
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0414—Vertical resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0421—Horizontal resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G3/2096—Details of the interface to the display terminal specific for a flat panel
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示画面の解像度が固定されている画像表示
装置、特に液晶表示パネルあるいはプラズマ表示パネル
等を用いた画像表示装置に関する。Description: TECHNICAL FIELD The present invention relates to an image display device having a fixed display screen resolution, and more particularly to an image display device using a liquid crystal display panel, a plasma display panel, or the like.
近年、液晶表示パネルあるいはプラズマ表示パネル等
の表示パネルにおいて技術革新、低価格化が進み、パー
ソナルコンピユータにおいてもこれらの表示パネルを用
いた可搬型のものが普及してきている。2. Description of the Related Art In recent years, technological innovation and cost reduction have progressed in display panels such as liquid crystal display panels and plasma display panels, and portable personal computers using these display panels have become widespread.
従来パーソナルコンピユータに対応するソフトウエア
は過去開発されたものを含めて多数流通しているが、表
示媒体の技術進歩に伴い、一般に以前に開発されたソフ
トウエアに対応する表示画面の解像度は、新しく開発さ
れたソフトウエアに対応する表示画面のそれに比べ低
い。したがつて、一台のパーソナルコンピユータにおい
て利用されるソフトウエアに対応する表示画面の解像度
は複数存在することになる。ところで表示パネルは通常
表示画面の解像度は固定であり、この表示パネルを用い
て表示パネルの解像度より低い表示画面をもつソフトウ
エアを動作させた場合表示画面は表示パネルの画面サイ
ズより小さくなる。例えば、640ドツト×480ドツト（縦
×横）の解像度をもつ表示パネルを用いて、640ドツト
×200ドツトの画面を表示した場合、第２図に示すよう
に表示画面は全体の5/12と半分以下になり、全体の7/12
は非表示部分である。このため表示画面は小さくなり見
にくく高解像度の表示パネルを用いた特徴が生かされて
こない。Conventionally, software compatible with personal computers, including those that have been developed in the past, has been distributed in large numbers.However, with the advancement of display media technology, the resolution of display screens corresponding to previously developed software has generally increased. It is lower than that of the display screen corresponding to the developed software. Therefore, there are a plurality of display screen resolutions corresponding to the software used in one personal computer. By the way, the display panel usually has a fixed display screen resolution, and when software having a display screen lower than the display panel resolution is operated using this display panel, the display screen becomes smaller than the screen size of the display panel. For example, when a screen of 640 dots × 200 dots is displayed using a display panel having a resolution of 640 dots × 480 dots (length × width), the display screen is 5/12 of the whole as shown in FIG. Less than half, 7/12 of the whole
Is a non-display part. For this reason, the display screen is small and difficult to see, and the feature using a high-resolution display panel cannot be utilized.
本発明は上記のような問題点を解決するためになされ
たもので、表示画像の解像度が固定された表示パネル上
に表示パネルの解像度よりも低い解像度をもつた画面を
表示する場合でも、表示パネルの画面一杯に表示し見易
い画面を出すことができる画像表示装置を提供すること
を目的とする。The present invention has been made in order to solve the above problems, and even when a screen having a lower resolution than the display panel is displayed on a display panel on which the resolution of a display image is fixed, the display is performed. It is an object of the present invention to provide an image display device that can display a full screen of a panel and display an easy-to-view screen.
本発明に係る画像表示装置は、プログラマブルカウン
タにカウンタを付加しこのカウンタの出力により、プロ
グラマブルカウンタのカウントアツプを制御したことに
ある。An image display device according to the present invention is characterized in that a counter is added to a programmable counter, and the count-up of the programmable counter is controlled by the output of the counter.
表示パネルの解像度より低い表示画面を画面一杯に表
示するようにしたものである。A display screen lower than the resolution of the display panel is displayed on the entire screen.
第１図は、本発明の一実施例である画像表示装置を示
すブロツク構成図である。同図において（１）は入力源
回路であり、マイクロプロセツサ等で構成され、リフレ
ツシユメモリ（４）へ画素データを入力するものであ
る。（２）はメモリアドレス発生回路であり、表示画面
の同期信号発生回路（５）及び表示タイミング発生回路
（６）より信号を受け、表示すべき画素データが保存さ
れるリフレツシユメモリ（４）のアドレスを出力する。
アドレスセレクタ（３）は、リフレツシユメモリ（４）
の画素データを入力源回路（１）が読み書きする場合に
は入力源回路（１）のアドレスを選択し、表示のために
リフレッシュメモリ（４）の画素データを読み出す場合
にはメモリアドレス発生回路（２）の出力を選択する。
リフレツシユメモリ（４）からメモリアドレス発生回路
（２）の出力アドレスにより読み出された画素データは
ビデオ回路（７）に入力され、同期信号に同期させて、
表示パネル（８）の入力形式に合つた信号に変換され出
力される。FIG. 1 is a block diagram showing an image display apparatus according to one embodiment of the present invention. In the figure, reference numeral (1) denotes an input source circuit, which is constituted by a microprocessor or the like, and inputs pixel data to a refresh memory (4). Reference numeral (2) denotes a memory address generation circuit which receives signals from the display screen synchronization signal generation circuit (5) and the display timing generation circuit (6) and stores the pixel data to be displayed in the refresh memory (4). Output address.
The address selector (3) is a refresh memory (4)
When the input source circuit (1) reads and writes the pixel data of the input source circuit (1), the address of the input source circuit (1) is selected. When the pixel data of the refresh memory (4) is read for display, the memory address generation circuit (1) is selected. Select the output of 2).
Pixel data read from the refresh memory (4) by the output address of the memory address generation circuit (2) is input to the video circuit (7), and is synchronized with a synchronization signal.
The signal is converted into a signal conforming to the input format of the display panel (8) and output.
第８図は、第１図におけるメモリアドレス発生回路
（２）の一実施例である。同図において、（20）はプロ
グラマブルライン・カウンタで、入力にアンド回路（2
5）の出力（100）が印加されるごとにカウント・アツプ
する。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、リフレツシ
ユメモリ（４）のアドレスに変換され信号（103）とし
て出力される。一方、水平同期信号パルス（101）は、
Ｍ進カウンタ（22）及びＮ進カウンタ（23）にクロツク
として入力される。Ｍ進カウンタ（22）及びＮ進カウン
タ（23）の出力（104），（105）は出力制御回路（24）
に入力される。出力制御回路（24）の出力（106）はア
ンド回路（25）の一方の入力となり、すなわち出力制御
回路（24）の出力が“Low"（Ｌ）レベルの間はプログラ
マブルラインカウンタ（20）への水平同期信号パルス
（101）の入力は禁止される。FIG. 8 shows an embodiment of the memory address generating circuit (2) in FIG. In the figure, (20) is a programmable line counter, and an AND circuit (2
It counts up every time the output (100) of 5) is applied. Output of programmable line counter (20) (10
2) is input to the address conversion circuit (21), converted into an address of the refresh memory (4), and output as a signal (103). On the other hand, the horizontal synchronization signal pulse (101) is
The clock is input to the M-ary counter (22) and the N-ary counter (23). The outputs (104) and (105) of the M-ary counter (22) and the N-ary counter (23) are output control circuits (24)
Is input to The output (106) of the output control circuit (24) becomes one input of the AND circuit (25), that is, the output (106) is supplied to the programmable line counter (20) while the output of the output control circuit (24) is at “Low” (L) level. Input of the horizontal synchronization signal pulse (101) is prohibited.
第４図は、第３図における出力制御回路（24）の一実
施例である。同図において、（26）はアンド回路（29）
及び（30）の出力（114），（115）が２入力となるアン
ド回路であり、この出力はＤ型フリツプフロツプ（27）
のＤ入力（107）となる。Ｄ型フリツプフロツプ（27）
のクロツクは水平同期信号パルス（101）が入力され、
その立ち下りに同期して入力（107）は出力（108）へ伝
達される。（28）はＤ型フリツプフロツプ（27）の出力
（108）,M進カウンタ（22）の出力（104），及びＮ進カ
ウンタ（23）の出力（105）が入力となる入力ノア回路
であり、出力はアンド回路（25）の一方の入力（106）
である。すなわち、ノア回路（28）の３入力（104），
（105），（108）のうち少なくとも１入力が“High"
（Ｈ）レベルであれば、出力（106）はＬレベルになり
プログラマブルラインカウンタ（20）へはクロツクとし
て水平同期信号パルス（101）が供給されない。また、
アンド回路（29）及び（30）の出力（114）及び（115）
は、それぞれ入力（124）及び（125）によつて制御さ
れ、これらの入力がＨレベルの場合のみ、それぞれＭ進
カウンタ（22）及びＮ進カウンタ（23）の出力（104）
及び（105）がアンド回路（29）及び（30）の出力（11
4）及び（115）へ伝達される。FIG. 4 shows an embodiment of the output control circuit (24) in FIG. In the figure, (26) is an AND circuit (29)
And (30) is an AND circuit having two inputs (114) and (115), and this output is a D-type flip-flop (27).
D input (107). D type flip flop (27)
The clock of (1) receives the horizontal synchronization signal pulse (101),
The input (107) is transmitted to the output (108) in synchronization with the fall. (28) is an input NOR circuit to which the output (108) of the D-type flip-flop (27), the output (104) of the M-ary counter (22), and the output (105) of the N-ary counter (23) are input. The output is one input (106) of the AND circuit (25)
It is. That is, the three inputs (104) of the NOR circuit (28),
At least one input of (105) and (108) is “High”
If it is (H) level, the output (106) becomes L level and the horizontal synchronizing signal pulse (101) is not supplied to the programmable line counter (20) as a clock. Also,
Outputs (114) and (115) of AND circuits (29) and (30)
Are controlled by the inputs (124) and (125), respectively, and only when these inputs are at the H level, the outputs (104) of the M-ary counter (22) and the N-ary counter (23), respectively.
And (105) are the outputs of the AND circuits (29) and (30) (11
4) and (115).
第５図は、第１図，第３図，第４図に示された本発明
の一実施例の動作説明を行なうためのタイミング・チヤ
ートである。ただし同図においてはＭ進カウンタ及びＮ
進カウンタは各々８進カウンタ及び６進カウンタとなつ
ている。FIG. 5 is a timing chart for explaining the operation of the embodiment of the present invention shown in FIGS. 1, 3 and 4. However, in FIG.
The hex counter is an octal counter and a hex counter, respectively.
第５図（１）は垂直400ラインの画面に垂直350のライ
ンの画面データを400ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は35進にセツトされている。ま
た、入力（125）がＬレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（105）はアンド回路（30）の出
力（115）に伝達されず常にＬレベルになる。さらに出
力（115）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（124）はＨレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達される。したがつてノア回路（28）の
出力（106）は、出力（114）の極性を反転した信号とな
る。すなわち、出力（106）は水平同期信号パルス（10
1）を８個カウントするごとに１クロツクの間Ｌレベル
になり、その他の間はＨレベルである。したがつてアン
ド回路（25）の出力（100）は、水平同期信号パルス（1
01）に比べて８パルスごとに１パルス抜けた信号とな
り、プログラマブルラインカウンタ（20）のカウンタ値
は、パルスが抜けた期間は２パルスにわたつて同じ値に
なり進まない。プログラマブルラインカウンタ（20）の
出力（102）はアドレス変換回路（21）に入力され、ア
ドレス変換回路（21）の出力（103）がリフレツシユメ
モリ（４）のアドレスを制御する。したがつて、入力
（100）で水平同期パルスが抜けている区間では２パル
スの区間にわたつてリフレツシユメモリ（４）内の同じ
表示ラインの画素データを読み出し表示することにな
る。すなわち、第５図（１）の場合であれば、表示画面
の第８表示ラインと第９表示ラインは両方とも第８表示
ラインの画素データが表示される。したがつて表示ライ
ン40本に対し表示される画素データは35本分であり、垂
直400ラインの画面に対し、350ライン分の画素データだ
けで400ラインの表示がされる。FIG. 5 (1) is a timing chart in a case where screen data of 350 vertical lines is enlarged to 400 lines and displayed on a screen of 400 vertical lines. In this case, the programmable line counter (20) is set to 35 base. Further, since the input (125) is at the L level, the output (105) of the N (= 6) base counter (23) is not transmitted to the output (115) of the AND circuit (30) and is always at the L level. Further, since the output (115) is always at the L level, the AND circuit (26)
The output (107) of the D flip-flop circuit (27) is also always at L level.
On the other hand, since the input (124) is at the H level, the output (104) of the M (= 8) base counter (22) is transmitted to the output (114) of the AND circuit (29). Accordingly, the output (106) of the NOR circuit (28) is a signal obtained by inverting the polarity of the output (114). That is, the output (106) is the horizontal synchronization signal pulse (10
Every time 1) is counted eight times, it is at the L level for one clock and is at the H level during the other clocks. Therefore, the output (100) of the AND circuit (25) is the horizontal synchronizing signal pulse (1
One pulse is lost every eight pulses as compared to 01), and the counter value of the programmable line counter (20) does not advance to the same value over two pulses during the period in which the pulse is lost. The output (102) of the programmable line counter (20) is input to the address conversion circuit (21), and the output (103) of the address conversion circuit (21) controls the address of the refresh memory (4). Accordingly, in the section where the horizontal synchronizing pulse is missing at the input (100), the pixel data of the same display line in the refresh memory (4) is read out and displayed over the section of two pulses. That is, in the case of FIG. 5A, the pixel data of the eighth display line is displayed on both the eighth display line and the ninth display line of the display screen. Accordingly, the pixel data displayed on 40 display lines is 35 lines, and 400 lines are displayed on a 400-line vertical screen with only 350 lines of pixel data.
第５図（２）は垂直480ラインの画面に垂直400のライ
ンの画面データを480ラインに拡大して表示する場合の
タイミング・チヤートである。この場合、プログラマブ
ルラインカウンタ（20）は40進にセツトされている。ま
た、入力（124）がＬレベルであるため、Ｍ（＝８）進
カウンタ（22）の出力（104）はアンド回路（29）の出
力（114）に伝達されず常にＬレベルになる。さらに出
力（114）は常にＬレベルであるためアンド回路（26）
の出力（107）も常にＬレベルになりＤ型フリツプフロ
ツプ回路（27）の出力（108）も常にＬレベルになる。
一方入力（125）はＨレベルであるため、Ｎ（＝６）進
カウンタ（23）の出力（10）はアンド回路（30）の出力
（115）に伝達される。したがつてノア回路28の出力（1
06）は、出力（115）の極性を反転した信号となる。す
なわち、出力（106）は水平同期信号パルス（101）を６
個カウントするごとに１クロツクの間Ｌレベルになり、
その他の間はＨレベルである。したがつてアンド回路
（25）の出力（100）は、水平同期信号パルス（101）に
比べて６パルスごとに１パルス抜けた信号となり、プロ
グラマブルラインカウンタ（20）のカウンタ値は、パル
スが抜けた期間は２パルスにわたつて同じ値になり進ま
ない。プログラマブルラインカウンタ（20）の出力（10
2）はアドレス変換回路（21）に入力され、アドレス変
換回路（21）の出力（103）がリフレツシユメモリ
（４）のアドレスを制御する。したがつて、入力（10
0）で水平同期パルスが抜けている区間では２パルスの
区間にわたつてリフレツシユメモリ（４）内の同じ表示
ラインの画素データを読み出し表示することになる。す
なわち第５図（２）の場合であれば、表示画面の第６表
示ラインと第７表示ラインは両方とも第６表示ラインの
画素データが表示される。したがつて表示ライン48本に
対し表示される画素データは40本分であり、垂直480ラ
インの画面に対し、400ライン分の画素データだけで400
ラインの表示がされる。FIG. 5 (2) is a timing chart in a case where screen data of 400 lines in the vertical direction is displayed on a screen of 480 lines in the vertical direction in an enlarged manner to 480 lines. In this case, the programmable line counter (20) is set to 40 base. Further, since the input (124) is at the L level, the output (104) of the M (= 8) base counter (22) is not transmitted to the output (114) of the AND circuit (29) and is always at the L level. Further, since the output (114) is always at the L level, the AND circuit (26)
The output (107) of the D flip-flop circuit (27) is also always at L level.
On the other hand, since the input (125) is at the H level, the output (10) of the N (= 6) base counter (23) is transmitted to the output (115) of the AND circuit (30). Therefore, the output of NOR circuit 28 (1
06) is a signal obtained by inverting the polarity of the output (115). That is, the output (106) outputs 6 horizontal synchronizing signal pulses (101).
Each time it counts, it goes low for one clock,
During other times, it is at the H level. Therefore, the output (100) of the AND circuit (25) becomes a signal in which one pulse is lost every six pulses as compared with the horizontal synchronizing signal pulse (101). During this period, the value remains the same over two pulses and does not advance. Output of programmable line counter (20) (10
2) is input to the address conversion circuit (21), and the output (103) of the address conversion circuit (21) controls the address of the refresh memory (4). Therefore, input (10
In the section where the horizontal synchronizing pulse is omitted in (0), pixel data of the same display line in the refresh memory (4) is read out and displayed over the section of two pulses. That is, in the case of FIG. 5 (2), both the sixth display line and the seventh display line of the display screen display the pixel data of the sixth display line. Therefore, pixel data displayed for 48 display lines is 40 lines, and 400 pixels of pixel data is 400 pixels for a vertical 480 line screen.
The line is displayed.
第５図（３）は垂直480ラインの画面に対し垂直350ラ
インの画面データを480ラインに拡大して表示する場合
のタイミング・チヤートである。この場合、プログラマ
ブルラインカウンタ（20）は35進にセツトされている。
入力（124）及び（125）は共にＨレベルにセツトされて
いるため、Ｍ（＝８）進カウンタ（22）の出力（104）
及びＮ（＝６）進カウンタ（23）の出力（105）はそれ
ぞれアンド回路（29）及び（30）の出力（114）並びに
（115）に伝達される。一方、出力（114）及び（115）
は、水平同期信号パルスが24個入力されるごとに１パル
スの区間同時にＨレベルになるため、アンド回路（26）
の出力（107）も同様の出力となる。したがつてＤ型フ
リツプフロツプ回路（27）の出力（108）には、入力（1
07）に比べて１クロツク遅れた信号が出力される。ノア
回路（28）の出力（106）には入力（108），（114）及
び（115）を合成した信号が出力される。以上より第５
図（３）に示すように、水平同期信号パルスが48個入力
される間すなわち垂直48ライン分の表示される間、プロ
グラマブルラインカウンタ（20）のカウンタ値は35進す
ることにより、リフレツシユメモリ（４）から読み出さ
れる画素データは35ライン分である。したがつて垂直48
0ラインの画面を表示するためには350ライン分の画素デ
ータですませることができる。この場合350ラインを480
ラインに拡大するための専用のカウンタは必要なく、35
0ラインを400ラインに拡大するための８進カウンタと40
0ラインを480ラインに拡大するための６進カウンタを組
み合せて第４図に示した実施例のように簡単な出力制御
回路を付加することにより実現している。FIG. 5 (3) is a timing chart in the case where screen data of 350 lines vertically is enlarged to 480 lines and displayed on a screen of 480 lines vertically. In this case, the programmable line counter (20) is set to 35 base.
Since both inputs (124) and (125) are set to the H level, the output (104) of the M (= 8) base counter (22)
And the output (105) of the N (= 6) base counter (23) are transmitted to the outputs (114) and (115) of the AND circuits (29) and (30), respectively. On the other hand, outputs (114) and (115)
Since the H level is simultaneously set to the H level during one pulse period every time 24 horizontal synchronization signal pulses are input, the AND circuit (26)
Output (107) is the same output. Therefore, the output (108) of the D-type flip-flop circuit (27) is connected to the input (1).
A signal that is one clock later than that of 07) is output. The output (106) of the NOR circuit (28) outputs a signal obtained by combining the inputs (108), (114) and (115). From the above, the fifth
As shown in FIG. 3 (3), while 48 horizontal synchronizing signal pulses are input, that is, while 48 vertical lines are displayed, the counter value of the programmable line counter (20) advances to 35, so that the refresh memory is updated. The pixel data read from (4) is for 35 lines. Therefore vertical 48
To display a 0-line screen, pixel data for 350 lines can be used. In this case 350 lines to 480
There is no need for a dedicated counter to expand to the line, 35
Octal counter and 40 for expanding 0 lines to 400 lines
This is realized by adding a simple output control circuit as in the embodiment shown in FIG. 4 by combining a hexadecimal counter for expanding the 0 line to 480 lines.
なお、第６図に補足的に表示ラインと表示される画素
データのライン番号の関係を示す。FIG. 6 shows the relationship between the display lines and the line numbers of the displayed pixel data.
以上のように、本発明の画像表示装置では、プログラ
マブルカウンタに別途カウンタを付加し、このカウンタ
が水平同期信号パルスをカウントすることによりその出
力を周期的に変化させ、このカウンタの出力により、プ
ログラマブルカウンタに入力される水平同期信号パルス
を間引き、入力が間引かれた区間においてはリフレツシ
ユメモリから同一ラインの画素データを２回以上読み出
し表示することにより、画面の解像度が固定された表示
パネル上に画面の解像度より低い解像度をもつ画面を拡
大して表示することを可能にした。As described above, in the image display device of the present invention, a counter is separately added to the programmable counter, and the counter periodically changes its output by counting horizontal synchronization signal pulses. The horizontal synchronizing signal pulse input to the counter is decimated, and in the section where the input is decimated, the pixel data of the same line is read out and displayed twice or more from the refresh memory to display on the display panel having a fixed screen resolution. It is possible to enlarge and display a screen having a lower resolution than the screen resolution.
第１図は本発明の一実施例のシステム・ブロツク図、第
２図は従来のシステムに対応する表示画面例を示す正面
図、第３図は本発明によるアドレス制御回路の一実施例
を示すブロツク図、第４図は本発明による出力制御回路
の一実施例を示すブロツク図、第５図は本発明による一
実施例を説明するためのタイミングチヤート図、第６図
は表示ライン番号と、表示される画素データのライン番
号の関係図である。 1:入力源回路、2:メモリアドレス発生回路、3:アドレス
セレクタ、4:リフレツシユメモリ、5:同期信号発生回
路、6:表示タイミング発生回路、7:ビデオ回路、8:表示
パネル、20:プログラマブルラインカウンタ、21:アドレ
ス変換回路、22:M進カウンタ、23:N進カウンタ、24:出
力制御回路、25,26:2入力AND回路、27:D型フリツプフロ
ツプ回路、28:3入力NOR回路、101:水平同期信号、102:
プログラマブルラインカウンタ20の出力、103:メモリア
ドレス出力、104:M進カウンタ22の出力、105:N進カウン
タ23の出力、106:出力制御回路24の出力、107:D型フリ
ツプフロツプ27の出力。1 is a system block diagram of one embodiment of the present invention, FIG. 2 is a front view showing an example of a display screen corresponding to a conventional system, and FIG. 3 shows an embodiment of an address control circuit according to the present invention. FIG. 4 is a block diagram showing an embodiment of an output control circuit according to the present invention, FIG. 5 is a timing chart for explaining one embodiment of the present invention, FIG. 6 is a display line number, and FIG. FIG. 4 is a diagram showing a relationship between line numbers of pixel data to be displayed. 1: input source circuit, 2: memory address generation circuit, 3: address selector, 4: refresh memory, 5: synchronization signal generation circuit, 6: display timing generation circuit, 7: video circuit, 8: display panel, 20: Programmable line counter, 21: address conversion circuit, 22: M-decimal counter, 23: N-decimal counter, 24: output control circuit, 25, 26: 2-input AND circuit, 27: D-type flip-flop circuit, 28: 3-input NOR circuit , 101: horizontal sync signal, 102:
Output of programmable line counter 20, 103: memory address output, 104: output of M-ary counter 22, 105: output of N-ary counter 23, 106: output of output control circuit 24, 107: output of D-type flip-flop 27.
Claims (3)
ング発生回路、表示画面の画素データを保持するリフレ
ッシュメモリ、このリフレッシュメモリのアドレス発生
回路、前記リフレッシュメモリから、表示画面ラスタに
対応して読み出された画素データを映像信号に変換する
ビデオ回路、このビデオ回路の出力を受けて、画面を表
示する表示媒体を含む画像表示装置において、 前記アドレス発生回路は、前記同期信号発生回路からの
水平同期信号が入力され、前記水平同期信号を入力クロ
ックとしてカウントアップするプログラマブルカウンタ
と、前記プログラマブルカウンタからのカウント値が入
力され、カウント値に基づき、前記リフレッシュメモリ
の画素データをアクセスするためのアドレス信号を生成
するアドレス変換回路と、前記水平同期信号が入力さ
れ、前記水平同期信号を入力クロックとしてカウントす
るカウンタと、前記カウンタからのカウンタ値が入力さ
れ、前記プログラマブルカウンタへ入力されている前記
水平同期信号の入力クロックの数をカウントアップする
ことを禁止するための禁止信号を前記プログラマブルカ
ウンタに出力して、前回の前記表示媒体の表示ラインに
表示された画素データと同一の画素データを前記表示媒
体の表示ラインに表示させるように制御する出力制御回
路とから構成されることを特徴とする画像表示装置。1. A display screen synchronizing signal generating circuit, a display timing generating circuit, a refresh memory for holding pixel data of a display screen, an address generating circuit of the refresh memory, and reading from the refresh memory corresponding to a display screen raster. A video circuit for converting the output pixel data into a video signal, and an image display device including a display medium for receiving an output of the video circuit and displaying a screen, wherein the address generation circuit comprises a horizontal circuit from the synchronization signal generation circuit. A programmable counter for receiving a synchronization signal, counting up using the horizontal synchronization signal as an input clock, and an address signal for receiving a count value from the programmable counter and accessing pixel data of the refresh memory based on the count value An address translation circuit for generating A counter that receives the horizontal synchronization signal and counts the horizontal synchronization signal as an input clock; and a counter that receives a counter value from the counter and counts the number of input clocks of the horizontal synchronization signal that are input to the programmable counter. An output of a prohibition signal for prohibiting the display of the display medium to the programmable counter so that the same pixel data as the previous pixel data displayed on the display line of the display medium is displayed on the display line of the display medium. An image display device comprising: an output control circuit for controlling the image display device.
信号を入力クロックとするプログラマブルカウンタ、こ
のカウンタの出力によってリフレッシュメモリのアドレ
スを発生するアドレス変換回路、前記水平同期信号を入
力クロックとするＭ進カウンタ（Ｍは整数）、前記プロ
グラマブルカウンタにカウントアップ禁止信号を出力す
る出力制御回路から構成されることを特徴とする特許請
求の範囲第１項記載の画像表示装置。2. An address generating circuit, comprising: a programmable counter using at least a horizontal synchronizing signal as an input clock; an address conversion circuit generating an address of a refresh memory based on an output of the counter; an M-ary counter using the horizontal synchronizing signal as an input clock 2. The image display device according to claim 1, further comprising an output control circuit that outputs a count-up prohibition signal to said programmable counter (M is an integer).
信号を入力クロックとするプログラマブルカウンタ、こ
のプログラマブルカウンタの出力によって、リフレッシ
ュメモリのアドレスを発生するアドレス変換回路、水平
同期信号を入力クロックとするＭ進カウンタおよび、Ｎ
進カウンタ（Ｍ、Ｎは整数）、前記Ｍ進カウンタおよ
び、前記Ｎ進カウンタの出力によって、前記プログラマ
ブルカウンタに、カウントアップ禁止信号を出力する出
力制御回路から構成され、前記出力制御回路が、前記Ｍ
進カウンタの指示値と、前記Ｎ進カウンタの指示値と
が、あらかじめ指定されたそれぞれの数を示している
間、前記プログラマブルカウンタに、カウントアップ禁
止信号を出力することを特徴とする特許請求の範囲第１
項記載の画像表示装置。3. An address generating circuit, comprising: a programmable counter using at least a horizontal synchronizing signal as an input clock; an address conversion circuit generating an address of a refresh memory by an output of the programmable counter; Counter and N
An output control circuit that outputs a count-up prohibition signal to the programmable counter based on the outputs of the binary counter (M and N are integers), the M-ary counter, and the N-ary counter. M
A count-up inhibiting signal is output to the programmable counter while the indicated value of the binary counter and the indicated value of the N-ary counter indicate respective predetermined numbers. Range 1
An image display device according to the item.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (en) | 1987-12-09 | 1987-12-09 | Image display device |
| US07/275,806 US4935731A (en) | 1987-12-09 | 1988-11-23 | Image display apparatus |
| DE3840839A DE3840839C2 (en) | 1987-12-09 | 1988-12-03 | Device for displaying image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312802A JP2570344B2 (en) | 1987-12-09 | 1987-12-09 | Image display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01152497A JPH01152497A (en) | 1989-06-14 |
| JP2570344B2 true JP2570344B2 (en) | 1997-01-08 |
Family
ID=18033581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312802A Expired - Lifetime JP2570344B2 (en) | 1987-12-09 | 1987-12-09 | Image display device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4935731A (en) |
| JP (1) | JP2570344B2 (en) |
| DE (1) | DE3840839C2 (en) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079544A (en) * | 1989-02-27 | 1992-01-07 | Texas Instruments Incorporated | Standard independent digitized video system |
| JP2797435B2 (en) * | 1989-05-26 | 1998-09-17 | ヤマハ株式会社 | Display controller |
| JP3228952B2 (en) * | 1991-04-18 | 2001-11-12 | 株式会社日立製作所 | Information processing device and display control circuit |
| KR940004737B1 (en) * | 1991-11-22 | 1994-05-28 | 삼성전관 주식회사 | Interface circuit for super vga-monitor |
| JPH06301373A (en) * | 1993-04-12 | 1994-10-28 | Mitsubishi Electric Corp | Display controller |
| US5455627A (en) * | 1993-06-30 | 1995-10-03 | Silicon Graphics, Inc. | Programmable video output format generator |
| EP0674207B1 (en) * | 1993-09-09 | 2001-11-28 | Kabushiki Kaisha Toshiba | Display device |
| US6130660A (en) * | 1993-10-01 | 2000-10-10 | Maxvision Corporation | System and method for synthesizing high resolution video |
| JP2919283B2 (en) * | 1994-12-09 | 1999-07-12 | 日本電気株式会社 | Drive circuit for video display device |
| JP3713084B2 (en) | 1995-11-30 | 2005-11-02 | 株式会社日立製作所 | Liquid crystal display controller |
| US5838327A (en) * | 1996-11-01 | 1998-11-17 | Woo Bo Electronics Co., Ltd. | Controller for converting digital plane image data to virtual three-dimensional image data |
| EP1034531A1 (en) * | 1998-07-06 | 2000-09-13 | Koninklijke Philips Electronics N.V. | Matrix display device adapted to display video signals from different video standards |
| US6922350B2 (en) * | 2002-09-27 | 2005-07-26 | Intel Corporation | Reducing the effect of write disturbs in polymer memories |
| JP3789113B2 (en) * | 2003-01-17 | 2006-06-21 | キヤノン株式会社 | Image display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4121283A (en) * | 1977-01-17 | 1978-10-17 | Cromemco Inc. | Interface device for encoding a digital image for a CRT display |
| SE414357B (en) * | 1978-08-17 | 1980-07-21 | Asea Ab | OVERVOLTAGE PROTECTION FOR PROTECTION OF SEMICONDUCTOR COMPONENTS OF LOW EFFECT TYPE |
| US4622577A (en) * | 1984-02-03 | 1986-11-11 | Rca Corporation | Decoder for extracting a 4:3 aspect ratio signal from a high definition television signal |
| DE3527725A1 (en) * | 1985-08-02 | 1987-02-12 | Licentia Gmbh | METHOD FOR AUTOMATICALLY ADAPTING DIFFERENTLY LARGE OPTO-ELECTRONICALLY TO BE SCANNED FORMATS TO A SPECIFIED IMAGE FORMAT FORM AND ARRANGEMENT FOR IMPLEMENTING THE METHOD |
-
1987
- 1987-12-09 JP JP62312802A patent/JP2570344B2/en not_active Expired - Lifetime
-
1988
- 1988-11-23 US US07/275,806 patent/US4935731A/en not_active Expired - Fee Related
- 1988-12-03 DE DE3840839A patent/DE3840839C2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4935731A (en) | 1990-06-19 |
| JPH01152497A (en) | 1989-06-14 |
| DE3840839A1 (en) | 1989-06-29 |
| DE3840839C2 (en) | 1996-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2570344B2 (en) | Image display device | |
| JPS60178492A (en) | Pixel data display | |
| JPH10254418A (en) | Data driving device and method for liquid crystal display device | |
| JP2000224477A (en) | Video display device and method | |
| JPH02110497A (en) | Picture display device | |
| JPH05292476A (en) | General purpose scanning period converter | |
| JP3674258B2 (en) | Image signal processing device | |
| JPH06180571A (en) | Image processor | |
| JP2001154639A (en) | Liquid crystal display device and driving method therefor | |
| US6339452B1 (en) | Image display device and image displaying method | |
| JP3593715B2 (en) | Video display device | |
| KR100266164B1 (en) | Method for emboding sync of divided picture and apparatus thereof | |
| KR950004108B1 (en) | Image signal display method and apparatus | |
| JPH1069253A (en) | Liquid crystal display device | |
| KR900000538B1 (en) | Controler of multivision system | |
| JP2692593B2 (en) | Color image signal processor | |
| SU1427412A1 (en) | Device for displaying information on crt screen | |
| JPS6160632B2 (en) | ||
| JPH04369687A (en) | Character display device | |
| JPS6367083A (en) | Video compressing and displaying circuit | |
| JP2003241727A (en) | Method and circuit for image output for obtaining image outputs of a plurality of systems from image input of one system | |
| JPH0631931B2 (en) | Display frequency conversion method | |
| JPS5961880A (en) | Field memory reading control circuit | |
| JPH0638648B2 (en) | Dual screen tv receiver | |
| JPS60205581A (en) | Display unit |