JP3593715B2

JP3593715B2 - Video display device

Info

Publication number: JP3593715B2
Application number: JP13824494A
Authority: JP
Inventors: 啓佐敏竹内; 敏彦横山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1993-05-28
Filing date: 1994-05-27
Publication date: 2004-11-24
Anticipated expiration: 2019-11-24
Also published as: JPH0744151A

Description

【０００１】
【産業上の利用分野】
この発明は、映像表示装置に関する。
【０００２】
【従来の技術】
図２１は従来のコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、中央演算処理装置であるＣＰＵ部１５００と、読み／書き可能な記憶部であるＲＡＭ部１５０１と、読出専用記憶部であるＲＯＭ部１５０２と、外部の入力／出力を制御するＩ／Ｏ部１５０３と、Ｉ／Ｏ部１５０３の入力装置としてのキ−ボ−ド１５０４およびマウス１５０５と、大容量の記憶を有する外部記憶部１５０６と、通信部１５０７とを備えている。また、映像の表示のために、表示用記憶部としての第１映像記憶部１５１２および第２映像記憶部１５１３を備えているとともに、第１映像記憶部１５１２内の映像データを読出して映像信号ＶＳ１に変換する第１映像制御部１５１０と、第２映像記憶部１５１３内の映像データを読出して映像信号ＶＳ２に変換する第２映像制御部１５１１とを備えている。これらの２つの映像信号ＶＳ１，ＶＳ２は互いに非同期である。このシステムは、さらに、２つの映像信号ＶＳ１，ＶＳ２の一方を選択するリレー回路部１５１４と、リレー回路部１５１４で選択された映像信号ＶＳ３を表示するモニタ１５１５も設けられている。このモニタ１５１５は、複数種類の映像信号に同期できる、いわゆるマルチスキャンモニタである。
【０００３】
このコンピュータシステムは、２つのオペレーティングシステム（以下、「ＯＳ」と呼ぶ）の下で動作するように構成されている。２つの映像記憶部１５１２，１５１３は、２つのＯＳによってそれぞれ使用されるフレームメモリである。以下では２つのオペレーティングシステムとして、ＭＳ−ＤＯＳ（米国マイクロソフト社の商標）と、マルチウインドウＯＳであるＭＳ−Ｗｉｎｄｏｗｓ（米国マイクロソフト社の商標）とを利用する場合について説明する。
【０００４】
図２１のコンピュータシステムがＭＳ−ＤＯＳの管理下で動作する場合には、ＣＰＵ１５００は第１の映像制御部１５１０を動作させて第１の映像信号ＶＳ１を出力させる。リレー回路部１５１４は第１の映像信号ＶＳ１を選択して映像信号ＶＳ３としてモニタ１５１５に出力する。従って、第１の映像信号ＶＳ１によって表わされる映像がモニタ１５１５に表示される。
【０００５】
コンピュータシステムがＭＳ−Ｗｉｎｄｏｗｓの管理下で動作する場合には、ＣＰＵ１５００は第２の映像制御部１５１１を動作させて第２の映像信号ＶＳ２を出力させる。リレー回路部１５１４は、第２映像制御部１５１１から与えられた選択信号ＲＳＥに応じて第２の映像信号ＶＳ２を選択して映像信号ＶＳ３として出力する。従って、第２の映像信号ＶＳ１によって表わされる映像がモニタ１５１５に表示される。
【０００６】
図２２は、ＭＳ−Ｗｉｎｄｏｗｓの管理下にあるメモリ空間を示すメモリマップである。ＭＳ−Ｗｉｎｄｏｗｓの管理下でＭＳ−ＤＯＳを起動させると、メモリ空間内に１ＭバイトのＭＳ−ＤＯＳ領域が確保される。新たに確保されたＭＳ−ＤＯＳ領域はＶＲＡＭ空間を有しているが、ここにはＶＲＡＭが実装されていないので、実際には第１の映像記憶部１５１２をＶＲＡＭとして用いている。
【０００７】
ＭＳ−ＤＯＳが起動されると、モニタ１５１５には、「ＤＯＳ−ＢＯＸ」と呼ばれるＭＳ−ＤＯＳ用のウィンドウが表示される。図２３は、ＭＳ−Ｗｉｎｄｏｗｓの第２の映像１５３０内に、ＤＯＳ−ＢＯＸとしての第１の映像１５３１が表示されている状態を示している。
【０００８】
【発明が解決しようとする課題】
ＭＳ−Ｗｉｎｄｏｗｓの管理下でＭＳ−ＤＯＳを動作させた場合にも、第２の映像記憶部１５１３から読出された第２の映像信号がモニタ１５１５に与えられて表示される。このため、従来は、図２３のようにＤＯＳ−ＢＯＸ１５３１を表示するために、ＣＰＵ１５００が第１映像記憶部１５１２内の映像データを第２映像記憶部１５１３に転送する必要があった。すなわち、ＣＰＵ部１５００は、第１記憶部１５１２内の膨大な映像データを常時第２記憶部１５１３内へ転送し続けるとともに、ＭＳ−ＤＯＳのオペレ−ションも行わなければならなかった。従って、ＣＰＵ部１５００の処理速度のほとんどは表示処理につぎ込まれてしまうので、ＭＳ−ＤＯＳのオペレ−ションは非常に遅いものとなり、ＤＯＳ−ＢＯＸの使い勝手が極めて悪いという問題があった。
【０００９】
本発明は、従来技術における上述の課題を解決するためになされたものであり、第１映像記憶部の内容を第２映像記憶部に転送することなく、第１映像記憶部に記憶された第１の映像と第２映像記憶部に記憶された第２の映像とを切換えつつ高速に表示することを目的とする。
【００１０】
【課題を解決するための手段および作用】
上述の課題を解決するため、この発明の請求項１に記載された映像表示装置は、コンピュータシステムに使用され、映像をモニタに表示するための映像表示装置であって、
第１のオペレーティングシステムによって管理される第１の映像記憶部と、
前記第１の映像記憶部に記憶された第１の映像信号を読出して出力する第１の映像制御部と、
第２のオペレーティングシステムによって管理される第２の映像記憶部と、
前記第２の映像記憶部に記憶された第２の映像信号を読出して出力する第２の映像制御部と、
前記第１の映像信号を前記第２の映像信号の同期信号に同期させる第１の位相補正部と、
前記第２の映像信号と、前記第１の位相補正部によって補正された前記第１の映像信号のうちの一方を選択して前記モニタに出力することによって前記第２のオペレーティングシステムの下で生成された映像を前記モニタの画面全体に背景として表示するとともに前記第１のオペレーティングの下で生成されたウィンドウを前記モニタの画面内の一部に表示する第１のビデオスイッチと、
を備え、
前記第１のオペレーティングシステムは前記第２のオペレーティングシステムの管理下で起動するオペレーティングシステムであり、
前記第１の映像記憶部は、前記第２のオペレーティングシステムの管理下のメモリ空間内に確保されるメモリ領域であり、
前記第１の映像制御部は、前記第１の映像信号の読み出しを制御することによって前記ウィンドウを前記モニタの画面内の任意の位置および任意のサイズで表示させる。
【００１１】
第１の位相補正部が第１の映像信号を第２の映像信号の同期信号に同期させるので、第１のビデオスイッチによって２つの映像信号を切換えてモニタに出力するだけで、２つの映像を切換えて表示することができる。
【００１２】
請求項２に記載された映像表示装置では、前記第１と第２の映像信号は互いに非同期である。
【００１３】
第１の位相補正部は、第１の映像信号を第２の映像信号の同期信号に同期させるので、互いに非同期な第１と第２の映像信号を切換えてモニタに出力することができる。
【００１４】
請求項３に記載された映像表示装置では、前記第１の位相補正部は、前記第１の映像信号を記憶するフレーム記憶部と、前記第１の映像信号の同期信号に同期して前記第１の映像信号を前記フレーム記憶部に書込むための書込制御部と、前記フレーム記憶部に記憶された前記第１の映像信号を、前記第２の映像信号の同期信号に同期して読出して前記第１のビデオスイッチに供給する読出制御部と、を備える。
【００１５】
第１の映像信号をその同期信号に同期してフレーム記憶部に記憶し、第２の映像信号の同期信号に同期して読出すので、第１の映像信号を第２の映像信号の同期信号に同期させることができる。
【００１６】
請求項４に記載された映像表示装置では、前記読出制御部は、前記第１の映像信号の映像領域内においては第１の映像信号を選択することを示し、前記表示領域外においては第２の映像信号を選択することを示す選択信号を前記第１のビデオスイッチに与える選択信号生成手段、を備える。
【００１７】
こうすれば、第１のビデオスイッチによって２つの映像信号を切換えて、２つの映像を重畳した状態で表示することができる。
【００１８】
請求項５に記載された映像表示装置では、前記第１の位相補正部は、さらに、アナログ信号である前記第１の映像信号をＡ−Ｄ変換して前記フレーム記憶部に与えるＡ−Ｄ変換手段と、前記フレーム記憶部から読出されたデジタル信号である前記位相補正後の第１の映像信号をＤ−Ａ変換して前記第１のビデオスイッチに与えるＤ−Ａ変換手段と、を備える。
【００１９】
こうすれば、アナログ映像信号である第１の映像信号を処理することが可能となる。
【００２０】
請求項６に記載された映像表示装置では、前記書込制御部は、前記第１の映像信号を前記フレーム記憶部に書き込む際の水平方向のタイミングを規定する水平書込ドットクロック信号を前記第１の映像信号の同期信号から作成するための第１のＰＬＬ回路と、前記第１の映像信号を前記フレーム記憶部に書き込む際の垂直方向のタイミングを規定する垂直書込ラインクロック信号を前記第１の映像信号の同期信号から作成するための第２のＰＬＬ回路とを備え、前記第１と第２のＰＬＬ回路によって前記水平書込ドットクロック信号と前記垂直書込ラインクロック信号の周波数をそれぞれ調整することにより、前記フレーム記憶部に記憶される映像を変倍する。
【００２１】
こうすれば、第１の映像信号をフレーム記憶部に書き込む際に、映像を変倍することができる。
【００２２】
請求項７に記載された映像表示装置では、前記読出制御部は、前記位相補正後の第１の映像信号を前記フレーム記憶部から読出す際の水平方向のタイミングを規定する水平読出ドットクロック信号を前記第２の映像信号の同期信号から作成するための第３のＰＬＬ回路と、前記位相補正後の第１の映像信号を前記フレーム記憶部から読出す際の垂直方向のタイミングを規定する垂直読出ラインクロック信号を前記第２の映像信号の同期信号から作成するための第４のＰＬＬ回路とを備え、前記第３と第４のＰＬＬ回路によって前記水平読出ドットクロック信号と前記垂直読出ラインクロック信号の周波数をそれぞれ調整することにより、前記フレーム記憶部から読出される映像を変倍する。
【００２３】
こうすれば、第１の映像信号をフレーム記憶部から読出す際に、映像を変倍することができる。
【００２４】
請求項８に記載された映像表示装置では、前記第１と第２の映像信号は、それぞれ異なる表示解像度の映像を表わす映像信号である。
【００２５】
このように、表示解像度が異なる映像を表わす２つの映像信号も、切換えて表示することが可能である。
【００２６】
請求項９に記載された映像表示装置では、さらに、第３のオペレーティングシステムによって管理される第３の映像記憶部と、前記第３の映像記憶部に記憶された第３の映像信号を読出して出力する第３の映像制御部と、前記第１のビデオスイッチから出力された映像信号を前記第３の映像信号の同期信号に同期させる第２の位相補正部と記第３の映像信号と、前記第２の位相補正部によって補正された映像信号のうちの一方を選択して前記モニタに出力する第２のビデオスイッチと、を備える。
【００２７】
こうすれば、３つの映像を切換えて表示することが可能である。
【００２８】
【実施例】
Ａ．装置の全体構成と動作：
図１は、本発明の第１の実施例としての映像表示装置を備えたコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、中央演算処理装置であるＣＰＵ６２０と、読み／書き可能な記憶部であるＲＡＭ部２と、読出専用記憶部であるＲＯＭ部３と、外部の入力／出力を制御するＩ／Ｏ部４とを備えている。また、Ｉ／Ｏ部４の入力手段としてのキ−ボ−ド５およびマウス６と、大容量の記憶を有する外部記憶部７と、外部との情報通信交換の入出力のための通信部８とを備えている。
【００２９】
このコンピュータシステムは、さらに、フレームメモリとしての第１映像記憶部１２および第２映像記憶部１３と、第１映像記憶部１２内の映像データを読出して第１の映像信号ＶＶＳ１に変換する第１映像制御部１０と、第２映像記憶部１３内の映像データを読出して第２の映像信号ＶＶＳ２に変換する第２映像制御部１１と、第１の映像信号ＶＶＳ１の位相を補正する位相補正部１４と、ビデオスイッチ１５と、マルチスキャンモニタ１６とを備えている。２つの映像信号ＶＶＳ１，ＶＶＳ２は互いに非同期（すなわち同期信号が互いに同期していない）である。
【００３０】
２つの映像記憶部１２，１３は、２つのＯＳによってそれぞれ管理されている。すなわち、第１映像記憶部１２は第１のＯＳ（例えばＭＳ−ＤＯＳ）の管理下にあり、第２映像記憶部１３は第２のＯＳ（例えばＭＳ−Ｗｉｎｄｓｏｗｓ）の管理下にある。メモリマップは、前述した図２２に示すものと同様である。
【００３１】
２つの映像記憶部１２，１３に記憶される映像データの形式は互いに異なっているので、２つの映像制御部１０，１１も異なる機能を有している。第２映像記憶部１３に記憶される映像データは、モニタ１６の各ドット毎にＲＧＢの各色を例えば８ビットで表わしたビットマップデータである。従って、第２映像制御部１１はＲＧＢ各色のデータを、所定の同期信号ＲＳＹＮＣに応じたアナログ輝度信号に変換する機能を有している。
【００３２】
第１映像記憶部１２は、テキストＶＲＡＭとグラフィックＶＲＡＭとを含んでいる。テキストＶＲＡＭには、映像が文字である場合には文字を表わす文字コードと、各文字の属性（文字の色、反転表示、ブリンク表示等）を表わすアトリビュートデータとが記憶される。アトリビュートデータでは、例えば文字の色は３ビットによって８色のうちの１色が指定されている。グラフィックＶＲＡＭには、そのグラフィックをドット毎に表わすビットマップデータが記憶される。グラフィックのビットマップデータは、３ビットで８色中の１色を指定する場合や、４ビットで１６色中の１色が指定する場合がある。第１映像制御部１０は、文字コードをビットマップデータに変換するキャラクタジェネレータと、文字に属性を与えるアトリビュートジェネレータと、グラフィックデータの色を変換するカラーパレットと、文字画像とグラフィックとを合成するビデオマルチプレクサとしての機能を有している。第１映像制御部１０は、これらの機能によって、モニタ１６の各ドットに対する輝度信号を含む映像信号ＶＶＳ１を生成している。
【００３３】
図２は、位相補正部１４とビデオスイッチ５の機能を示す説明図である。位相補正部１４は、第１の映像信号ＶＶＳ１を、第２の映像信号ＶＶＳ２の同期信号ＲＳＹＮＣに同期させる機能を有している。このような機能を「位相補正」と呼ぶ。すなわち、第１の映像信号ＶＶＳ１は、位相補正部１４において映像信号ＶＶＳ２の同期信号ＲＳＹＮＣに同期するように位相補正されて、位相補正後の映像信号ＶＶＳ３となる。位相補正部１４は、さらに、位相補正後の第１の映像信号ＶＶＳ３と第２の映像信号ＶＶＳ２の一方を選択するための切換信号ＶＳＥＬを生成し、ビデオスイッチ１５に供給している。位相補正部１４は、ＣＰＵバス６１０を介してＣＰＵ６２０によって制御されており、切換信号ＶＳＥＬはＣＰＵ６２０からの指示に基づいて生成される。この結果、ビデオスイッチ１５は、２つの映像信号ＶＶＳ２，ＶＶＳ３を合成した映像信号ＶＶＳ４をモニタ１６に出力する。図２の下部に示すように、モニタ１６には、第２の映像信号ＶＶＳ２によって表わされる映像ＶＶＳ２Ｘの中に、位相補正後の第１の映像信号ＶＶＳ３によって表わされる映像ＶＶＳ３Ｘが合成された映像が表示される。
【００３４】
このコンピュータシステムでは、ＣＰＵ６２０によって第１映像記憶部１０内の映像データを第２映像記憶部１１に転送する必要がなく、２つの映像信号ＶＶＳ１，ＶＶＳ２を位相補正部１４とビデオスイッチ１５とによって合成しているので、２つの映像を切換えつつ高速に表示することが可能である。
【００３５】
図３は、位相補正部１４の概略構成を示すブロック図である。位相補正部１４は、Ａ−Ｄ変換器２１０と、フレーム記憶部３１０と、Ｄ−Ａ変換器４１０と、書込制御部２００と、読出制御部４００とを備えている。
【００３６】
第１の映像信号ＶＶＳ１は、輝度信号（コンポーネント映像信号）ＷＬと、垂直同期信号ＷＶと、水平同期信号ＷＨとで構成されている。輝度信号ＷＬは、ＲＧＢの色信号である。第２の映像信号ＶＶＳ２は、輝度信号（コンポーネント映像信号）ＲＬと、垂直同期信号ＲＶと、水平同期信号ＲＨとで構成されている。なお、図２に示した同期信号ＲＳＹＮＣは、垂直同期信号ＲＶと水平同期信号ＲＨとを含んでいる。
【００３７】
第１の映像信号ＶＶＳ１の輝度信号ＷＬは、Ａ−Ｄ変換器２１０によって輝度データＷＬＤに変換される。書込制御部２００は、垂直同期信号ＷＶと水平同期信号ＷＨとに応じて書込アドレスＷＡＤＤと書込制御信号ＷＣＯＮＴをフレーム記憶部３１０に供給し、輝度データＷＬＤをフレーム記憶部３１０に書込む。このように、第１の映像信号ＶＶＳ１の輝度信号ＷＬは、その同期信号ＷＶ，ＷＨに同期して３ポート映像メモリ３１０に書き込まれるので、第１の映像信号ＶＶＳ１に忠実に対応した映像データが３ポート映像メモリ３１０に記憶される。
【００３８】
読出制御部４００は、第２の映像信号ＶＶＳ２の垂直同期信号ＲＶと水平同期信号ＲＨに応じて読出アドレスＲＡＤＤと読出制御信号ＲＣＯＮＴをフレーム記憶部３１０に供給し、フレーム記憶部３１０に記憶された輝度データＷＬＤを読出す。読出された輝度データＷＬＤＲは、Ｄ−Ａ変換器４１０によってアナログの輝度信号ＷＬＲに変換される。この輝度信号ＷＬＲは、第２の映像信号ＶＶＳ２の同期信号ＲＶ，ＲＨとともに、位相補正後の映像信号ＶＶＳ３として出力される。このように、３ポート映像メモリ３１０に記憶された映像データＷＬＤＲは、第２の映像信号ＶＶＳ２の同期信号ＲＶ，ＲＨに同期して読出されるので、この映像データＷＬＤＲがＤ−Ａ変換器４１０で変換された映像信号ＶＶＳ３は、第２の映像信号ＶＶＳ２に同期したものとなる。
【００３９】
このように、位相補正後の映像信号ＶＶＳ３は第２の映像信号ＶＶＳ２に同期しているので、ビデオスイッチ１５によって２つの映像信号ＶＶＳ２，ＶＶＳ３を単に切換えて出力するだけで、これらを合成することができる。
【００４０】
なお、読出制御部４００は、第２の映像信号ＶＶＳ２の輝度信号ＲＬのレベルに応じて切換信号ＶＳＥＬのレベルを調整し、輝度信号ＲＬのレベルが特定の範囲にある場合にのみ輝度信号ＲＬによる映像を表示させるクロマキ−制御手段を備えるようにすることも可能である。
【００４１】
図４は、位相補正部１４とビデオスイッチ１５の内部構成の一例を示すブロック図である。書込制御部２００はディジタイズ制御部２２０を含んでおり、また、読出制御部４００はスーパーインポーズ制御部４２０と２つのバッファ６２，６３を含んでいる。
【００４２】
Ａ−Ｄ変換器２１０は、第１の映像信号ＶＶＳ１の輝度信号ＷＬを、ディジタイズ制御部２２０から出力されるクロック信号ＣＫＡＤに同期してディジタルＲＧＢ信号ＷＬＤに変換する。３ポート映像記憶部３１０は、図３のフレーム記憶部に相当する。ディジタイズ制御部２２０は、Ａ−Ｄ変換器２１０にクロック信号ＣＫＡＤを供給するとともに、３ポート映像メモリ３１０に書込アドレスＷＡＤＤと書込制御信号ＷＣＯＮＴとを供給する。３ポート映像メモリ３１０から読出された映像データＷＬＤＲは、Ｄ−Ａ変換器４１０によってアナログＲＧＢ信号である映像信号ＶＶＳ３に変換される。スーパーインポーズ制御部４２０は、Ｄ−Ａ変換器４１０にクロック信号ＣＫＤＡを供給するとともに、３ポート映像メモリ３１０に読出アドレスＲＡＤＤと読出制御信号ＲＣＯＮＴとを供給する。以下ではまず、ディジタイズ制御部２２０の内部構成と動作を説明し、次に、スーパーインポーズ制御部の内部構成と動作を説明する。
【００４３】
Ｂ．ディジタイズ制御部２２０の内部構成と動作：
図５は、ディジタイズ制御部２２０及びその周辺回路の詳細なブロック回路図である。本実施例では、３ポート映像メモリ３１０として、例えばソニ−社製ＣＸＫ１２０６又は富士通社製ＭＢ８１Ｃ１５０１を用いている。ここでは、３ポート映像メモリ３１０の書込ポートのみを用いて説明する。この３ポート映像メモリ３１０の書込ポートについては、ソニー社製のデータシート７１２１５−ＳＴの第２１頁から第２６頁までに特性タイミングチャートが記載されている。上記３ポート映像メモリ３１０は９６０行（ＣＯＬＵＭＮ）×３０６列（ＲＯＷ）×４ビット構成であり、これがＲ，Ｇ，Ｂに対してそれぞれ設けられている。従って、一有効水平走査期間を９６０ドット×３色で４ビット／ドットに量子化したデータを記憶することが可能である。
【００４４】
又、上記３ポート映像メモリ３１０のアクセスは、行をブロック単位、列をライン単位として行なわれる。３ポート映像メモリ３１０において、ＤＩＮ０〜ＤＩＮ３はディジタルＲＧＢ信号を入力するデータ入力端子、ＡＤＤ０〜ＡＤＤ３はアドレス入力端子、ＣＫＷ０はポート０シフト信号端子、ＩＮＣ０はポート０ラインインクリメント端子、ＨＣＬＲ０はポート０水平クリア端子、ＶＣＬＲ０はポート０垂直クリア端子、ＷＥ（負論理）はポート０ライトイネーブルの信号端子である。上記ディジタルＲＧＢ信号のＲ，Ｇ，Ｂは、それぞれ例えば４ビット信号である。
【００４５】
図５において、２２１は水平書込ドットクロック信号ＨＷＤＣＫ及び基本同期信号ＢＳＹＮＣを出力する水平書込ドットクロック発生回路を示し、２２２は水平書込開始信号ＨＷＳ及びＨＣＬＲ０信号を出力する水平書込開始カウンタを示し、２２３は水平書込回数信号ＨＷＴを出力する水平書込回数カウンタを示す。また、符号２２４は垂直書込ラインクロック信号ＶＷＬＣＫを出力する垂直書込ラインクロック発生回路を示し、２２５は垂直書込開始信号ＶＷＳを出力する垂直書込開始カウンタを示し、２２６は垂直書込回数信号ＶＷＴを出力する垂直書込回数カウンタを示し、２２７は３ポート映像メモリ３１０の垂直方向の書込開始位置を指定する垂直書込オフセット信号ＶＷＯＦＴを出力する垂直書込オフセットカウンタを示している。また、ＯＲ回路２２８は垂直書込ラインクロック信号ＶＷＬＣＫと垂直書込オフセット信号ＶＷＯＦＴのいずれかをポート０ラインインクリメント信号ＩＮＣ０として出力するものであり、ＡＮＤ回路２２９は水平書込ドットクロック信号ＨＷＤＣＫ、水平書込開始信号ＨＷＳ、水平書込回数信号ＨＷＴの反転出力、垂直書込開始信号ＶＷＳ、および、垂直書込回数信号ＶＷＴの反転出力、の５つの信号の論理積を作成して書込許可信号ＷＥＮＢＬを出力するものである。ＮＯＲ回路２３０は、垂直同期信号ＷＶ、ＨＣＬＲ０信号、ＯＲ回路２２８の出力信号、及び、ＡＮＤ回路２２９が出力する書込許可信号ＷＥＮＢＬ、の４つの信号のＯＲ−ＮＯＴ論理演算を行い、ポートライトイネーブル信号ＷＥを出力するものである。
【００４６】
第１の映像信号ＶＶＳ１の水平同期信号ＷＨは、水平書込ドットクロック発生回路２２１、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３及び垂直書込開始カウンタ２２５に与えられる。又、第１の映像信号ＶＶＳ１の垂直同期信号ＷＶは、ＡＮＤ回路８１０を介して、垂直書込ラインクロック発生回路２２４、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６、垂直書込オフセットカウンタ２２７、３ポート映像メモリ３１０のポート垂直クリア端子ＶＣＬＲ０及びＮＯＲ回路２３０に与えられる。
【００４７】
図６は、ディジタイズ制御部２２０内の各回路２２１〜２２７内の設定値の機能を示す説明図である。以下ではこれらの各回路の機能とその設定値の意味について順次説明する。
【００４８】
水平書込ドットクロック発生回路２２１は、ＣＰＵ６２０で指定された周波数を有し水平同期信号ＷＨに同期した水平書込ドットクロック信号ＨＷＤＣＫを発生するＰＬＬ回路である。この水平書込ドットクロック信号ＨＷＤＣＫは、Ａ−Ｄ変換のサンプリングタイミングを規定するクロック信号ＣＫＡＤとしてＡ−Ｄ変換器２１０に与えられている。この水平書込ドットクロック信号ＨＷＤＣＫは、また、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３及びＡＮＤ回路２２９へも送出される。
【００４９】
ところで、３ポート映像メモリ３１０は適当なブロック単位に分けられてアドレスプリセットが行われる。ここで、３ポート映像メモリ３１０のアドレスプリセットの１ブロック単位を６０ドット、アナログ映像信号の一有効水平走査期間を４６（μｓ）とした場合、上記水平書込ドットクロック発生回路２２１で発生される水平書込ドットクロック信号ＨＷＤＣＫの周波数は、
６０（ドット）／４６・１０^ー６（ｓ）＝１．３（ＭＨＺ）
になる。この水平書込ドットクロック信号ＨＷＤＣＫにより、一有効水平走査期間のアナログＲＧＢ信号が６０ドット×３色で量子化されることになる。実際には３ポート映像メモリ３１０は９６０ドット（１６ブロック）により一有効水平走査期間のデータを格納するように構成されている。従って、
１．３（ＭＨＺ）×１６（ブロック）＝２１（ＭＨＺ）
の水平書込ドットクロックＨＷＤＣＫを用いれば、一有効水平走査期間のディジタルＲＧＢ信号を９６０ドットで記憶できる。また、一有効水平走査期間のＲＧＢ信号を１０ブロック（６００ドット）で記憶する場合には、
１．３（ＭＨＺ）×１０（ブロック）＝１３（ＭＨＺ）
の水平書込ドットクロックＨＷＤＣＫが用いられる。
【００５０】
このように、水平書込ドットクロック発生回路２２１は、３ポート映像メモリ３１０のアドレスプリセットのブロック単位（６０ドット）及び使用するブロックの数（１〜１６）の値に基づく周波数の水平書込ドットクロック信号ＨＷＤＣＫを出力する。なお、使用するブロックの数の値はパーソナルコンピュータ内のＣＰＵ６２０が設定する。
【００５１】
水平書込ドットクロック発生回路２２１はさらに、３ポート映像メモリ３１０のポートシフト信号端子ＣＫＷ０（３ポート映像メモリ３１０の水平方向の書込許可と書込アドレスをドット単位でインクリメントする信号）のクロックとして用いられる基本同期信号ＢＳＹＮＣも発生する。ここで、クロック信号ＣＫＡＤと基本同期信号ＢＳＹＮＣについて考察すると、アナログＲＧＢ信号をディジタル変換するクロック信号ＣＫＡＤの周期は、基本同期信号ＢＳＹＮＣに同期しており、３ポート映像メモリ３１０の水平方向の書込許可制御と、ドット単位でのアドレス・インクリメント制御とを行なう。
【００５２】
上記の水平書込ドットクロック発生回路２２１により発生された基本同期信号ＢＳＹＮＣは、各制御回路に対して基本的な同期をとる信号として、水平書込開始カウンタ２２２、水平書込回数カウンタ２２３、垂直書込ラインクロック発生回路２２４、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６、垂直書込オフセットカウンタ２２７及び３ポート映像メモリ３１０へ与えられる。
【００５３】
図６に示すように、水平書込ドットクロック信号ＨＷＤＣＫの周波数ｆＨＷＤＣＫと、基本同期信号ＢＳＹＮＣの周波数ｆＢＳＹＮＣの比（ｆＨＷＤＣＫ／ｆＢＳＹＮＣ）は、第１の映像信号ＶＶＳ１で表わされる映像（図６（Ａ））と、３ポート映像メモリ３１０に書き込まれる映像（図６（Ｂ））の水平方向の変倍率ＭＨ１に等しい。従って、水平書込ドットクロック信号ＨＷＤＣＫの周波数ｆＨＷＤＣＫを調整することによって、３ポート映像メモリ３１０に書き込まれる映像を水平方向に拡大したり縮小したりすることが可能である。
【００５４】
垂直書込ラインクロック発生回路２２４は、垂直同期信号ＷＶに同期し垂直同期信号ＷＶの周波数ｆＷＶのＮ倍の周波数ｆＶＷＬＣＫを有する垂直書込ラインクロック信号ＶＷＬＣＫを発生し、垂直書込回数カウンタ２２６及びＯＲ回路２２８へ送出するＰＬＬ回路である。なお、上記Ｎ倍の値はＣＰＵ６２０が設定する。図６に示すように、垂直書込ラインクロック信号ＶＷＬＣＫの周波数ｆＶＷＬＣＫと、水平同期信号ＷＨの周波数ｆＷＨの比（ｆＶＷＬＣＫ／ｆＷＨ）は、第１の映像信号ＶＶＳ１で表わされる映像（図６（Ａ））と、３ポート映像メモリ３１０に書き込まれる映像（図６（Ｂ））の垂直方向の縮小率ＭＶ１に等しい。従って、垂直書込ラインクロック発生回路２２４内の設定値Ｎの値を調節し、垂直書込ラインクロック信号ＶＷＬＣＫの周波数ｆＶＷＬＣＫを変えることによって、３ポート映像メモリ３１０に書き込まれる映像を垂直方向に拡大することが可能である。
【００５５】
水平書込開始カウンタ２２２は、水平同期信号ＷＨによりリセットされた後、水平書込ドットクロック信号ＨＷＤＣＫのパルスをＣＰＵ６２０により指定されたクロック数Ｎ２２２だけカウントすると、水平書込開始信号ＨＷＳを出力する。この水平書込開始信号ＨＷＳは、アナログ映像信号の有効水平走査期間中において、ＣＰＵ６２０が指定したドット位置から量子化を許可する信号である。この水平書込開始信号ＨＷＳを発生した後、水平書込開始カウンタ２２２は３ポート映像メモリ３１０にポート０水平クリア信号ＨＣＬＲ０を１クロックだけ送出する。
【００５６】
なお、図６（Ａ）に示すように、水平書込開始カウンタ２２２の設定値Ｎ２２２は、第１の映像信号ＶＶＳ１で表わされる有効水平走査期間の中で、３ポート映像メモリ３１０に書き込まれる映像部分（図中破線で囲む領域）の水平方向の開始位置を示している。
【００５７】
水平書込回数カウンタ２２３は、水平同期信号ＷＨによりリセットされた後、水平書込開始信号ＨＷＳが与えられると、水平書込ドットクロック信号ＨＷＤＣＫのクロック数のカウントを開始し、アナログ映像信号の有効水平走査期間でＣＰＵ６２０により指定されたクロック数Ｎ２２３だけカウントすると、アナログＲＧＢ信号の量子化を許可する水平書込回数信号ＨＷＴを送出する。従って、水平書込回数カウンタ２２３は有効水平走査期間を制御することになり、水平方向についてどの部分まで画像を有効とするか選定できる。
【００５８】
図６（Ｂ）に示すように、水平書込回数カウンタ２２３の設定値Ｎ２２３は、３ポート映像メモリ３１０に書き込まれる映像部分の水平方向のドット数を示している。
【００５９】
垂直書込開始カウンタ２２５は、垂直同期信号ＷＶによりリセットされた後、水平同期信号ＷＨのクロックをＣＰＵ６２０から指定されたクロック数Ｎ２２５だけカウントすると、有効水平走査のアナログＲＧＢ信号の量子化を許可する垂直書込開始信号ＶＷＳをＡＮＤ回路２２９及び垂直書込回数カウンタ２２６へ出力する。
【００６０】
図６（Ａ）に示すように、垂直書込開始カウンタ２２５の設定値Ｎ２２５は、第１の映像信号ＶＶＳ１で表わされる有効映像領域（実線で囲む領域）の中で、３ポート映像メモリ３１０に書き込まれる映像部分（破線で囲む領域）の垂直方向の開始位置を示している。
【００６１】
垂直書込回数カウンタ２２６は、垂直同期信号ＷＶによりリセットされた後、垂直書込開始信号ＶＷＳが与えられると、垂直書込ラインクロック信号ＶＷＬＣＫのクロックのカウントを開始し、クロック数がＣＰＵ６２０により指定されたクロック数Ｎ２２６に達する間だけ、アナログＲＧＢ信号の量子化を許可する垂直書込回数信号ＶＷＴを送出する。従って、垂直書込回数カウンタ２２６により垂直有効走査期間が制御されることになり、垂直方向についてどのライン部分まで画像を有効とするか決定される。
【００６２】
図６（Ｂ）に示すように、垂直書込回数カウンタ２２６の設定値Ｎ２２６は、３ポート映像メモリ３１０に書き込まれる映像部分の垂直方向のライン数を示している。
【００６３】
３ポート映像メモリ３１０の表示画面に対する水平方向の書込位置、すなわちＣＯＬＵＭＮ方向の書込位置は、アドレス・プリセットモードにより、ＣＰＵ６２０が、量子化したディジタルＲＧＢ信号の６０ドット×３色を１ブロックとしてブロック指定して行う。このときのブロック指定は、アドレス入力信号ＡＤＤ０〜ＡＤＤ３によって１６段階で行なう。すなわち、アドレス入力信号ＡＤＤ０〜ＡＤＤ３は図６（Ｃ）に示すように、３ポート映像メモリ３１０における書込開始位置を示している。なお、アドレス入力信号ＡＤＤ０〜ＡＤＤ３は、ＣＰＵ６２０より設定される。
【００６４】
図６（Ｃ）に示すように、３ポート映像メモリ３１０の表示画面に対する垂直方向の書込開始位置は、垂直書込オフセットカウンタ２２７の設定値Ｎ２２７によって規定される。すなわち、垂直書込オフセットカウンタ２２７は、垂直同期信号ＷＶによりリセットされた後、基本同期信号ＢＳＹＮＣに同期しながら３ポート映像メモリ３１０の垂直方向の書込位置をオフセットする垂直書込オフセット信号ＶＷＯＦＴ及びラインインクリメント信号ＩＮＣ０を、ＣＰＵ６２０により指定されたライン数Ｎ２２７に等しいパルス数だけ送出することにより、３ポート映像メモリ３１０の垂直方向の書込開始位置を制御する。
【００６５】
図７は、ディジタイズ制御部２２０の動作を示すタイミングチャートである。（１）まず、垂直同期信号ＷＶがハイレベル『Ｈ』になると（図７（ａ）参照）、垂直書込開始カウンタ２２５、垂直書込回数カウンタ２２６及び垂直書込オフセットカウンタ２２７がリセットされ、垂直書込開始信号ＶＷＳ及び垂直書込回数信号ＶＷＴがローレベル『Ｌ』になる（図７（ｄ）及び（ｅ）参照）。
【００６６】
（２）垂直書込オフセットカウンタ２２７は基本同期信号ＢＳＹＮＣから垂直書込オフセット信号ＶＷＯＦＴを作成して、この垂直書込オフセット信号ＶＷＯＦＴのクロックを２クロック分だけ出力する（図７（ｈ）参照）。この垂直書込オフセット信号ＶＷＯＦＴがＯＲ回路２２８を介して３ポート映像メモリ３１０のポート０ラインインクリメント信号端子ＩＮＣ０に与えられ、３ポ−ト映像メモリ３１０は垂直方向のアドレスが２回インクリメントされることになり、３ポート映像メモリ３１０内のどの水平ラインから書込みを開始するかがオフセットされる。
【００６７】
（３）一方、垂直書込開始カウンタ２２５は、水平同期信号ＷＨのクロック数がＣＰＵ６２０により指定された数Ｎ２２５になると、垂直書込開始信号ＶＷＳをハイレベル『Ｈ』にして、垂直有効走査期間の量子化を許可する（図７（ｄ）参照）。これにより、アナログ映像信号による画面のどの水平ラインを有効とするかを制御できる。
【００６８】
（４）垂直書込オフセット信号ＶＷＯＦＴのクロックを得た３ポート映像メモリ３１０は、上記（２）の動作により垂直書込アドレスがオフセットされ、水平同期信号ＷＨがハイレベル『Ｈ』になる（図７（ｊ）参照）と、水平書込開始カウンタ２２２及び水平書込回数カウンタ２２３がリセットされ、水平書込開始信号ＨＷＳ及び水平書込回数信号ＨＷＴをローレベル『Ｌ』にする（図７（ｎ）及び（ｏ）参照）。又、水平書込ドットクロック発生回路２２１は水平書込ドットクロック信号ＨＷＤＣＫを出力する（図７（ｍ）参照）。この水平書込ドットクロック信号ＨＷＤＣＫを受けたＡ−Ｄ変換器２１０は、水平書込ドットクロック信号ＨＷＤＣＫをサンプリングホールド信号及びデータラッチ信号として使用して動作し、アナログＲＧＢをサンプリングする。
【００６９】
また、水平書込開始カウンタ２２２は、水平書込ドットクロック信号ＨＷＤＣＫのクロック数をカウントし、そのカウント値がＣＰＵ６２０により指定された数Ｎ２２２になると、水平書込開始信号ＨＷＳをハイレベル『Ｈ』にして、有効水平走査期間の量子化を許可する（図７（ｎ）参照）。これと同時に、水平書込開始カウンタ２２２は、３ポート映像メモリ３１０のポート０水平クリア信号ＨＣＬＲ０に１クロック出力して、書き込み準備をする。
【００７０】
このとき、ＡＮＤ回路２２９はハイレベル『Ｈ』の水平書込開始信号ＨＷＳ、反転入力されるローレベル『Ｌ』の垂直書込回数信号ＶＷＴの論理積を作成し、水平書込ドットクロック信号ＨＷＤＣＫを書込許可信号ＷＥＮＢＬとして、ＮＯＲ回路２３０へ送出することになる。さらに、ＮＯＲ回路２３０はハイレベル『Ｈ』のポート０水平クリア信号ＨＣＬＲ０、ハイレベル『Ｈ』の垂直同期信号ＷＶ、ハイレベル『Ｈ』の垂直書込オフセット信号ＶＷＯＦＴ又は垂直書込ラインクロック信号ＶＷＬＣＫ及び書込許可信号ＷＥＮＢＬのＮＯＴ−ＯＲ条件の論理演算を行い、３ポート映像メモリ３１０のライト０イネーブル信号端子ＷＥにライトイネーブル信号ＷＥとして送出する。
【００７１】
３ポート映像メモリ３１０はライトイネーブル信号ＷＥを受けて書込み可となり、Ａ−Ｄ変換器２１０から出力されるディジタルＲＧＢ信号が書き込まれる。同時に、水平書込回数カウンタ２２３は水平書込ドットクロック信号ＨＷＤＣＫのクロック数をカウントしており、そのカウント値がＣＰＵ６２０により指定された数Ｎ２２３になるまで、輝度信号ＷＬＤの書き込みを許可する。そして、カウント値が指定された数Ｎ２２３になると、水平書込回数カウンタ２２３は水平書込回数信号ＨＷＴをハイレベル『Ｈ』にして、書込を禁止する（図７（ｏ）参照）。
【００７２】
かくして、ディジタルＲＧＢ信号ＷＬＤが書き込まれる期間内において、垂直書込ラインクロック発生回路２２４が垂直書込ラインクロック信号ＶＷＬＣＫを出力するまでの間は、同一の垂直方向のラインアドレスに対して、水平方向の書込みが行なわれる。そして、垂直書込ラインクロック発生回路２２４が垂直書込ラインクロック信号ＶＷＬＣＫを、３ポート映像メモリ３１０のポート０ラインインクリメントＩＮＣ０信号として送出すると、３ポート映像メモリ３１０の垂直方向の書込ラインアドレスが「１」進む。
【００７３】
このようにして垂直方向への書込みが進み、垂直書込ラインクロック発生回路２２４から出力される垂直書込ラインクロック信号ＶＷＬＣＫのクロック数がＣＰＵ６２０により指定されたライン数Ｎ２２６になると、垂直書込回数カウンタ２２６は垂直書込回数信号ＶＷＴをハイレベル『Ｈ』にして、垂直有効走査期間に対し、３ポート映像メモリ３１０の書込を停止する（図７（ｅ）参照）。この書込の停止は次の垂直同期信号ＷＶがハイレベル『Ｈ』になるまで続く。
【００７４】
上述したように本実施例では、垂直書込ラインクロック信号ＶＷＬＣＫと水平書込ドットクロック信号ＨＷＤＣＫをＣＰＵ６２０で任意の周波数に調整するとともに、Ａ−Ｄ変換器２１０及び３ポート映像メモリ３１０に出力する制御信号を制御することにより、ＣＰＵ６２０で映像データの転送を行なうことなく３ポート映像メモリ３１０に任意の縮小サイズで映像を書き込むことができる。さらに、水平方向については任意の拡大率で拡大することも可能である。
【００７５】
なお、上記動作はハイレベル『Ｈ』をアクティブ論理としたが、ローレベル『Ｌ』をアクティブ論理としても同じである。
【００７６】
本実施例の画像処理装置により、アナログ映像信号の任意の解像度、任意のアスペクト比、任意の領域のウィンドウ表示及びマルチストロボ静止画像の映像テクニックを、パーソナルコンピュータ内のＣＰＵ６２０により容易に操作できる。
【００７７】
Ｃ．スーパーインポーズ制御部４２０の詳細構成と動作：
図８は図３に示したスーパーインポーズ制御部４２０及びその周辺回路のブロック回路図である。又、ここに示される３ポート映像メモリ３１０は、３つの入出力ポートのうち読出ポートが使用される。ソニー社製ＣＸＫ１２０６のデータシート番号７１２１５−ＳＴの第２７頁〜第３１頁には、上記の読出ポートに係るタイミングチャートが記載されている。使用するポートは上記データシート第２頁のリードポート１である。
【００７８】
３ポート映像メモリ３１０では、メモリ駆動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫＲ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポート１垂直クリア
端子ＶＣＬＲ１に、水平方向リセット信号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂直オフセット信号ＶＲＯＦＴ又は垂直読出ラインクロック信号ＶＲＬＣＫがポート１ラインインクリメント端子ＩＮＣ１に、ポート１出力イネーブルＲＥ１（負論理）がポート１出力イネーブル端子ＲＥ１（負論理）にそれぞれ与えられる。又、アナログＲＧＢ信号ＷＬＤＲ（Ｒ，Ｇ，Ｂ中の１データがそれぞれ）がポート１データ出力ＤＯ１０〜ＤＯ１３から読み出される。
【００７９】
上記各端子に対応するポート１シフト信号ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水平クリア信号ＨＣＬＲ１、ポート１ラインインクリメント信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論理）により、読出制御されるアナログＲＧＢ信号ＷＬＤＲは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポート１データ出力ＤＯ１０〜ＤＯ１３より出力される。
【００８０】
図８のビデオスイッチ５１０は切換信号入力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ端子又はＢ端子の入力をコモン端子Ｃから出力する。具体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のときにＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の入力を、それぞれＣ端子から出力する。ＣＰＵ６２０は、パーソナルコンピュータ内のＣＰＵバス６１０を介して各部を制御する。
【００８１】
図８の４２１は水平基準読出ドットクロック信号ＨＢＤＣＫを出力する水平基準読出ドットクロック発生器を示し、４２２は水平読出開始信号ＨＲＳＡ及び水平読出方向リセット信号ＨＲＳＴを出力する水平読出開始カウンタを示し、４２３は水平基準開始信号ＨＲＳＢを出力する水平６４クロックカウンタを示し、４２４は水平読出回数信号ＨＲＴを出力する水平読出回数カウンタを示し、４２５は水平読出ドットクロック信号ＨＤＤＡを出力する水平読出ドットクロック発生器を示す。また、垂直読出オフセットカウンタ４２６は、水平基準読出ドットクロック発生器４２１に同期したカウント数で、３ポート映像メモリ３１０の垂直方向の読出しラインのオフセットラインを決定する垂直読出オフセット信号ＶＲＯＦＴを出力する。垂直ブランキング数カウンタ４２７は垂直ブランキング終了信号ＶＢＥを出力し、垂直読出開始カウンタ４２８は垂直読出開始信号ＶＲＳを出力し、垂直読出回数カウンタ４２９は垂直読出回数信号ＶＲＴを出力し、垂直読出ラインクロック発生器４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出力する。ＡＮＤ回路４３１は２つの映像信号ＶＶＳ２，ＶＶＳ３をスーパーインポーズさせる切換信号ＶＳＥＬを出力し、ＯＲ回路４３２は垂直読出オフセット信号ＶＲＯＦＴと垂直読出ラインクロック信号ＶＲＬＣＫを、ポート１ラインインクリメント信号ＩＮＣ１として出力し、ＮＯＲ回路４３３はリードイネーブルＲＥ１信号を出力する。また、符号４３４、４３５はトライステート回路、４３６はインバータ回路を示す。
【００８２】
色信号入力端子５０６から到来する映像信号ＶＶＳ２の色信号はビデオスイッチ５１０のＡ端子に与えられる。入力端子５０６の水平同期信号を成す同期端子５０７から到来する水平同期信号ＲＨは、水平基準読出ドットクロック発生器４２１、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられると共に、垂直同期信号ＲＶは、３ポート映像メモリ３１０、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０に与えられる。また、同期信号ＲＨ，ＲＶは、同期信号端子４９０、４９１へもそれぞれ送出される。
【００８３】
ここで、水平同期信号ＲＨ及び垂直同期信号ＲＶの入出力について、図９を用いて説明する。水平同期信号ＲＨ及び垂直同期信号ＲＶは、バッファ６２，６１を介して同期信号端子４９０，４９１及びスーパーインポーズ制御部４２０中の図８に示す所要回路へ与えられる。このバッファ６１，６２はインピーダインズ変換・波形整形等の機能を有し、画像処理装置が縦続接続される場合でも、上記同期信号の的確な伝送に寄与する。また、水平同期信号ＲＨは水平基準読出ドットクロック発生器４２１内のＰＬＬ回路６３へ与えられ、ＣＰＵ６２０により指定された水平画面全体の水平解像度を規定する信号として水平基準読出ドットクロックＨＢＤＣＫが発生される。
【００８４】
ＰＬＬ回路６３は図１０に示されるように構成される。つまり、信号線７０から水平同期信号ＲＨが位相比較器７１へ与えられ、また、Ｎ分周期７４の出力が位相比較器７１へ与えられ、位相比較器７１ではこれらの信号の位相比較を行って位相差に対応したパルス幅の信号を出力する。位相比較器７１の出力はローパスフィルタ７２に与えられ平滑化され、ＶＣＯ７３へ与えられる。ＶＣＯ７３は与えられる電圧に応じた周波数で発振し、これが水平基準読出ドットクロックＨＢＤＣＫとされて各部へ送出されるとともに、Ｎ分周期７４へ与えられ、水平同期信号ＲＨの周波数にまで分周されて位相比較器７１へ戻される。この結果、水平同期信号ＲＨに同期した水平基準読出ドットクロックＨＢＤＣＫが作成される。
【００８５】
図８のスーパーインポーズ制御部４２０における水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４は、水平同期信号ＲＨによりそのカウント値がそれぞれリセットされる。さらに、同期端子５０８から到来する垂直同期信号ＲＶは、３ポート映像メモリ３１０のポート１垂直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９、垂直読出ラインクロック発生器４３０及び同期信号端子４９１へそれぞれ送出される。また、垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８および垂直読出回数カウンタ４２９は、垂直同期信号ＲＶによりそのカウント値がそれぞれリセットされる。
【００８６】
水平基準読出ドットクロック発生器４２１より発生された水平基準読出ドットクロック信号ＨＢＤＣＫは、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３、水平読出回数カウンタ４２４、垂直読出オフセットカウンタ４２６に与えられると共に、トライステート回路４３５を介して３ポート映像メモリ３１０のクロック信号ＨＤＣＫとして、３ポート映像メモリ３１０のポート１シフト信号端子ＣＫＲ１に送出される。
【００８７】
また、水平読出ドットクロック発生器４２５は、水平６４クロックカウンタ４２３からの水平読出基準信号ＨＲＳＢを基準とし、水平同期信号ＲＨの周波数のＮ１倍の周波数の信号を出力するＰＬＬ回路により構成されており、水平読出ドットクロック信号ＨＤＤＡを出力する。この水平読出ドットクロック発生器４２５により発生された水平読出ドットクロック信号ＨＤＤＡは、トライステート回路４３４を介して３ポート映像メモリ３１０のクロック信号ＨＤＣＫとして３ポート映像メモリ３１０のポート１シフト信号端子ＣＫＲ１及びＤ−Ａ変換器４１０へ与えられ、ディジタルＲＧＢ信号ＷＬＤＲの読出クロック信号及びＤ−Ａ変換器４１０の変換クロック信号として用いられる。
【００８８】
図１１は、スーパーインポーズ制御部４２０内の各回路の設定値の機能を示す説明図である。図１１に示すように、水平基準読出ドットクロック信号ＨＢＤＣＫの周波数ｆＨＢＤＣＫと、水平読出ドットクロック信号ＨＲＤＣＫの周波数ｆＨＤＤＡの比（ｆＨＢＤＣＫ／ｆＨＤＤＡ）は、映像メモリ３１０から読出される映像（図１１（Ａ））と、モニタ１６に表示される映像（図１１（Ｂ））の水平方向の変倍率ＭＨ２に等しい。従って、水平読出ドットクロック信号ＨＤＤＡの周波数ｆＨＤＤＡを調整することによって、モニタ１６に表示される映像を水平方向に拡大したり縮小したりすることが可能である。
【００８９】
垂直読出ラインクロック発生器４３０は、垂直同期信号ＲＶに同期し、垂直同期信号ＲＶの周波数のＮ２倍の周波数の信号を出力するＰＬＬ回路により構成されており、垂直読出ラインクロック信号ＶＲＬＣＫを出力する。この垂直読出ラインクロック発生器４３０により発生された垂直読出ラインクロック信号ＶＲＬＣＫは、ＯＲ回路４３２を介して３ポート映像メモリ３１０の垂直方向のアドレスであるラインアドレスを進めるポート１ラインインクリメント端子ＩＮＣ１に与えられると共に、ＯＲ回路４３２、ＮＯＲ回路４３３を介してポート１出力イネーブルＲＥ１端子（負論理）へ与えられる。
【００９０】
図１１に示すように、水平同期信号ＲＨの周波数ｆＲＨと、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫの比（ｆＲＨ／ｆＶＲＬＣＫ）は、３ポート映像メモリ３１０から読出された映像（図１１（Ａ））と、モニタ１６に表示される映像（図１１（Ｂ））の垂直方向の変倍率ＭＶ２に等しい。従って、垂直読出ラインクロック信号ＶＲＬＣＫの周波数ｆＶＲＬＣＫを調整することによって、モニタ１６に表示される映像を垂直方向に拡大・縮小することが可能である。
【００９１】
スーパーインポーズ制御部４２０は、これら水平基準読出ドットクロック信号ＨＢＤＣＫ、水平読出ドットクロック信号ＨＤＤＡ及び垂直読出ラインクロック信号ＶＲＬＣＫにより、基本的な読出しタイミングを得ている。
【００９２】
垂直読出オフセットカウンタ４２６は、３ポート映像メモリ３１０の読出ラインの開始オフセットライン位置を決めるため、垂直同期信号ＲＶによりカウント値がリセットされた後に、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫに同期しながら、３ポート映像メモリ３１０の垂直方向のラインアドレスを歩進する垂直オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ送出する。
【００９３】
図１１（Ａ）に示すように、垂直読出オフセットカウンタ４２６の設定値Ｎ４２６は、３ポート映像メモリ３１０から読出される映像部分（図中破線で囲む領域）の垂直方向の開始位置を示している。
【００９４】
垂直ブランキング数カウンタ４２７は映像信号ＶＶＳ２の垂直バックポーチ領域を削除させるためのカウンタ（図示せず）を含んでいる。このカウンタは水平同期信号ＲＨのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥを垂直読出開始カウンタ４２８へ出力する。
【００９５】
垂直読出開始カウンタ４２８は、垂直ブランキング数カウンタ４２７から送出される許可信号（垂直ブランキング終了信号ＶＢＥ）を受けて、水平同期信号ＲＨのクロック数をカウントし、３ポート映像メモリ３１０からの垂直方向に対する読出開始許可信号（垂直読出開始信号）ＶＲＳを垂直読出回数カウンタ４２９へ出力する。
【００９６】
図１１（Ｃ）に示すように、垂直読出開始カウンタ４２８の設定値Ｎ４２８は、３ポート映像メモリ３１０から読出された映像がモニタ１６の画面に表示される際の、垂直方向の表示開始位置を規定する。
【００９７】
垂直読出回数カウンタ４２９は、垂直読出開始カウンタ４２８から送出される許可信号（制御信号ＶＲＳ）を受けて、水平同期信号ＲＨのクロック数をカウントし、３ポート映像メモリ３１０からの垂直方向に対する読出期間を示す信号、すなわち垂直読出回数信号ＶＲＴをＡＮＤ回路４３１へ出力する。
【００９８】
図１１（Ｂ），（Ｃ）に示すように、垂直読出回数カウンタ４２９の設定値Ｎ４２９は、モニタ１６に表示される映像の垂直方向のライン数を規定する。
【００９９】
以上に説明した垂直読出オフセットカウンタ４２６、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８、垂直読出回数カウンタ４２９及び垂直読出ラインクロック発生器４３０により、３ポート映像メモリ３１０に対する垂直方向の読出し制御が行われる。
【０１００】
なお、垂直読出オフセットカウンタ４２６がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２６、垂直ブランキング数カウンタ４２７がカウントする水平同期信号ＲＨのクロック数Ｎ４２７、垂直読出開始カウンタ４２８がカウントする水平同期信号ＲＨのクロック数Ｎ４２８、垂直読出回数カウンタ４２９がカウントする水平同期信号ＲＨのクロック数Ｎ４２９、垂直読出ラインクロック発生器４３０内のＰＬＬ回路内のＮ分周器の値は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【０１０１】
水平読出開始カウンタ４２２は、水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポート映像メモリ３１０の水平方向に対する読出開始許可信号（水平読出開始信号ＨＲＳＡ）を水平６４クロックカウンタ４２３へ送出する。
【０１０２】
図１１（Ｃ）に示すように、水平読出開始カウンタ４２２の設定値Ｎ４２２は、３ポート映像メモリ３１０から読出された映像がモニタ１６の画面に表示される際の、水平方向の表示開始位置を規定する。
【０１０３】
水平６４クロックカウンタ４２３は水平読出開始カウンタ４２２から送出される許可信号（水平読出開始信号ＨＲＳＡ）を受けて、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントする。そして、そのカウント値が３ポート映像メモリ３１０の読出時の特性である６４クロックになると、水平読出基準信号ＨＲＳＢを水平読出ドットクロック発生器４２５、水平読出回数カウンタ４２４及びＡＮＤ回路４３１へ出力する。
【０１０４】
水平読出回数カウンタ４２４は水平基準読出ドットクロック発生器４２１から送出される水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、３ポート映像メモリ３１０の水平方向に対する読出期間の許可信号（水平読出回数信号ＨＲＴ）をＡＮＤ回路４３１へ送出する。
【０１０５】
図１１（Ｂ），（Ｃ）に示すように、水平読出回数カウンタ４２４の設定値Ｎ４２４は、モニタ１６に表示される映像の水平方向のドット数を規定する。
【０１０６】
かくして、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４により、３ポート映像メモリ３１０に対する水平方向の読出制御が行われる。なお、水平基準読出ドットクロック発生器４２１のＰＬＬ回路内の分周器の設定値と、水平読出ドットクロック発生器４２５のＰＬＬ回路内の分周器の設定値と、水平読出開始カウンタ４２２がカウントする水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２２と、水平読出回数カウンタ４２４がカウントする基準ドットクロック信号ＨＢＤＣＫのクロック数Ｎ４２４は、パーソナルコンピュータ内のＣＰＵ６２０によってそれぞれ所要の値に設定される。
【０１０７】
次に、スーパーインポーズ制御部４２０の動作について、図１２、図１３、図１４及び図１５を参照して説明する。なお、図１２は３ポート映像メモリ３１０の垂直方向の読出許可のタイミングチャートであり、図１３は３ポート映像メモリ３１０の垂直オフセットのタイミングチャートであり、図１４は３ポート映像メモリ３１０の水平方向の読出許可のタイミングチャートであり、図１５は３ポート映像メモリ３１０の水平方向の読み出しのタイミングチャートである。
【０１０８】
まず、３ポート映像メモリ３１０の水平方向の読出許可について、図１２を参照して説明する。垂直同期信号ＲＶがハイレベル『Ｈ』になると（図１２（ａ）参照）、垂直ブランキング数カウンタ４２７、垂直読出開始カウンタ４２８及び垂直読出回数カウンタ４２９がリセットされ、垂直ブランキング終了信号ＶＢＥ、垂直読出開始信号ＶＲＳ及び垂直読出回数信号ＶＲＴがそれぞれローレベル『Ｌ』になり（図１２（ｄ），（ｅ），（ｆ）参照）、垂直ブランキング数カウンタ４２７が水平同期信号ＲＨのクロック数をカウントし、垂直バックポーチ領域を過ぎると垂直ブランキング終了信号ＶＢＥをハイレベル『Ｈ』にする（図１２（ｄ）参照）。垂直ブランキング終了信号ＶＢＥがハイレベル『Ｈ』になると、垂直読出開始カウンタ４２８が水平同期信号ＲＨのクロック数のカウントを開始する。そして、垂直読出開始カウンタ４２８がＣＰＵ６２０の設定した値Ｎ４２８をカウントすると、垂直読出開始信号ＶＲＳをハイレベル『Ｈ』にする（図１２（ｅ）参照）。垂直読出開始信号ＶＲＳがハイレベル『Ｈ』になると、３ポート映像メモリ３１０の垂直方向に対して、ディジタルＲＧＢ信号ＷＬＤＲの読みだしの開始が許可されたことになるので、垂直読出回数カウンタ４２９が水平同期信号ＲＨのクロック数のカウントを開始する。垂直読出回数カウンタ４２９がＣＰＵ６２０により設定された値Ｎ４２９をカウントすると、垂直読出回数信号ＶＲＴをハイレベル『Ｈ』にする（図１２（ｆ）参照）。
【０１０９】
このため、水平読出基準信号ＨＲＳＢがハイレベル『Ｈ』、水平読出回数信号ＨＲＴがローレベル『Ｌ』であるときに、垂直読出開始信号ＶＲＳがハイレベル『Ｈ』であり、かつ垂直読出回数信号ＶＲＴがローレベル『Ｌ』である期間だけ、ＡＮＤ回路４３１からハイレベル『Ｈ』のスーパーインポーズさせる信号ＶＳＥＬが出力される垂直方向に対して条件が整う。従って、３ポート映像メモリ３１０では、この間の水平方向の読出許可に基づいてディジタルＲＧＢ信号ＷＬＤＲの読み出しが行われる。
【０１１０】
次に、３ポート映像メモリ３１０の垂直オフセットについて、図１３を参照して説明する。垂直同期信号ＲＶがハイレベル『Ｈ』になると（図１３（ａ）参照）、垂直読出オフセットカウンタ４２６はリセットされ、水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始する。この垂直読出オフセットカウンタ４２６がＣＰＵ６２０の設定した値Ｎ４２６までクロックをカウントしながら、垂直読出オフセット信号ＶＲＯＦＴをＯＲ回路４３２を介して３ポート映像メモリ３１０のポート１ラインインクリメントＩＮＣ１に与え（図１３（ｃ）参照）、３ポート映像メモリ３１０の垂直方向の読出アドレス値をオフセットする。
【０１１１】
そのとき、ＮＯＲ回路４３３に垂直同期信号ＲＶ及び垂直読出オフセット信号ＶＲＯＦＴが与えられているので、リードイネーブル信号ＲＥ１（負論理）が３ポート映像メモリ３１０のリードイネーブル端子ＲＥ１（負論理）に与えられ、ＣＰＵ６２０により設定された値までカウントすると垂直オフセットがなされるため、垂直読出オフセットカウンタ４２６は垂直読出オフセット信号ＶＲＯＦＴの出力を次の垂直同期信号ＲＶの到来まで停止する。
【０１１２】
次に、３ポート映像メモリ３１０の水平方向の読出し許可について、図１４を参照して説明する。水平同期信号ＲＨが出力されると、水平読出開始カウンタ４２２、水平６４クロックカウンタ４２３及び水平読出回数カウンタ４２４がリセットされ、水平読出開始信号ＨＲＳＡ、水平読出基準信号ＨＲＳＢ及び水平読出回数信号ＨＲＴがローレベル『Ｌ』になる（図１４（ｄ），（ｅ），（ｆ）参照）。そこで、水平読出開始カウンタ４２２は水平基準読出ドットクロック発生器４２１が出力する水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数をカウントし、そのカウント値がＣＰＵ６２０に設定した値Ｎ４２１になると、水平読出開始信号ＨＲＳＡをハイレベル『Ｈ』にする（図１４（ｄ）参照）。水平読出開始信号ＨＲＳＡがハイレベル『Ｈ』になると、水平６４クロックカウンタ４２３が基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始し、そのカウント値が６４になると、水平読出基準信号ＨＲＳＢをハイレベル『Ｈ』にする（図１４（ｅ）参照）。すると水平読出ドットクロック発生器４２５は、水平読出基準信号ＨＲＳＢに位相ロックされる。なお、水平６４クロックカウンタ４２３は３ポート映像メモリ３１０の特性上、「６４」のカウント値で水平読出基準信号ＨＲＳＢのハイレベル『Ｈ』を生じるもので、６４に限る訳ではない。
【０１１３】
上記水平読出基準信号ＨＲＳＢがハイレベル『Ｈ』になると、３ポート映像メモリ３１０の水平方向の読出が許可されたことになり、水平読出回数カウンタ４２４は水平基準読出ドットクロック信号ＨＢＤＣＫのクロック数のカウントを開始し、そのカウント値がＣＰＵ６２０の設定した値Ｎ４２４になると、水平読出回数信号ＨＲＴをハイレベル『Ｈ』にする（図１４（ｆ）参照）。
【０１１４】
垂直読出開始信号ＶＲＳがハイレベル『Ｈ』、垂直読出回数信号ＶＲＴがローレベル『Ｌ』であるときに、水平読出基準信号ＨＲＳＢがハイレベル『Ｈ』であり、かつ水平読出回数信号ＨＲＴがローレベル『Ｌ』である期間だけ、水平読出回数信号ＨＲＴを受けるＡＮＤ回路４３１からは、ハイレベル『Ｈ』のスーパーインポーズ許可させる切換信号ＶＳＥＬが出力される。従って、３ポート映像メモリ３１０では、この間の垂直方向の読出許可に基づいて、ディジタルＲＧＢ信号ＷＬＤＲが読み出される。
【０１１５】
次に、３ポート映像メモリ３１０の水平方向の読み出しについて、図１５を参照して説明するスーパーインポーズさせる信号ＶＳＥＬがハイレベル『Ｈ』となり（図１５（ｃ）参照）、水平読出ドットクロック発生器４２５が出力する水平読出ドットクロック信号ＨＤＤＡのクロックに基づいて（図１５（ｂ）参照）、３ポート映像メモリ３１０からのディジタル信号ＷＬＤＲの読みだし及びＤ−Ａ変換器４１０のアナログ変換が行われる。このときのリードイネーブル信号ＲＥ１も示されている（図１５（ｄ）参照）。
【０１１６】
一方、図８に示すように映像信号ＶＶＳ２はビデオスイッチ５１０のＡ点に入力され、又、３ポート映像メモリ３１０から読み出されてＤ−Ａ変換器４１０によりアナログ変換された映像信号ＶＶＳ３はビデオスイッチ５１０のＢ点に入力されている。従って、スーパーインポーズさせる切換信号ＶＳＥＬによるビデオスイッチ５１０の切り換えにより、ビデオスイッチ５１０の出力である映像信号ＶＶＳ４は、映像信号ＶＶＳ２で表わされる画像の中に、位相補正後の映像信号ＶＶＳ３で表わされる映像をはめ込んだ（スーパーインポーズした）画像を表わしている。なお、映像信号ＶＶＳ４は、ビデオスイッチ５１０から出力端子５０５に出力されるＲＧＢ信号と、出力端子４９０，４９１に出力される同期信号ＲＨ，ＲＶとで構成されている。
【０１１７】
なお、上述したタイミングチャートは、一例であり、各信号が正論理又は負論理であっても上述した動作をすることができる。
【０１１８】
又、図８においては、ハイレベル『Ｈ』のスーパーインポーズさせる切換信号ＶＳＥＬがＮＯＴ回路４３６を介してトライステート回路４３４に出力されているときは、トライステート回路４３４が動作して、水平読出ドットクロック信号ＨＤＤＡが駆動クロック信号ＨＤＣＫとして送出される。逆に、スーパーインポーズさせる信号ＶＳＥＬがローレベル『Ｌ』のときは、トライステート回路４３５が動作して、水平基準読出ドットクロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫとして３ポート映像メモリ３１０へ与えられている。
【０１１９】
すなわち、スーパーインポーズさせる切換信号ＶＳＥＬがハイレベル『Ｈ』でスーパーインポーズが行われるときには、水平読出ドットクロック発生器４２５から出力される水平読出ドットクロックＨＤＤＡにより３ポート映像メモリ３１０がアクセスされて、スーパーインポーズに十分な速度でディジタルＲＧＢ信号ＷＬＤＲの読出しが行われる。一方、スーパーインポーズさせる信号ＶＳＥＬがローレベル『Ｌ』でスーパーインポーズが行われないときには、水平基準読出ドットクロック発生器４２１から出力される水平基準読出ドットクロックＨＢＤＣＫにより３ポート映像メモリ３１０がアクセスされて、水平読出オフセット点までのアドレスの歩進や、スーパーインポーズが行われない水平／垂直領域のディジタルＲＧＢ信号のいわば読み飛しが行われ、次のスーパーインポーズされる信号ＶＳＥＬがハイレベル『Ｈ』となるタイミングに備えることになる。
【０１２０】
以上により、図１１（Ｃ）に示すように、映像信号ＶＶＳ３が映像信号ＶＶＳ２内にスーパーインポーズされる位置は、垂直方向が垂直読出開始カウンタ４２８からの垂直読出開始信号ＶＲＳで、水平方向が水平読出開始カウンタ４２２からの水平読出開始信号ＨＲＳＡにより決定される。また、スーパーインポーズされる表示サイズは、垂直方向が垂直読出回数カウンタ４２９からの垂直読出回数信号ＶＲＴで、水平方向が水平読出回数カウンタ４２４からの水平読出回数信号ＨＲＴにより決定される。
【０１２１】
また、図１１（Ａ），（Ｂ）に示すように、映像信号ＶＶＳ３による映像を拡大縮小表示させるには、垂直方向では垂直読出ラインクロック発生器４３０の垂直読出ラインクロック信号ＶＲＬＣＫ、水平方向では水平読出ドットクロック発生器４２５の水平読出ドットクロック信号ＨＤＤＡのそれぞれの周波数を低くすると拡大し、高くすると縮小させた表示が行える。
【０１２２】
図１６は、第１の実施例によって重畳された２つの映像のサイズの一例を示す説明図である。ここで、第２の映像信号ＶＶＳ２で表わされる映像ＶＶＳ２ＸをＭＳ−ＷＩＮＤＯＷＳの画面全体とし、第１の映像信号ＶＶＳ１をＭＳ−ＤＯＳの映像信号、映像信号ＶＶＳ１を位相補正して得られた映像信号ＶＶＳ３で表わされる映像ＶＶＳ３ＸをＤＯＳ−ＢＯＸのウィンドウとする。ＤＯＳ−ＢＯＸのウィンドウＶＶＳ３Ｘは、ＭＳ−ＷＩＮＤＯＷＳの画面ＶＶＳ２Ｘ内の任意の位置において縮小サイズＶＶＳ３ＸＺで表示されたり、拡大サイズＶＶＳ３ＸＸで表示させたりすることが容易にできる。
【０１２３】
また、図１６のように映像ＶＶＳ３Ｘを表示している際にも、ＣＰＵ６２０は映像ＶＶＳ３Ｘの表示に関与することなく、ＭＳ−ＤＯＳの処理に専念できる。そのため、従来のように、ＤＯＳ−ＢＯＸの映像データを第１映像記憶部１２から第２映像記憶部１３に転送する処理をＣＰＵ６２０が行なう場合に比べて高速な処理が実現できるという利点がある。
【０１２４】
なお、ＭＳ−ＷＩＮＤＯＷＳとＭＳ−ＤＯＳの解像度が同一解像度の場合にも、ＭＳ−ＷＩＮＤＯＷＳ表示画面内に、ＭＳ−ＤＯＳの画面表示サイズを縮小して、ＤＯＳ−ＢＯＸ表示画面とする表示も容易にできる。また、ＤＯＳ−ＢＯＸ表示の形状をクロマキ−により、複雑なものにすることも可能である。
【０１２５】
図１７は、位相補正後の映像を拡大・縮小した場合を示す説明図である。図１７（ａ）に示すように、２種類の映像信号ＶＶＳ１ＹとＶＶＳ２Ｙがともに同じ画像表示密度（水平６４０ドット×垂直４８０ライン）の映像信号の場合に、本発明によると、図１６（ｂ）に示すように映像の一部を拡大表示しながら表示領域を小さくして映像ＶＶＳ３Ｙのように表示することができる。また、図１６（ｃ）のように、映像の全体を縮小しながら表示領域を小さくした映像ＶＶＳ３ＹＹを表示することもできる。
【０１２６】
また他の応用例として、本発明は図１に示す如くパソコンの内部に取り入れられた複数の映像信号を処理しているが、外部からＮＴＳＣ規格の映像信号を入力するための入力端子とデコーダとを設けるようにしてもよい。この場合には、第１映像制御部１０の出力と位相補正部１４との間に新たに第２のビデオスイッチを挿入する。この第２のビデオスイッチは、図１に示すビデオスイッチ１５と同様なスイッチであればよく、このスイッチの一端子はＮＴＳＣ信号の入力端子に、他の端子は第１映像制御部１０の出力端に接続され、この両者を第２のビデオスイッチで切り換えて、その出力端を位相補正部１４に入力する。その結果、パソコンの映像信号のみ位相補正するだけでなく、同様にして一般のテレビ信号として利用されているＮＴＳＣ信号であっても本発明に応用することがでる。
【０１２７】
Ｄ．第２の実施例：
図１８は、この発明の第２の実施例における位相補正部とその周辺回路の構成を示すブロック図である。この位相補正部の書込制御部２００ａは、図４に示す第１の実施例の位相補正部における書込制御部２００に、映像メモリ制御信号選択部３３０とＣＰＵデータ書込制御部３４０とを追加したものである。ＣＰＵデータ書込制御部３４０は、ＣＰＵ６２０から与えられた映像データを３ポート映像メモリ３１０に書き込む際の制御を行なう。映像メモリ制御信号選択部３３０は、ディジタイズ制御部２２０とＣＰＵデータ書込制御部３４０とから与えられた書込制御信号の一方を選択して３ポート映像メモリ３１０に供給する。
【０１２８】
Ａ−Ｄ変換器２１０と３ポート映像メモリ３１０の間には映像データ選択部３２０が介挿されている。この映像データ選択部３２０は、ＣＰＵデータ書込制御部３４０を介してＣＰＵ６２０から与えられた映像データと、Ａ−Ｄ変換器２１０から出力された映像データＷＬＤのうちの一方を選択して３ポート映像メモリ３１０に供給している。
【０１２９】
図１８の回路において、映像データを３ポート映像メモリ３１０に書き込む動作は次のように行なわれる。まず、ＣＰＵ６２０は、ＣＰＵデータ書込制御部３４０から切換制御信号ＣＣを出力させることによって、映像データ選択部３２０及び映像メモリ制御信号選択部３３０をＣＰＵデータ書込制御部３４０側に切り換える。この切換えにより、３ポート映像メモリ３１０には、ディジタイズ制御部２２０から出力される書込制御信号ＷＣＯＮＴではなく、ＣＰＵデータ書込制御部３４０から出力される書込制御信号ＷＥＰＣが与えられることになる。すなわち、ＣＰＵ６２０が出力するディジタルＲＧＢ信号が、ＣＰＵデータ書込制御部３４０及び映像データ選択部３２０を介して３ポート映像メモリ３１０へ与えられる。この結果、３ポート映像メモリ３１０にはＣＰＵデータ書込制御部３４０から送出される書込制御信号ＷＥＰＣにより、ＣＰＵ６２０より与えられるディジタルＲＧＢ信号が書き込まれることになる。こうして３ポート映像メモリ３１０に格納されたディジタルＲＧＢ信号は、スーパ−インポーズ制御部４２０の制御により読み出される。
【０１３０】
このように、図１６に示す第２の実施例では、ＣＰＵ６２０から与えられる映像を直接３ポート映像メモリ３１０に書き込んで表示することが可能である。
【０１３１】
Ｅ．第３の実施例：
図１９は、本発明の第３の実施例としての映像表示装置を備えたコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、第１映像制御部１０から第ｎ映像制御部２１までのｎ個の映像制御部と、第１映像記憶部１２から第ｎ映像記憶部２２までのｎ個の映像記憶部と、第２位相補正部１４から第ｎ位相補正部２３までの（ｎ−１）個の位相補正部と、第２ビデオスイッチ１５から第ｎビデオスイッチ２４までの（ｎ−１）個のビデオスイッチとを備えている。映像制御部と映像記憶部と位相補正部とビデオスイッチの組み合わせを映像重畳部と呼ぶと、図１９のコンピュータシステムは、（ｎ−１）組の映像重畳部を備えていると言うことできる。
【０１３２】
第１映像記憶部１２から第ｎ映像記憶部２２までのｎ個の映像記憶部は、それぞれ異なるＯＳの管理下にあり、複数の異なったＯＳによる映像がモニタ１６の画面内に表示される。図２０は、第１ないし第ｎ映像記憶部１２，１３，１８，２２に記憶された映像が重畳されてモニタ１６に表示された状態を示す説明図である。なお、複数の映像記憶部の一部は同じＯＳの管理下にあってもよい。このように、映像重畳部を多段に設けることによって、３つ以上の映像を重畳して表示することができる。この場合にも、ＣＰＵ６２０が各映像記憶部間において映像データを転送する必要がないので、重畳された映像の表示を高速で行なうことができ、ＣＰＵ６２０は表示以外の他の処理を実行することができる。
【０１３３】
なお、この発明は上記実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【０１３４】
【発明の効果】
以上説明したように、請求項１に記載した発明によれば、第１の位相補正部が第１の映像信号を第２の映像信号の同期信号に同期させるので、第１のビデオスイッチによって２つの映像信号を切換えてモニタに出力するだけで、２つの映像を切換えて表示することができる。従って、第１の映像記憶部の内容を第２の映像記憶部に転送することなく、２つの映像を切換えつつ高速に表示することができる。
【０１３５】
請求項２に記載した発明によれば、第１の位相補正部が、第１の映像信号を第２の映像信号の同期信号に同期させるので、互いに非同期な第１と第２の映像信号を切換えてモニタに出力することができる。
【０１３６】
請求項３に記載した発明によれば、第１の映像信号をその同期信号に同期してフレーム記憶部に記憶し、第２の映像信号の同期信号に同期して読出すので、第１の映像信号を第２の映像信号の同期信号に同期させることができる。
【０１３７】
請求項４に記載した発明によれば、第１のビデオスイッチによって２つの映像信号を切換えて、２つの映像を重畳した状態で表示することができる。
【０１３８】
請求項５に記載した発明によれば、アナログ映像信号である第１の映像信号を処理して映像を表示することができる。
【０１３９】
請求項６に記載した発明によれば、第１の映像信号をフレーム記憶部に書き込む際に映像を変倍することができる。
【０１４０】
請求項７に記載した発明によれば、第１の映像信号をフレーム記憶部から読出す際に映像を変倍することができる。
【０１４１】
請求項８に記載した発明によれば、表示解像度が異なる映像を表わす２つの映像信号を切換えて表示することが可能である。
【０１４２】
請求項９に記載した発明によれば、３つの映像を切換えて表示することができる。
【図面の簡単な説明】
【図１】本発明の一実施例としての映像表示装置を備えたコンピュータシステムの構成を示すブロック図。
【図２】位相補正部１４とビデオスイッチ５の機能を示す説明図。
【図３】位相補正部１４の概略構成を示すブロック図。
【図４】位相補正部１４とビデオスイッチ１５の構成を示すブロック図。
【図５】ディジタイズ制御部２２０及びその周辺回路の詳細なブロック回路図。
【図６】ディジタイズ制御部２２０内の各回路の設定値の機能を示す説明図。
【図７】ディジタイズ制御部２２０の動作を示すタイミングチャート。
【図８】スーパーインポーズ制御部４２０とその周辺回路の詳細なブロック回路図。
【図９】スーパーインポーズ制御部４２０における水平同期信号ＲＨ及び垂直同期信号ＲＶの入出力回路を示す説明図。
【図１０】ＰＬＬ回路６３の構成を示すブロック図。
【図１１】スーパーインポーズ制御部４２０内の各回路の設定値の機能を示す説明図。
【図１２】３ポート映像メモリ３１０の垂直方向の読出許可のタイミングチャート。
【図１３】３ポート映像メモリ３１０の垂直オフセットのタイミングチャート。
【図１４】３ポート映像メモリ３１０の水平方向の読出許可のタイミングチャート。
【図１５】３ポート映像メモリ３１０の水平方向の読み出しのタイミングチャート。
【図１６】重畳された２つの映像のサイズの一例を示す説明図。
【図１７】位相補正後の映像を拡大・縮小した場合を示す説明図。
【図１８】第２の実施例における位相補正部の構成を示すブロック図。
【図１９】本発明の第３の実施例としての映像表示装置を備えたコンピュータシステムの構成を示すブロック図。
【図２０】第１ないし第ｎ映像記憶部１２，１３，１８，２２に記憶された映像が重畳されてモニタ１６に表示された状態を示す説明図。
【図２１】従来のコンピュータシステムの構成を示すブロック図。
【図２２】ＭＳ−Ｗｉｎｄｏｗｓの管理下にあるメモリ空間を示すメモリマップ。
【図２３】第２の映像１５３０内に第１の映像１５３１が表示されている状態を示す説明図。
【符号の説明】
２…ＲＡＭ
３…ＲＯＭ
４…Ｉ／Ｏ部
５…ビデオスイッチ
６…マウス
７…外部記憶部
８…通信部
１０…第１映像制御部
１１…第２映像制御部
１２…第１映像記憶部
１３…第２映像記憶部
１４…位相補正部
１５…ビデオスイッチ
１６…マルチスキャンモニタ
２１…第ｎ映像制御部
２２…第ｎ映像記憶部
２４…第ｎビデオスイッチ
６１，６２…バッファ
６３…ＰＬＬ回路
７１…位相比較器
７２…ローパスフィルタ
７３…ＶＣＯ
７４…Ｎ分周期
１５００…ＣＰＵ
１５０１…ＲＡＭ部
１５０２…ＲＯＭ部
１５０３…Ｉ／Ｏ部
１５０４…キーボード
１５０５…マウス
１５０６…外部記憶部
１５０７…通信部
１５１０…第１映像制御部
１５１１…第２映像制御部
１５１２…第１映像記憶部
１５１３…第２映像記憶部
１５１４…リレー回路部
１５１５…モニタ
２００…書込制御部
２１０…Ａ−Ｄ変換器
２２０…ディジタイズ制御部
２２１…水平書込ドットクロック発生回路
２２２…水平書込開始カウンタ
２２３…水平書込回数カウンタ
２２４…垂直書込ラインクロック発生回路
２２５…垂直書込開始カウンタ
２２６…垂直書込回数カウンタ
２２７…垂直書込オフセットカウンタ
２２８…ＯＲ回路
２２９…ＡＮＤ回路
２３０…ＮＯＲ回路
３１０…３ポート映像メモリ（フレーム記憶部）
３２０…映像データ選択部
３３０…映像メモリ制御信号選択部
３４０…ＣＰＵデータ書込制御部
４００…読出制御部
４１０…Ｄ−Ａ変換器
４２０…スーパーインポーズ制御部
４２１…水平基準読出ドットクロック発生器
４２２…水平読出開始カウンタ
４２４…水平読出回数カウンタ
４２３…水平６４クロックカウンタ
４２５…水平読出ドットクロック発生器
４２６…垂直読出オフセットカウンタ
４２７…垂直ブランキング数カウンタ
４２８…垂直読出開始カウンタ
４２９…垂直読出回数カウンタ
４３０…垂直読出ラインクロック発生器
４３１…ＡＮＤ回路
４３２…ＯＲ回路
４３３…ＮＯＲ回路
４３４…トライステート回路
４３５…トライステート回路
４３６…ＮＯＴ回路
４９０，４９１…同期信号端子
４９０…同期信号端子
５０５…出力端子
５０６…入力端子
５０７…同期信号端子
５０８…同期信号端子
５１０…ビデオスイッチ
６１０…ＣＰＵバス
６２０…ＣＰＵ
ＢＳＹＮＣ…基本同期信号
Ｃ…コモン端子
ＣＣ…切換制御信号
ＣＫＡＤ…クロック信号
ＣＫＤＡ…クロック信号
ＣＮＴ…切換信号入力端子
ＨＢＤＣＫ…水平基準読出ドットクロック信号
ＨＤＣＫ…メモリ駆動クロック信号
ＨＤＤＡ…水平読出ドットクロック信号
ＨＲＤＣＫ…水平読出ドットクロック信号
ＨＲＳＡ…水平読出開始信号
ＨＲＳＢ…水平基準開始信号
ＨＲＳＴ…水平読出方向リセット信号
ＨＲＴ…水平読出回数信号
ＨＷＤＣＫ…水平書込ドットクロック信号
ＨＷＳ…水平書込開始信号
ＨＷＴ…水平書込回数信号
ＭＨ１…変倍率
ＭＨ２…変倍率
ＭＶ１…縮小率
ＭＶ２…変倍率
ＭＲＳＴ…メモリ垂直／水平リセット信号
ＲＡＤＤ…読出アドレス
ＲＣＯＮＴ…読出制御信号
ＲＥ１…リードイネーブル信号
ＲＨ…水平同期信号
ＲＬ…輝度信号
ＲＳＥ…選択信号
ＲＳＹＮＣ…同期信号
ＲＶ…垂直同期信号
ＶＢＥ…垂直ブランキング終了信号
ＶＲＬＣＫ…垂直読出ラインクロック信号
ＶＲＯＦＴ…垂直読出オフセット信号
ＶＲＳ…垂直読出開始信号
ＶＲＴ…垂直読出回数信号
ＶＳＥＬ…切換信号
ＶＷＬＣＫ…垂直書込ラインクロック信号
ＶＷＯＦＴ…垂直書込オフセット信号
ＶＷＳ…垂直書込開始信号
ＶＷＴ…垂直書込回数信号
ＷＡＤＤ…書込アドレス
ＷＣＯＮＴ…書込制御信号
ＷＥ…ライトイネーブル信号
ＷＥＮＢＬ…書込許可信号
ＷＥＰＣ…書込制御信号
ＷＨ…水平同期信号
ＷＬ…輝度信号
ＷＬＤ…書き込まれる映像データ（輝度データ）
ＷＬＤＲ…読出された映像データ（輝度データ）
ＷＬＲ…輝度信号
ＷＶ…垂直同期信号[0001]
[Industrial applications]
This invention is,The present invention relates to an image display device.
[0002]
[Prior art]
FIG. 21 is a block diagram showing a configuration of a conventional computer system. This computer system includes a CPU 1500 serving as a central processing unit, a RAM 1501 serving as a readable / writable storage, a ROM 1502 serving as a read-only storage, and an I / O for controlling external input / output. An I / O unit 1503, a keyboard 1504 and a mouse 1505 as input devices of the I / O unit 1503, an external storage unit 1506 having a large-capacity storage, and a communication unit 1507 are provided. In addition, a first video storage unit 1512 and a second video storage unit 1513 as a display storage unit are provided for displaying a video, and video data in the first video storage unit 1512 is read out to read a video signal VS1. And a second video control unit 1511 for reading video data from the second video storage unit 1513 and converting the video data into a video signal VS2. These two video signals VS1 and VS2 are asynchronous with each other. The system further includes a relay circuit unit 1514 for selecting one of the two video signals VS1 and VS2, and a monitor 1515 for displaying the video signal VS3 selected by the relay circuit unit 1514. The monitor 1515 is a so-called multi-scan monitor that can synchronize with a plurality of types of video signals.
[0003]
This computer system is configured to operate under two operating systems (hereinafter, referred to as “OS”). The two video storage units 1512 and 1513 are frame memories used by the two OSs, respectively. Hereinafter, a case will be described in which MS-DOS (trademark of Microsoft Corporation in the United States) and MS-Windows (trademark of Microsoft Corporation in the United States) that is a multi-window OS are used as two operating systems.
[0004]
When the computer system of FIG. 21 operates under the control of MS-DOS, CPU 1500 operates first video control unit 1510 to output first video signal VS1. The relay circuit unit 1514 selects the first video signal VS1 and outputs it as the video signal VS3 to the monitor 1515. Therefore, the video represented by the first video signal VS1 is displayed on the monitor 1515.
[0005]
When the computer system operates under the control of MS-Windows, the CPU 1500 operates the second video controller 1511 to output the second video signal VS2. The relay circuit unit 1514 selects the second video signal VS2 according to the selection signal RSE given from the second video control unit 1511, and outputs the selected video signal VS2 as the video signal VS3. Therefore, the video represented by the second video signal VS1 is displayed on the monitor 1515.
[0006]
FIG. 22 is a memory map showing a memory space under the control of MS-Windows. When MS-DOS is started under the control of MS-Windows, a 1-Mbyte MS-DOS area is secured in the memory space. The newly secured MS-DOS area has a VRAM space, but since no VRAM is mounted here, the first video storage unit 1512 is actually used as a VRAM.
[0007]
When MS-DOS is activated, a window for MS-DOS called “DOS-BOX” is displayed on the monitor 1515. FIG. 23 shows a state in which a first video 1531 as a DOS-BOX is displayed in a second video 1530 of MS-Windows.
[0008]
[Problems to be solved by the invention]
Even when MS-DOS is operated under the control of MS-Windows, the second video signal read from second video storage unit 1513 is provided to monitor 1515 and displayed. Therefore, conventionally, in order to display the DOS-BOX 1531 as shown in FIG. 23, the CPU 1500 had to transfer the video data in the first video storage unit 1512 to the second video storage unit 1513. That is, the CPU unit 1500 has to constantly transfer the huge amount of video data in the first storage unit 1512 to the second storage unit 1513, and also has to perform the MS-DOS operation. Therefore, since most of the processing speed of the CPU 1500 is devoted to the display processing, the operation of the MS-DOS becomes very slow, and there is a problem that the usability of the DOS-BOX is extremely poor.
[0009]
The present invention has been made to solve the above-mentioned problems in the prior art.,High-speed switching between the first video stored in the first video storage and the second video stored in the second video storage without transferring the contents of one video storage to the second video storage. It is intended to be displayed on.
[0010]
Means and action for solving the problem
In order to solve the above problems, an image display device according to claim 1 of the present invention is used in a computer system, and is an image display device for displaying an image on a monitor,
A first video storage unit managed by a first operating system;
A first video control unit that reads and outputs a first video signal stored in the first video storage unit;
A second video storage unit managed by a second operating system;
A second video control unit for reading and outputting a second video signal stored in the second video storage unit;
A first phase correction unit that synchronizes the first video signal with a synchronization signal of the second video signal;
One of the second video signal and the first video signal corrected by the first phase correction unit is selected and output to the monitor.Displaying the image generated under the second operating system as a background on the entire screen of the monitor, and changing the window generated under the first operating system to a part of the screen of the monitor. indicateA first video switch;
Equipped,
The first operating system is an operating system that starts under the control of the second operating system;
The first video storage unit is a memory area secured in a memory space managed by the second operating system,
The first video control unit controls the reading of the first video signal to display the window at an arbitrary position and an arbitrary size in a screen of the monitor..
[0011]
Since the first phase correction section synchronizes the first video signal with the synchronization signal of the second video signal, the two video signals are switched by the first video switch and output to the monitor, and the two video signals are output. It can be switched and displayed.
[0012]
In the video display device described in claim 2, the first and second video signals are asynchronous with each other.
[0013]
Since the first phase correction section synchronizes the first video signal with the synchronization signal of the second video signal, the first phase correction section can switch the mutually asynchronous first and second video signals and output the same to the monitor.
[0014]
4. The video display device according to claim 3, wherein the first phase correction unit is configured to store the first video signal in a frame storage unit and the first video signal in synchronization with a synchronization signal of the first video signal. A write control unit for writing one video signal into the frame storage unit, and reading out the first video signal stored in the frame storage unit in synchronization with a synchronization signal of the second video signal And a read control unit for supplying the read control unit to the first video switch.
[0015]
Since the first video signal is stored in the frame storage unit in synchronization with the synchronization signal and read out in synchronization with the synchronization signal of the second video signal, the first video signal is synchronized with the synchronization signal of the second video signal. Can be synchronized.
[0016]
5. The video display device according to claim 4, wherein the read control unit indicates that the first video signal is selected within a video area of the first video signal, and the second video signal is selected outside the display area. Selection signal generation means for providing a selection signal indicating selection of the video signal to the first video switch.
[0017]
With this configuration, the two video signals can be switched by the first video switch, and the two videos can be displayed in a superimposed state.
[0018]
6. The video display device according to claim 5, wherein the first phase corrector further performs A / D conversion on the first video signal, which is an analog signal, and provides the first video signal to the frame storage unit. Means, and DA conversion means for DA-converting the phase-corrected first video signal, which is a digital signal read from the frame storage unit, and applying the DA signal to the first video switch.
[0019]
This makes it possible to process the first video signal that is an analog video signal.
[0020]
7. The video display device according to claim 6, wherein the write control unit outputs a horizontal write dot clock signal that defines a horizontal timing when the first video signal is written to the frame storage unit. A first PLL circuit for generating from a synchronization signal of one video signal, and a vertical write line clock signal for defining a vertical timing when the first video signal is written to the frame storage unit. And a second PLL circuit for generating from a synchronization signal of one video signal, wherein the first and second PLL circuits respectively adjust the frequencies of the horizontal write dot clock signal and the vertical write line clock signal. By adjusting, the image stored in the frame storage unit is scaled.
[0021]
In this way, when writing the first video signal to the frame storage unit, the video can be scaled.
[0022]
8. The video display device according to claim 7, wherein the read control unit controls a horizontal read dot clock signal that defines a horizontal timing when the first video signal after the phase correction is read from the frame storage unit. And a third PLL circuit for generating the first video signal from the frame storage unit when the first video signal after the phase correction is read from the frame storage unit. A fourth PLL circuit for generating a read line clock signal from the synchronizing signal of the second video signal, wherein the horizontal read dot clock signal and the vertical read line clock are generated by the third and fourth PLL circuits. The video read from the frame storage unit is scaled by adjusting the frequency of each signal.
[0023]
In this way, when reading the first video signal from the frame storage unit, the video can be scaled.
[0024]
In the video display device described in claim 8, the first and second video signals are video signals representing video of different display resolutions.
[0025]
In this manner, two video signals representing videos having different display resolutions can be switched and displayed.
[0026]
In the video display device according to the ninth aspect, further, a third video storage unit managed by a third operating system and a third video signal stored in the third video storage unit may be read out. A third video controller for outputting, a second phase corrector for synchronizing the video signal output from the first video switch with a synchronization signal of the third video signal, a third video signal; A second video switch for selecting one of the video signals corrected by the second phase correction unit and outputting the selected video signal to the monitor.
[0027]
In this way, it is possible to switch and display the three images.
[0028]
【Example】
A. Overall configuration and operation of the device:
FIG. 1 is a block diagram illustrating a configuration of a computer system including a video display device according to a first embodiment of the present invention. This computer system includes a CPU 620 as a central processing unit, a RAM unit 2 as a readable / writable storage unit, a ROM unit 3 as a read-only storage unit, and an I / O for controlling external input / output. Unit 4. Also, a keyboard 5 and a mouse 6 as input means of the I / O unit 4, an external storage unit 7 having a large capacity storage, and a communication unit 8 for inputting and outputting information communication with the outside. And
[0029]
The computer system further includes a first video storage unit 12 and a second video storage unit 13 as a frame memory, and a first video data that is read from the first video storage unit 12 and converted into a first video signal VVS1. A video control unit 10, a second video control unit 11 for reading video data in the second video storage unit 13 and converting the video data into a second video signal VVS2, and a phase correction unit for correcting the phase of the first video signal VVS1 14, a video switch 15, and a multi-scan monitor 16. The two video signals VVS1 and VVS2 are asynchronous with each other (ie, the synchronization signals are not synchronized with each other).
[0030]
The two video storage units 12 and 13 are managed by two OSs, respectively. That is, the first video storage unit 12 is under the control of a first OS (for example, MS-DOS), and the second video storage unit 13 is under the control of a second OS (for example, MS-Windows). The memory map is the same as that shown in FIG.
[0031]
Since the formats of the video data stored in the two video storage units 12 and 13 are different from each other, the two video control units 10 and 11 also have different functions. The video data stored in the second video storage unit 13 is bitmap data in which each color of RGB is represented by, for example, 8 bits for each dot of the monitor 16. Accordingly, the second video control unit 11 has a function of converting the data of each color of RGB into an analog luminance signal corresponding to the predetermined synchronization signal RSYNC.
[0032]
The first video storage unit 12 includes a text VRAM and a graphic VRAM. When the image is a character, the text VRAM stores a character code representing the character and attribute data representing the attribute (character color, reverse display, blink display, etc.) of each character. In the attribute data, for example, one of eight colors is designated by three bits for the character color. The graphic VRAM stores bitmap data representing the graphic for each dot. In graphic bitmap data, one of eight colors may be specified by three bits, or one of sixteen colors may be specified by four bits. The first video control unit 10 includes a character generator that converts a character code into bitmap data, an attribute generator that gives an attribute to a character, a color palette that converts a color of graphic data, and a video that combines a character image and a graphic. It has a function as a multiplexer. The first video control unit 10 generates a video signal VVS1 including a luminance signal for each dot of the monitor 16 by using these functions.
[0033]
FIG. 2 is an explanatory diagram illustrating the functions of the phase correction unit 14 and the video switch 5. The phase correction unit 14 has a function of synchronizing the first video signal VVS1 with the synchronization signal RSYNC of the second video signal VVS2. Such a function is called “phase correction”. That is, the first video signal VVS1 is phase-corrected by the phase correction unit 14 so as to be synchronized with the synchronization signal RSYNC of the video signal VVS2, and becomes the video signal VVS3 after the phase correction. The phase correction unit 14 further generates a switching signal VSEL for selecting one of the first video signal VVS3 and the second video signal VVS2 after the phase correction, and supplies the switching signal VSEL to the video switch 15. The phase correction unit 14 is controlled by the CPU 620 via the CPU bus 610, and the switching signal VSEL is generated based on an instruction from the CPU 620. As a result, the video switch 15 outputs a video signal VVS4 obtained by combining the two video signals VVS2 and VVS3 to the monitor 16. As shown in the lower part of FIG. 2, the monitor 16 displays an image obtained by synthesizing the image VVS3X represented by the first video signal VVS3 after the phase correction with the image VVS2X represented by the second video signal VVS2. Is displayed.
[0034]
In this computer system, there is no need to transfer the video data in the first video storage unit 10 to the second video storage unit 11 by the CPU 620, and the two video signals VVS1 and VVS2 are synthesized by the phase correction unit 14 and the video switch 15. As a result, it is possible to display two images at high speed while switching them.
[0035]
FIG. 3 is a block diagram illustrating a schematic configuration of the phase correction unit 14. The phase correction unit 14 includes an AD converter 210, a frame storage unit 310, a DA converter 410, a write control unit 200, and a read control unit 400.
[0036]
The first video signal VVS1 includes a luminance signal (component video signal) WL, a vertical synchronization signal WV, and a horizontal synchronization signal WH. The luminance signal WL is an RGB color signal. The second video signal VVS2 includes a luminance signal (component video signal) RL, a vertical synchronization signal RV, and a horizontal synchronization signal RH. Note that the synchronization signal RSYNC shown in FIG. 2 includes a vertical synchronization signal RV and a horizontal synchronization signal RH.
[0037]
The luminance signal WL of the first video signal VVS1 is converted into luminance data WLD by the AD converter 210. Write control section 200 supplies write address WADD and write control signal WCONT to frame storage section 310 in accordance with vertical synchronization signal WV and horizontal synchronization signal WH, and writes luminance data WLD into frame storage section 310. . As described above, since the luminance signal WL of the first video signal VVS1 is written into the three-port video memory 310 in synchronization with the synchronization signals WV and WH, video data faithfully corresponding to the first video signal VVS1 is obtained. It is stored in the 3-port video memory 310.
[0038]
The read control unit 400 supplies the read address RADD and the read control signal RCONT to the frame storage unit 310 according to the vertical synchronization signal RV and the horizontal synchronization signal RH of the second video signal VVS2, and the read address RADD and the read control signal RCONT are stored in the frame storage unit 310. Read the luminance data WLD. The read luminance data WLDR is converted by a DA converter 410 into an analog luminance signal WLR. The luminance signal WLR is output as the phase-corrected video signal VVS3 together with the synchronization signals RV and RH of the second video signal VVS2. As described above, the video data WLDR stored in the 3-port video memory 310 is read out in synchronization with the synchronization signals RV and RH of the second video signal VVS2. The video signal VVS3 converted by the above is synchronized with the second video signal VVS2.
[0039]
As described above, since the video signal VVS3 after the phase correction is synchronized with the second video signal VVS2, the two video signals VVS2 and VVS3 are simply switched by the video switch 15 and output, so that they are synthesized. Can be.
[0040]
Note that the read control unit 400 adjusts the level of the switching signal VSEL according to the level of the luminance signal RL of the second video signal VVS2, and uses the luminance signal RL only when the level of the luminance signal RL is within a specific range. It is also possible to provide a chroma control means for displaying an image.
[0041]
FIG. 4 is a block diagram illustrating an example of an internal configuration of the phase correction unit 14 and the video switch 15. The write control unit 200 includes a digitize control unit 220, and the read control unit 400 includes a superimpose control unit 420 and two buffers 62 and 63.
[0042]
The A / D converter 210 converts the luminance signal WL of the first video signal VVS1 into a digital RGB signal WLD in synchronization with the clock signal CKAD output from the digitization control unit 220. The three-port video storage unit 310 corresponds to the frame storage unit in FIG. Digitizing control section 220 supplies clock signal CKAD to A / D converter 210 and supplies write address WADD and write control signal WCONT to 3-port video memory 310. The video data WLDR read from the 3-port video memory 310 is converted by the DA converter 410 into a video signal VVS3, which is an analog RGB signal. The superimpose control section 420 supplies a clock signal CKDA to the DA converter 410 and supplies a read address RADD and a read control signal RCONT to the 3-port video memory 310. Hereinafter, first, the internal configuration and operation of the digitizing control unit 220 will be described, and then the internal configuration and operation of the superimpose control unit will be described.
[0043]
B. Internal configuration and operation of digitizing control section 220:
FIG. 5 is a detailed block circuit diagram of the digitizing control unit 220 and its peripheral circuits. In this embodiment, as the three-port video memory 310, for example, CXK 1206 manufactured by Sony Corporation or MB81C1501 manufactured by Fujitsu Limited is used. Here, description will be made using only the write port of the three-port video memory 310. Regarding the write port of the three-port video memory 310, a characteristic timing chart is described from page 21 to page 26 of the data sheet 72115-ST manufactured by Sony Corporation. The three-port video memory 310 has a configuration of 960 rows (COLUMN) × 306 columns (ROW) × 4 bits, which are provided for R, G, and B, respectively. Therefore, it is possible to store data obtained by quantizing one effective horizontal scanning period to 960 dots × 3 colors to 4 bits / dot.
[0044]
The access to the three-port video memory 310 is performed in units of rows in units of blocks and columns in units of lines. In the 3-port video memory 310, DIN0 to DIN3 are data input terminals for inputting digital RGB signals, ADD0 to ADD3 are address input terminals, CKW0 is a port 0 shift signal terminal, INC0 is a port 0 line increment terminal, and HCLR0 is a port 0 horizontal. A clear terminal, VCLR0 is a port 0 vertical clear terminal, and WE (negative logic) is a port 0 write enable signal terminal. R, G, and B of the digital RGB signals are, for example, 4-bit signals.
[0045]
In FIG. 5, reference numeral 221 denotes a horizontal write dot clock generation circuit that outputs a horizontal write dot clock signal HWDCK and a basic synchronization signal BSYNC, and 222 denotes a horizontal write start counter that outputs a horizontal write start signal HWS and an HCLR0 signal. Reference numeral 223 denotes a horizontal writing number counter that outputs a horizontal writing number signal HWT. Reference numeral 224 denotes a vertical write line clock generation circuit that outputs a vertical write line clock signal VWLCK, 225 denotes a vertical write start counter that outputs a vertical write start signal VWS, and 226 denotes the number of vertical write operations. Reference numeral 227 denotes a vertical writing offset counter for outputting a signal VWT, and reference numeral 227 denotes a vertical writing offset counter for outputting a vertical writing offset signal VWOFT for designating a vertical writing start position of the 3-port video memory 310. The OR circuit 228 outputs one of the vertical write line clock signal VWLCK and the vertical write offset signal VWOFT as the port 0 line increment signal INC0. The AND circuit 229 outputs the horizontal write dot clock signal HWDCK and the horizontal write dot clock signal HWDCK. A logical product of five signals of a write start signal HWS, an inverted output of the horizontal write count signal HWT, a vertical write start signal VWS, and an inverted output of the vertical write count signal VWT is created, and a write enable signal is generated. It outputs WENBL. The NOR circuit 230 performs an OR-NOT logical operation of four signals of the vertical synchronization signal WV, the HCLR0 signal, the output signal of the OR circuit 228, and the write enable signal WENBL output by the AND circuit 229, and performs port write enable. It outputs the signal WE.
[0046]
The horizontal synchronization signal WH of the first video signal VVS1 is given to a horizontal write dot clock generation circuit 221, a horizontal write start counter 222, a horizontal write number counter 223, and a vertical write start counter 225. The vertical synchronizing signal WV of the first video signal VVS1 is supplied to a vertical writing line clock generation circuit 224, a vertical writing start counter 225, a vertical writing number counter 226, a vertical writing offset counter via an AND circuit 810. 227, the port vertical clear terminal VCLR0 of the three-port video memory 310 and the NOR circuit 230.
[0047]
FIG. 6 is an explanatory diagram showing functions of set values in each of the circuits 221 to 227 in the digitizing control unit 220. Hereinafter, the function of each of these circuits and the meaning of the set value will be sequentially described.
[0048]
The horizontal writing dot clock generation circuit 221 is a PLL circuit having a frequency designated by the CPU 620 and generating a horizontal writing dot clock signal HWDCK synchronized with the horizontal synchronization signal WH. The horizontal writing dot clock signal HWDCK is supplied to the A / D converter 210 as a clock signal CKAD that defines the sampling timing of the A / D conversion. The horizontal write dot clock signal HWDCK is also sent to the horizontal write start counter 222, horizontal write number counter 223, and AND circuit 229.
[0049]
By the way, the address preset is performed in the 3-port video memory 310 in an appropriate block unit. Here, when one block unit of the address preset of the three-port video memory 310 is 60 dots and one effective horizontal scanning period of the analog video signal is 46 (μs), the horizontal write dot clock generation circuit 221 generates the clock. The frequency of the horizontal write dot clock signal HWDCK is
60 (dot) /46.10^-6(S) = 1.3 (MHZ)
become. With the horizontal write dot clock signal HWDCK, the analog RGB signals in one effective horizontal scanning period are quantized into 60 dots × 3 colors. Actually, the 3-port video memory 310 is configured to store data for one effective horizontal scanning period by 960 dots (16 blocks). Therefore,
1.3 (MHZ) x 16 (block) = 21 (MHZ)
By using the horizontal write dot clock HWDCK, the digital RGB signal in one effective horizontal scanning period can be stored at 960 dots. In addition, when the RGB signals in one effective horizontal scanning period are stored in 10 blocks (600 dots),
1.3 (MHZ) × 10 (block) = 13 (MHZ)
The horizontal write dot clock HWDCK is used.
[0050]
As described above, the horizontal writing dot clock generation circuit 221 has a horizontal writing dot of a frequency based on the value of the address preset block unit (60 dots) of the 3-port video memory 310 and the number of blocks to be used (1 to 16). The clock signal HWDCK is output. The value of the number of blocks to be used is set by the CPU 620 in the personal computer.
[0051]
The horizontal write dot clock generation circuit 221 further serves as a clock for a port shift signal terminal CKW0 of the 3-port video memory 310 (a signal for enabling horizontal writing of the 3-port video memory 310 and incrementing the write address in dot units). The basic synchronization signal BSYNC used is also generated. Here, considering the clock signal CKAD and the basic synchronizing signal BSYNC, the cycle of the clock signal CKAD for converting the analog RGB signal into a digital signal is synchronized with the basic synchronizing signal BSYNC, and the horizontal writing of the three-port video memory 310 is performed. Permission control and address increment control in dot units are performed.
[0052]
The basic synchronization signal BSYNC generated by the horizontal write dot clock generation circuit 221 is used as a signal for basic synchronization with each control circuit, and is used as a horizontal write start counter 222, a horizontal write number counter 223, and a vertical write number counter 223. The write line clock generation circuit 224, the vertical write start counter 225, the vertical write number counter 226, the vertical write offset counter 227, and the 3-port video memory 310 are provided.
[0053]
As shown in FIG. 6, the ratio (fHWDCK / fBSYNC) of the frequency fHWDCK of the horizontal write dot clock signal HWDCK to the frequency fBSYNC of the basic synchronization signal BSYNC is represented by the video represented by the first video signal VVS1 (FIG. )) And the horizontal scaling factor MH1 of the video (FIG. 6B) written to the 3-port video memory 310. Therefore, by adjusting the frequency fHWDCK of the horizontal write dot clock signal HWDCK, it is possible to enlarge or reduce the image written in the three-port image memory 310 in the horizontal direction.
[0054]
The vertical write line clock generation circuit 224 generates a vertical write line clock signal VWLCK having a frequency fVWLCK which is synchronized with the vertical synchronization signal WV and is N times the frequency fWV of the vertical synchronization signal WV. This is a PLL circuit to be sent to the OR circuit 228. The value of N times is set by the CPU 620. As shown in FIG. 6, the ratio (fVWLCK / fWH) between the frequency fVWLCK of the vertical write line clock signal VWLCK and the frequency fWH of the horizontal synchronizing signal WH is represented by an image represented by the first video signal VVS1 (FIG. )) And the vertical reduction ratio MV1 of the video (FIG. 6B) written to the 3-port video memory 310. Therefore, by adjusting the value of the set value N in the vertical write line clock generation circuit 224 and changing the frequency fVWLCK of the vertical write line clock signal VWLCK, the image written in the 3-port video memory 310 is vertically expanded. It is possible to do.
[0055]
After being reset by the horizontal synchronizing signal WH, the horizontal write start counter 222 outputs a horizontal write start signal HWS when the pulse of the horizontal write dot clock signal HWDCK is counted by the clock number N222 specified by the CPU 620. The horizontal write start signal HWS is a signal that permits quantization from the dot position designated by the CPU 620 during the effective horizontal scanning period of the analog video signal. After generating the horizontal write start signal HWS, the horizontal write start counter 222 sends the port 0 horizontal clear signal HCLR0 to the 3-port video memory 310 for one clock.
[0056]
As shown in FIG. 6A, the set value N222 of the horizontal writing start counter 222 is determined by the video written to the 3-port video memory 310 during the effective horizontal scanning period represented by the first video signal VVS1. A horizontal start position of a portion (a region surrounded by a broken line in the figure) is shown.
[0057]
After being reset by the horizontal synchronization signal WH, the horizontal writing number counter 223 starts counting the number of clocks of the horizontal writing dot clock signal HWDCK when the horizontal writing start signal HWS is supplied, and the analog video signal is enabled. When the number of clocks N223 specified by the CPU 620 has been counted during the horizontal scanning period, a horizontal writing frequency signal HWT for permitting the quantization of the analog RGB signal is transmitted. Therefore, the horizontal writing counter 223 controls the effective horizontal scanning period, and it is possible to select up to which portion of the image in the horizontal direction the image is valid.
[0058]
As shown in FIG. 6B, the set value N223 of the horizontal writing number counter 223 indicates the number of dots in the horizontal direction of the video portion written to the 3-port video memory 310.
[0059]
After being reset by the vertical synchronizing signal WV, the vertical writing start counter 225 counts the clock of the horizontal synchronizing signal WH by the number of clocks N225 specified by the CPU 620, and permits quantization of the analog RGB signal of the effective horizontal scanning. The vertical writing start signal VWS is output to the AND circuit 229 and the vertical writing number counter 226.
[0060]
As shown in FIG. 6A, the set value N225 of the vertical write start counter 225 is stored in the 3-port video memory 310 in the effective video area (the area surrounded by the solid line) represented by the first video signal VVS1. A vertical start position of a video portion (a region surrounded by a broken line) to be written is shown.
[0061]
After being reset by the vertical synchronizing signal WV, the vertical writing number counter 226 starts counting the clock of the vertical writing line clock signal VWLCK when the vertical writing start signal VWS is supplied, and the number of clocks is designated by the CPU 620. The vertical writing frequency signal VWT for permitting the quantization of the analog RGB signal is transmitted only when the number of clocks reaches the set clock number N226. Therefore, the vertical effective scanning period is controlled by the vertical writing number counter 226, and it is determined to which line portion the image is valid in the vertical direction.
[0062]
As shown in FIG. 6B, the set value N226 of the vertical writing number counter 226 indicates the number of lines in the vertical direction of the video portion written to the 3-port video memory 310.
[0063]
The write position in the horizontal direction on the display screen of the 3-port video memory 310, that is, the write position in the COLUMN direction is determined by the CPU 620 in the address preset mode, using 60 dots × 3 colors of the quantized digital RGB signal as one block. Specify by block. The block designation at this time is performed in 16 steps by the address input signals ADD0 to ADD3. That is, the address input signals ADD0 to ADD3 indicate the write start position in the three-port video memory 310 as shown in FIG. The address input signals ADD0 to ADD3 are set by the CPU 620.
[0064]
As shown in FIG. 6C, the vertical writing start position on the display screen of the 3-port video memory 310 is defined by the set value N227 of the vertical writing offset counter 227. That is, after being reset by the vertical synchronization signal WV, the vertical writing offset counter 227 offsets the vertical writing position of the 3-port video memory 310 in the vertical direction while synchronizing with the basic synchronization signal BSYNC. By transmitting the line increment signal INC0 by the number of pulses equal to the number of lines N227 specified by the CPU 620, the writing start position of the 3-port video memory 310 in the vertical direction is controlled.
[0065]
FIG. 7 is a timing chart showing the operation of the digitizing control unit 220. (1) First, when the vertical synchronization signal WV becomes high level “H” (see FIG. 7A), the vertical writing start counter 225, the vertical writing number counter 226, and the vertical writing offset counter 227 are reset, The vertical write start signal VWS and the vertical write count signal VWT become low level “L” (see FIGS. 7D and 7E).
[0066]
(2) The vertical write offset counter 227 generates the vertical write offset signal VWOFT from the basic synchronization signal BSYNC, and outputs the clock of the vertical write offset signal VWOFT for two clocks (see FIG. 7 (h)). . The vertical write offset signal VWOFT is applied to the port 0 line increment signal terminal INC0 of the 3-port video memory 310 via the OR circuit 228, and the vertical address of the 3-port video memory 310 is incremented twice. , And the horizontal line in the 3-port video memory 310 from which writing is started is offset.
[0067]
(3) On the other hand, when the clock number of the horizontal synchronizing signal WH reaches the number N225 specified by the CPU 620, the vertical writing start counter 225 sets the vertical writing start signal VWS to the high level “H”, and sets the vertical effective scanning period. (See FIG. 7D). This makes it possible to control which horizontal line of the screen by the analog video signal is valid.
[0068]
(4) In the 3-port video memory 310 that has obtained the clock of the vertical write offset signal VWOFT, the vertical write address is offset by the operation (2), and the horizontal synchronizing signal WH becomes high level “H” (FIG. 7 (j)), the horizontal write start counter 222 and the horizontal write number counter 223 are reset, and the horizontal write start signal HWS and the horizontal write number signal HWT are set to low level "L" (FIG. 7 ( n) and (o)). The horizontal write dot clock generation circuit 221 outputs a horizontal write dot clock signal HWDCK (see FIG. 7 (m)). The A / D converter 210 receiving the horizontal write dot clock signal HWDCK operates using the horizontal write dot clock signal HWDCK as a sampling hold signal and a data latch signal, and samples analog RGB.
[0069]
The horizontal writing start counter 222 counts the number of clocks of the horizontal writing dot clock signal HWDCK. When the counted value reaches the number N222 specified by the CPU 620, the horizontal writing start signal HWS changes to the high level “H”. Then, the quantization during the effective horizontal scanning period is permitted (see FIG. 7 (n)). At the same time, the horizontal write start counter 222 outputs one clock to the port 0 horizontal clear signal HCLR0 of the three-port video memory 310 to prepare for writing.
[0070]
At this time, the AND circuit 229 generates a logical product of the horizontal write start signal HWS of the high level “H” and the vertical write count signal VWT of the low level “L” which is inverted and input, and generates the horizontal write dot clock signal HWDCK. As a write enable signal WENBL to the NOR circuit 230. Further, the NOR circuit 230 outputs the port 0 horizontal clear signal HCLR0 at the high level “H”, the vertical synchronization signal WV at the high level “H”, the vertical write offset signal VWOFT or the vertical write line clock signal VWLCK at the high level “H”. A logical operation of the NOT-OR condition of the write enable signal WENBL and the write enable signal WENBL are sent as a write enable signal WE to a write 0 enable signal terminal WE of the 3-port video memory 310.
[0071]
The 3-port video memory 310 receives the write enable signal WE and becomes writable, and the digital RGB signal output from the A / D converter 210 is written. At the same time, the horizontal writing number counter 223 counts the number of clocks of the horizontal writing dot clock signal HWDCK, and permits writing of the luminance signal WLD until the counted value reaches the number N223 specified by the CPU 620. Then, when the count value reaches the designated number N223, the horizontal writing number counter 223 sets the horizontal writing number signal HWT to the high level "H" to inhibit writing (see FIG. 7 (o)).
[0072]
Thus, during the period in which the digital RGB signal WLD is written, until the vertical write line clock generation circuit 224 outputs the vertical write line clock signal VWLCK, the same horizontal line address is applied to the same vertical line address. Is written. When the vertical write line clock generation circuit 224 sends the vertical write line clock signal VWLCK as the port 0 line increment INC0 signal of the three-port video memory 310, the vertical write line address of the three-port video memory 310 is changed. Go "1".
[0073]
As described above, the writing in the vertical direction proceeds, and when the number of clocks of the vertical writing line clock signal VWLCK output from the vertical writing line clock generation circuit 224 reaches the number of lines N226 specified by the CPU 620, the number of vertical writings The counter 226 sets the vertical write count signal VWT to the high level “H”, and stops writing to the 3-port video memory 310 during the vertical effective scanning period (see FIG. 7E). This stop of writing continues until the next vertical synchronizing signal WV becomes high level "H".
[0074]
As described above, in this embodiment, the vertical write line clock signal VWLCK and the horizontal write dot clock signal HWDCK are adjusted to arbitrary frequencies by the CPU 620 and output to the A / D converter 210 and the 3-port video memory 310. By controlling the control signal, it is possible to write an image at an arbitrary reduced size in the three-port image memory 310 without transferring the image data by the CPU 620. Further, it is also possible to enlarge the image at an arbitrary enlargement ratio in the horizontal direction.
[0075]
In the above operation, the high level “H” is set to the active logic, but the same applies to the low level “L” set to the active logic.
[0076]
With the image processing apparatus of the present embodiment, the CPU 620 in the personal computer can easily operate any resolution, any aspect ratio, window display of any area, and a multi-strobe still image video technique of the analog video signal.
[0077]
C. Detailed configuration and operation of superimpose control section 420:
FIG. 8 is a block circuit diagram of the superimpose controller 420 and its peripheral circuits shown in FIG. In the three-port video memory 310 shown here, a read port among the three input / output ports is used. The timing chart relating to the above-described read port is described on pages 27 to 31 of data sheet number 71125-ST of CXK 1206 manufactured by Sony Corporation. The port used is read port 1 of the second page of the data sheet.
[0078]
In the 3-port video memory 310, the memory drive clock signal HDCK is applied to the port 1 shift signal terminal CKR1, and the memory vertical / horizontal reset signal MRST is applied to the port 1 vertical clear.
The terminal VCLR1, the horizontal reset signal HRST is the port 1 horizontal clear terminal HCLR1, the vertical offset signal VROFT or the vertical read line clock signal VRLCK is the port 1 line increment terminal INC1, and the port 1 output enable RE1 (negative logic) is the port 1 The output enable terminals RE1 (negative logic) are provided. In addition, the analog RGB signal WLDR (each data of R, G, and B) is read from the port 1 data outputs DO10 to DO13.
[0079]
An analog RGB signal read-controlled by a port 1 shift signal CKR1, a port 1 vertical clear VCLR1, a port 1 horizontal clear signal HCLR1, a port 1 line increment signal INC1, and a port 1 output enable RE1 (negative logic) corresponding to each of the above terminals. The WLDR is, for example, 4 bits for each of R, G, and B, and is output from the port 1 data outputs DO10 to DO13, respectively.
[0080]
The video switch 510 in FIG. 8 outputs the input of the A terminal or the B terminal from the common terminal C in response to the switching signal VSEL input to the switching signal input terminal CNT. Specifically, when the switching signal VSEL is at the high level “H”, the input to the B terminal is output, and when the switching signal VSEL is at the low level “L”, the input to the A terminal is output from the C terminal. The CPU 620 controls each unit via the CPU bus 610 in the personal computer.
[0081]
8, reference numeral 421 denotes a horizontal reference read dot clock generator that outputs a horizontal reference read dot clock signal HBDCK, 422 denotes a horizontal read start counter that outputs a horizontal read start signal HRSA and a horizontal read direction reset signal HRST, and 423 Denotes a horizontal 64 clock counter that outputs a horizontal reference start signal HRSB, 424 denotes a horizontal read counter that outputs a horizontal read count signal HRT, and 425 denotes a horizontal read dot clock generator that outputs a horizontal read dot clock signal HDDA. Is shown. Further, the vertical read offset counter 426 outputs a vertical read offset signal VROFT that determines an offset line of a vertical read line of the three-port video memory 310 with a count synchronized with the horizontal reference read dot clock generator 421. The vertical blanking number counter 427 outputs a vertical blanking end signal VBE, the vertical reading start counter 428 outputs a vertical reading start signal VRS, the vertical reading number counter 429 outputs a vertical reading number signal VRT, and a vertical reading line. Clock generator 430 outputs vertical read line clock signal VRLCK. The AND circuit 431 outputs a switching signal VSEL for superimposing the two video signals VVS2 and VVS3, and the OR circuit 432 outputs the vertical read offset signal VROFT and the vertical read line clock signal VRLCK as the port 1 line increment signal INC1. , NOR circuit 433 outputs a read enable RE1 signal. Reference numerals 434 and 435 denote tristate circuits, and reference numeral 436 denotes an inverter circuit.
[0082]
The color signal of the video signal VVS2 coming from the color signal input terminal 506 is supplied to the A terminal of the video switch 510. The horizontal synchronizing signal RH coming from the synchronizing terminal 507 forming the horizontal synchronizing signal of the input terminal 506 includes a horizontal reference reading dot clock generator 421, a horizontal reading start counter 422, a horizontal 64 clock counter 423, a horizontal reading number counter 424, and a vertical bus. The vertical synchronization signal RV is supplied to a ranking number counter 427, a vertical reading start counter 428, a vertical reading number counter 429, a vertical reading line clock generator 430, and a three-port video memory 310, a vertical reading offset counter 426, and a vertical blanking. The number counter 427, the vertical read start counter 428, the vertical read number counter 429, and the vertical read line clock generator 430 are provided. The synchronization signals RH and RV are also sent to synchronization signal terminals 490 and 491, respectively.
[0083]
Here, input and output of the horizontal synchronization signal RH and the vertical synchronization signal RV will be described with reference to FIG. The horizontal synchronizing signal RH and the vertical synchronizing signal RV are supplied via buffers 62 and 61 to the synchronizing signal terminals 490 and 491 and the necessary circuits shown in FIG. The buffers 61 and 62 have functions such as impedance conversion and waveform shaping, and contribute to accurate transmission of the synchronization signal even when the image processing devices are cascaded. The horizontal synchronizing signal RH is supplied to the PLL circuit 63 in the horizontal reference read dot clock generator 421, and a horizontal reference read dot clock HBDCK is generated as a signal that specifies the horizontal resolution of the entire horizontal screen specified by the CPU 620. .
[0084]
The PLL circuit 63 is configured as shown in FIG. That is, the horizontal synchronizing signal RH is supplied from the signal line 70 to the phase comparator 71, and the output of the N-divided period 74 is supplied to the phase comparator 71. The phase comparator 71 compares the phases of these signals. A signal having a pulse width corresponding to the phase difference is output. The output of the phase comparator 71 is applied to a low-pass filter 72, smoothed, and applied to a VCO 73. The VCO 73 oscillates at a frequency corresponding to the applied voltage, which is sent as a horizontal reference read dot clock HBDCK to each unit, is applied to the N-divided period 74, and is divided to the frequency of the horizontal synchronization signal RH. It is returned to the phase comparator 71. As a result, a horizontal reference read dot clock HBDCK synchronized with the horizontal synchronization signal RH is generated.
[0085]
The horizontal read start counter 422, the horizontal 64 clock counter 423, and the horizontal read number counter 424 in the superimpose control unit 420 in FIG. 8 have their count values reset by the horizontal synchronization signal RH. Further, the vertical synchronizing signal RV arriving from the synchronizing terminal 508 includes a port 1 vertical clear VCLR1 of the 3-port video memory 310, a NOR circuit 433, a vertical reading offset counter 426, a vertical blanking number counter 427, a vertical reading start counter 428, and a vertical reading start counter 428. It is sent to the read counter 429, the vertical read line clock generator 430, and the synchronization signal terminal 491, respectively. The count values of the vertical read offset counter 426, vertical blanking number counter 427, vertical read start counter 428, and vertical read number counter 429 are reset by the vertical synchronization signal RV.
[0086]
The horizontal reference read dot clock signal HBDCK generated by the horizontal reference read dot clock generator 421 is applied to a horizontal read start counter 422, a horizontal 64 clock counter 423, a horizontal read number counter 424, and a vertical read offset counter 426, and a trie. The clock signal HDCK of the three-port video memory 310 is sent to the port 1 shift signal terminal CKR1 of the three-port video memory 310 via the state circuit 435.
[0087]
The horizontal read dot clock generator 425 is constituted by a PLL circuit that outputs a signal having a frequency N1 times the frequency of the horizontal synchronization signal RH with reference to the horizontal read reference signal HRSB from the horizontal 64 clock counter 423. , And outputs a horizontal read dot clock signal HDDA. The horizontal read dot clock signal HDDA generated by the horizontal read dot clock generator 425 is used as a clock signal HDCK for the three-port video memory 310 via the tri-state circuit 434 as the port 1 shift signal terminal CKR1 and the port 1 shift signal terminal CKR1 of the three-port video memory 310. It is provided to the DA converter 410 and used as a read clock signal of the digital RGB signal WLDR and a conversion clock signal of the DA converter 410.
[0088]
FIG. 11 is an explanatory diagram showing the function of the set value of each circuit in the superimpose control section 420. As shown in FIG. 11, the ratio of the frequency fHBDCK of the horizontal reference read dot clock signal HBDCK to the frequency fHDDA of the horizontal read dot clock signal HRDCK (fHBDCK / fHDDA) is determined by the video read from the video memory 310 (FIG. )) And the horizontal magnification MH2 of the video (FIG. 11B) displayed on the monitor 16. Therefore, by adjusting the frequency fHDDA of the horizontal read dot clock signal HDDA, the image displayed on the monitor 16 can be enlarged or reduced in the horizontal direction.
[0089]
The vertical read line clock generator 430 is constituted by a PLL circuit which synchronizes with the vertical synchronization signal RV and outputs a signal having a frequency of N2 times the frequency of the vertical synchronization signal RV, and outputs the vertical read line clock signal VRLCK. . The vertical read line clock signal VRLCK generated by the vertical read line clock generator 430 is supplied to a port 1 line increment terminal INC1 which advances a line address which is a vertical address of the 3-port video memory 310 via an OR circuit 432. At the same time, it is applied to the port 1 output enable RE1 terminal (negative logic) via the OR circuit 432 and the NOR circuit 433.
[0090]
As shown in FIG. 11, the ratio (fRH / fVRCK) of the frequency fRH of the horizontal synchronizing signal RH to the frequency fVRCK of the vertical read line clock signal VRLCK is the video read from the three-port video memory 310 (FIG. 11A). ) And the vertical magnification MV2 of the image (FIG. 11B) displayed on the monitor 16. Therefore, by adjusting the frequency fVRCK of the vertical read line clock signal VRLCK, the image displayed on the monitor 16 can be enlarged or reduced in the vertical direction.
[0091]
The superimpose control unit 420 obtains basic read timing by using the horizontal reference read dot clock signal HBDCK, the horizontal read dot clock signal HDDA, and the vertical read line clock signal VRLCK.
[0092]
The vertical readout offset counter 426 determines the start offset line position of the readout line of the 3-port video memory 310, and after the count value is reset by the vertical synchronization signal RV, the horizontal readout dot clock generator 421 outputs the horizontal value. In synchronization with the reference read dot clock signal HBDCK, the vertical offset signal VROFT that advances the vertical line address of the 3-port video memory 310 is sent to the OR circuit 432.
[0093]
As shown in FIG. 11A, the set value N426 of the vertical read offset counter 426 indicates the vertical start position of the video portion (the area enclosed by the broken line in the figure) read from the 3-port video memory 310. .
[0094]
The vertical blanking number counter 427 includes a counter (not shown) for deleting the vertical back porch area of the video signal VVS2. This counter counts the number of clocks of the horizontal synchronizing signal RH, and outputs a vertical blanking end signal VBE to the vertical read start counter 428 after passing the vertical back porch area.
[0095]
The vertical read start counter 428 receives the permission signal (vertical blanking end signal VBE) sent from the vertical blanking number counter 427, counts the number of clocks of the horizontal synchronizing signal RH, and reads the vertical synchronization signal from the three-port video memory 310. A read start permission signal (vertical read start signal) VRS for the direction is output to the vertical read number counter 429.
[0096]
As shown in FIG. 11C, the set value N428 of the vertical read start counter 428 indicates the display start position in the vertical direction when the video read from the three-port video memory 310 is displayed on the screen of the monitor 16. Stipulate.
[0097]
The vertical reading counter 429 receives the permission signal (control signal VRS) sent from the vertical reading start counter 428, counts the number of clocks of the horizontal synchronizing signal RH, and reads from the 3-port video memory 310 in the vertical direction. Is output to the AND circuit 431.
[0098]
As shown in FIGS. 11B and 11C, the set value N429 of the vertical reading counter 429 defines the number of lines of the video displayed on the monitor 16 in the vertical direction.
[0099]
The above-described vertical read offset counter 426, vertical blanking number counter 427, vertical read start counter 428, vertical read number counter 429, and vertical read line clock generator 430 perform vertical read control on the 3-port video memory 310. Done.
[0100]
Note that the clock number N426 of the horizontal reference read dot clock signal HBDCK counted by the vertical read offset counter 426, the clock number N427 of the horizontal synchronization signal RH counted by the vertical blanking number counter 427, and the horizontal synchronization counted by the vertical read start counter 428. The number of clocks N428 of the signal RH, the number of clocks N429 of the horizontal synchronizing signal RH counted by the vertical reading counter 429, the value of the N divider in the PLL circuit in the vertical reading line clock generator 430 are the values of the CPU 620 in the personal computer. Are set to required values.
[0101]
The horizontal read start counter 422 counts the number of clocks of the horizontal reference read dot clock signal HBDCK sent from the horizontal reference read dot clock generator 421, and outputs a read start permission signal (horizontal read start) for the 3-port video memory 310 in the horizontal direction. Signal HRSA) to the horizontal 64 clock counter 423.
[0102]
As shown in FIG. 11C, the set value N422 of the horizontal read start counter 422 indicates the horizontal display start position when the video read from the 3-port video memory 310 is displayed on the screen of the monitor 16. Stipulate.
[0103]
The horizontal 64 clock counter 423 receives the permission signal (horizontal read start signal HRSA) sent from the horizontal read start counter 422, and receives the clock number of the horizontal reference read dot clock signal HBDCK output from the horizontal reference read dot clock generator 421. Count. Then, when the count value becomes 64 clocks, which is a characteristic at the time of reading of the 3-port video memory 310, the horizontal read reference signal HRSB is output to the horizontal read dot clock generator 425, the horizontal read number counter 424, and the AND circuit 431.
[0104]
The horizontal read number counter 424 counts the number of clocks of the horizontal reference read dot clock signal HBDCK sent from the horizontal reference read dot clock generator 421, and outputs a read period enable signal (horizontal read number) of the 3-port video memory 310 in the horizontal direction. Signal HRT) to the AND circuit 431.
[0105]
As shown in FIGS. 11B and 11C, the set value N424 of the horizontal read counter 424 defines the number of dots in the horizontal direction of the video displayed on the monitor 16.
[0106]
Thus, the horizontal read control for the three-port video memory 310 is performed by the horizontal read start counter 422, the horizontal 64 clock counter 423, and the horizontal read number counter 424. Note that the set value of the divider in the PLL circuit of the horizontal reference read dot clock generator 421, the set value of the divider in the PLL circuit of the horizontal read dot clock generator 425, and the horizontal read start counter 422 are counted. The number of clocks N422 of the horizontal reference read dot clock signal HBDCK and the number of clocks N424 of the reference dot clock signal HBDCK counted by the horizontal read counter 424 are set to required values by the CPU 620 in the personal computer.
[0107]
Next, the operation of the superimposition control section 420 will be described with reference to FIGS. 12, 13, 14, and 15. FIG. FIG. 12 is a timing chart of vertical read permission of the 3-port video memory 310, FIG. 13 is a timing chart of vertical offset of the 3-port video memory 310, and FIG. FIG. 15 is a timing chart of horizontal reading of the three-port video memory 310.
[0108]
First, the horizontal read permission of the 3-port video memory 310 will be described with reference to FIG. When the vertical synchronizing signal RV becomes high level “H” (see FIG. 12A), the vertical blanking number counter 427, the vertical reading start counter 428, and the vertical reading number counter 429 are reset, and the vertical blanking end signal VBE, The vertical read start signal VRS and the vertical read count signal VRT each become low level “L” (see FIGS. 12D, 12E, and 12F), and the vertical blanking number counter 427 outputs the clock of the horizontal synchronization signal RH. The number is counted, and after passing the vertical back porch area, the vertical blanking end signal VBE is set to the high level “H” (see FIG. 12D). When the vertical blanking end signal VBE becomes high level “H”, the vertical read start counter 428 starts counting the number of clocks of the horizontal synchronization signal RH. When the vertical read start counter 428 counts the value N428 set by the CPU 620, the vertical read start signal VRS is set to the high level "H" (see FIG. 12E). When the vertical read start signal VRS becomes high level “H”, the start of reading of the digital RGB signal WLDR in the vertical direction of the 3-port video memory 310 is permitted. The counting of the number of clocks of the horizontal synchronization signal RH is started. When the vertical reading number counter 429 counts the value N429 set by the CPU 620, the vertical reading number signal VRT is set to the high level “H” (see FIG. 12F).
[0109]
Therefore, when the horizontal read reference signal HRSB is at the high level “H” and the horizontal read count signal HRT is at the low level “L”, the vertical read start signal VRS is at the high level “H” and the vertical read count signal is Only during the period when VRT is at the low level “L”, the condition is satisfied in the vertical direction in which the high-level “H” superimposing signal VSEL is output from the AND circuit 431. Therefore, in the 3-port video memory 310, the digital RGB signal WLDR is read based on the horizontal read permission during this time.
[0110]
Next, the vertical offset of the three-port video memory 310 will be described with reference to FIG. When the vertical synchronizing signal RV becomes high level “H” (see FIG. 13A), the vertical read offset counter 426 is reset, and starts counting the number of clocks of the horizontal reference read dot clock signal HBDCK. While the vertical reading offset counter 426 counts the clock up to the value N426 set by the CPU 620, it supplies the vertical reading offset signal VROFT to the port 1 line increment INC1 of the 3-port video memory 310 via the OR circuit 432 (FIG. )) Offsets the read address value of the 3-port video memory 310 in the vertical direction.
[0111]
At this time, since the vertical synchronization signal RV and the vertical read offset signal VROFT are supplied to the NOR circuit 433, the read enable signal RE1 (negative logic) is supplied to the read enable terminal RE1 (negative logic) of the 3-port video memory 310. The vertical read offset counter 426 stops the output of the vertical read offset signal VROFT until the next vertical synchronizing signal RV arrives because the vertical offset is performed when counting to the value set by the CPU 620.
[0112]
Next, the horizontal read permission of the 3-port video memory 310 will be described with reference to FIG. When the horizontal synchronization signal RH is output, the horizontal read start counter 422, the horizontal 64 clock counter 423, and the horizontal read number counter 424 are reset, and the horizontal read start signal HRSA, the horizontal read reference signal HRSB, and the horizontal read number signal HRT become low. The level becomes "L" (see FIGS. 14D, 14E and 14F). Therefore, the horizontal read start counter 422 counts the number of clocks of the horizontal reference read dot clock signal HBDCK output from the horizontal reference read dot clock generator 421, and when the count value reaches the value N421 set in the CPU 620, the horizontal read start signal HRSA is set to a high level “H” (see FIG. 14D). When the horizontal read start signal HRSA becomes high level “H”, the horizontal 64 clock counter 423 starts counting the number of clocks of the reference read dot clock signal HBDCK, and when the count value becomes 64, the horizontal read reference signal HRSB becomes high. The level is set to “H” (see FIG. 14E). Then, the horizontal read dot clock generator 425 is phase-locked to the horizontal read reference signal HRSB. Note that the horizontal 64 clock counter 423 generates a high level “H” of the horizontal read reference signal HRSB at a count value of “64” due to the characteristics of the 3-port video memory 310, and is not limited to 64.
[0113]
When the horizontal read reference signal HRSB becomes high level "H", it means that horizontal reading of the 3-port video memory 310 has been permitted, and the horizontal read counter 424 counts the number of clocks of the horizontal reference read dot clock signal HBDCK. The counting is started, and when the counted value reaches the value N424 set by the CPU 620, the horizontal reading frequency signal HRT is set to the high level "H" (see FIG. 14 (f)).
[0114]
When the vertical read start signal VRS is at the high level “H” and the vertical read count signal VRT is at the low level “L”, the horizontal read reference signal HRSB is at the high level “H” and the horizontal read count signal HRT is at the low level. Only during the period of the level “L”, the AND circuit 431 receiving the horizontal read count signal HRT outputs the switching signal VSEL for enabling the superimpose of the high level “H”. Therefore, in the 3-port video memory 310, the digital RGB signal WLDR is read based on the vertical read permission during this time.
[0115]
Next, the horizontal reading of the three-port video memory 310 will be described with reference to FIG. 15. The superimposing signal VSEL goes to a high level "H" (see FIG. 15C), and a horizontal read dot clock is generated. Based on the clock of the horizontal read dot clock signal HDDA output from the device 425 (see FIG. 15B), reading of the digital signal WLDR from the 3-port video memory 310 and analog conversion of the DA converter 410 are performed. Be done. The read enable signal RE1 at this time is also shown (see FIG. 15D).
[0116]
On the other hand, as shown in FIG. 8, the video signal VVS3 is inputted to the point A of the video switch 510, and the video signal VVS3 read out from the 3-port video memory 310 and analog-converted by the DA converter 410 is converted to a video signal. It is input to the point B of the switch 510. Accordingly, the video signal VVS4 output from the video switch 510 is represented by the phase-corrected video signal VVS3 in the image represented by the video signal VVS2 by switching the video switch 510 by the switching signal VSEL to be superimposed. It shows an image in which a video is inserted (superimposed). The video signal VVS4 includes an RGB signal output from the video switch 510 to the output terminal 505, and synchronization signals RH and RV output to the output terminals 490 and 491.
[0117]
Note that the above-described timing chart is an example, and the above-described operation can be performed even when each signal is positive logic or negative logic.
[0118]
In FIG. 8, when the switching signal VSEL for superimposing the high level “H” is output to the tristate circuit 434 via the NOT circuit 436, the tristate circuit 434 operates to read the horizontal data. The dot clock signal HDDA is transmitted as the drive clock signal HDCK. Conversely, when the signal VSEL to be superimposed is at the low level “L”, the tristate circuit 435 operates, and the horizontal reference read dot clock signal HBDCK is supplied to the three-port video memory 310 as the drive clock signal HDCK. I have.
[0119]
That is, when the superimposition is performed when the switching signal VSEL for superimposing is high level “H”, the 3-port video memory 310 is accessed by the horizontal read dot clock HDDA output from the horizontal read dot clock generator 425. The digital RGB signal WLDR is read at a speed sufficient for superimposing. On the other hand, when the superimpose signal VSEL is low level “L” and superimpose is not performed, the 3-port video memory 310 is accessed by the horizontal reference read dot clock HBDCK output from the horizontal reference read dot clock generator 421. Then, the address is advanced to the horizontal read offset point, and the digital RGB signals in the horizontal / vertical area where superimposition is not performed are skipped, so to speak, and the next superimposed signal VSEL becomes high. This is to prepare for the timing when the level becomes “H”.
[0120]
As described above, as shown in FIG. 11C, the position where the video signal VVS3 is superimposed in the video signal VVS2 is the vertical read start signal VRS from the vertical read start counter 428 in the vertical direction, and the horizontal direction in the horizontal direction. It is determined by the horizontal read start signal HRSA from the horizontal read start counter 422. The display size to be superimposed is determined by the vertical reading frequency signal VRT from the vertical reading frequency counter 429 in the vertical direction and by the horizontal reading frequency signal HRT from the horizontal reading frequency counter 424 in the horizontal direction.
[0121]
Further, as shown in FIGS. 11A and 11B, in order to display an image by the video signal VVS3 in an enlarged or reduced manner, the vertical read line clock signal VRLCK of the vertical read line clock generator 430 in the vertical direction and the horizontal read direction. When the frequency of the horizontal read dot clock signal HDDA of the horizontal read dot clock generator 425 is lowered, the display is enlarged, and when the frequency is raised, the display is reduced.
[0122]
FIG. 16 is an explanatory diagram illustrating an example of the size of two videos superimposed according to the first embodiment. Here, the video VVS2X represented by the second video signal VVS2 is the entire screen of MS-WINDOWS, the first video signal VVS1 is a video signal of MS-DOS, and a video signal obtained by phase correcting the video signal VVS1. A video VVS3X represented by VVS3 is set as a DOS-BOX window. The DOS-BOX window VVS3X can be easily displayed at a reduced size VVS3XZ or at an enlarged size VVS3XX at an arbitrary position in the MS-WINDOWS screen VVS2X.
[0123]
Further, even when the video VVS3X is displayed as shown in FIG. 16, the CPU 620 can concentrate on the MS-DOS processing without being involved in the display of the video VVS3X. For this reason, there is an advantage that the processing of transferring the video data of the DOS-BOX from the first video storage unit 12 to the second video storage unit 13 can be performed at a higher speed than the conventional case where the CPU 620 performs the processing.
[0124]
Note that even when the resolutions of MS-WINDOWS and MS-DOS are the same, it is easy to reduce the screen display size of MS-DOS to the DOS-BOX display screen within the MS-WINDOWS display screen. it can. Further, the shape of the DOS-BOX display can be made complicated by chroma keying.
[0125]
FIG. 17 is an explanatory diagram showing a case where the image after the phase correction is enlarged or reduced. As shown in FIG. 17A, when two types of video signals VVS1Y and VVS2Y are both video signals having the same image display density (horizontal 640 dots × vertical 480 lines), according to the present invention, FIG. As shown in (5), the display area can be reduced while displaying a part of the image in an enlarged manner, and the image can be displayed like the image VVS3Y. Also, as shown in FIG. 16C, it is possible to display the video VVS3YY in which the display area is reduced while the entire video is reduced.
[0126]
As another application example, the present invention processes a plurality of video signals incorporated in a personal computer as shown in FIG. 1. However, an input terminal for inputting an NTSC standard video signal from the outside, a decoder and May be provided. In this case, a second video switch is newly inserted between the output of the first video control unit 10 and the phase correction unit 14. The second video switch may be a switch similar to the video switch 15 shown in FIG. 1. One terminal of the switch is an input terminal of an NTSC signal, and the other terminal is an output terminal of the first video control unit 10. Are switched by a second video switch, and the output terminals are input to the phase correction unit 14. As a result, not only the phase correction of the video signal of the personal computer, but also the NTSC signal used as a general television signal can be applied to the present invention.
[0127]
D. Second embodiment:
FIG. 18 is a block diagram showing the configuration of the phase correction unit and its peripheral circuits according to the second embodiment of the present invention. The write control unit 200a of the phase correction unit includes a video memory control signal selection unit 330 and a CPU data write control unit 340 in the write control unit 200 of the phase correction unit of the first embodiment shown in FIG. It has been added. The CPU data writing control unit 340 performs control when writing the video data provided from the CPU 620 to the three-port video memory 310. The video memory control signal selection unit 330 selects one of the write control signals given from the digitization control unit 220 and the CPU data write control unit 340 and supplies it to the three-port video memory 310.
[0128]
A video data selector 320 is interposed between the A / D converter 210 and the three-port video memory 310. The video data selection unit 320 selects one of the video data provided from the CPU 620 via the CPU data writing control unit 340 and the video data WLD output from the A / D converter 210, and performs three-port selection. It is supplied to the video memory 310.
[0129]
In the circuit of FIG. 18, the operation of writing video data to the 3-port video memory 310 is performed as follows. First, the CPU 620 switches the video data selector 320 and the video memory control signal selector 330 to the CPU data write controller 340 by causing the CPU data write controller 340 to output the switching control signal CC. By this switching, the write control signal WEPC output from the CPU data write control unit 340 is applied to the 3-port video memory 310 instead of the write control signal WCONT output from the digitize control unit 220. . That is, the digital RGB signals output from CPU 620 are provided to 3-port video memory 310 via CPU data write control unit 340 and video data selection unit 320. As a result, the digital RGB signals given by the CPU 620 are written into the 3-port video memory 310 by the write control signal WEPC sent from the CPU data write control unit 340. The digital RGB signals stored in the 3-port video memory 310 are read out under the control of the superimpose control section 420.
[0130]
As described above, in the second embodiment shown in FIG. 16, it is possible to directly write the video provided from the CPU 620 into the three-port video memory 310 and display the video.
[0131]
E. FIG. Third embodiment:
FIG. 19 is a block diagram illustrating a configuration of a computer system including a video display device according to a third embodiment of the present invention. The computer system includes n video control units from a first video control unit 10 to an n-th video control unit 21, and n video storage units from a first video storage unit 12 to an n-th video storage unit 22. , (N-1) phase correction units from the second phase correction unit 14 to the n-th phase correction unit 23, and (n-1) video switches from the second video switch 15 to the n-th video switch 24 And If the combination of the video control unit, the video storage unit, the phase correction unit, and the video switch is called a video superimposition unit, it can be said that the computer system in FIG. 19 includes (n-1) sets of video superimposition units.
[0132]
The n image storage units from the first image storage unit 12 to the n-th image storage unit 22 are respectively managed by different OSs, and images by a plurality of different OSs are displayed on the screen of the monitor 16. FIG. 20 is an explanatory diagram illustrating a state in which the images stored in the first to n-th image storage units 12, 13, 18, and 22 are superimposed and displayed on the monitor 16. Note that some of the plurality of video storage units may be under the management of the same OS. As described above, by providing the image superimposing units in multiple stages, three or more images can be superimposed and displayed. Also in this case, since the CPU 620 does not need to transfer the video data between the video storage units, it is possible to display the superimposed video at a high speed, and the CPU 620 can execute processing other than the display. it can.
[0133]
The present invention is not limited to the above embodiment, but can be implemented in various modes without departing from the scope of the invention.
[0134]
【The invention's effect】
As described above, according to the first aspect of the present invention, since the first phase correction unit synchronizes the first video signal with the synchronization signal of the second video signal, the second video signal is synchronized by the first video switch. By switching between two video signals and outputting them to the monitor, two video signals can be switched and displayed. Therefore,High-speed display can be performed while switching between two images without transferring the contents of one image storage unit to the second image storage unit.
[0135]
According to the second aspect of the present invention, since the first phase correction section synchronizes the first video signal with the synchronization signal of the second video signal, the first and second video signals that are asynchronous with each other are synchronized. It can be switched and output to the monitor.
[0136]
According to the third aspect of the present invention, the first video signal is stored in the frame storage section in synchronization with the synchronization signal, and is read out in synchronization with the synchronization signal of the second video signal. The video signal can be synchronized with the synchronization signal of the second video signal.
[0137]
According to the invention described in claim 4, two video signals can be switched by the first video switch, and the two videos can be displayed in a superimposed state.
[0138]
According to the invention described in claim 5, it is possible to process the first video signal which is an analog video signal and display a video.
[0139]
According to the invention described in claim 6, when writing the first video signal to the frame storage unit, the video can be scaled.
[0140]
According to the invention described in claim 7, when reading the first video signal from the frame storage unit, the video can be scaled.
[0141]
According to the invention described in claim 8, it is possible to switch and display two video signals representing videos having different display resolutions.
[0142]
According to the ninth aspect, three images can be switched and displayed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a computer system including a video display device as one embodiment of the present invention.
FIG. 2 is an explanatory diagram showing functions of a phase correction unit 14 and a video switch 5.
FIG. 3 is a block diagram illustrating a schematic configuration of a phase correction unit 14;
FIG. 4 is a block diagram showing a configuration of a phase correction unit 14 and a video switch 15;
FIG. 5 is a detailed block circuit diagram of a digitizing control unit 220 and its peripheral circuits.
FIG. 6 is an explanatory diagram showing a function of a set value of each circuit in a digitizing control unit 220;
FIG. 7 is a timing chart showing the operation of the digitizing control unit 220.
FIG. 8 is a detailed block circuit diagram of a superimpose control section 420 and peripheral circuits thereof.
FIG. 9 is an explanatory diagram showing an input / output circuit of a horizontal synchronizing signal RH and a vertical synchronizing signal RV in the superimpose control section 420.
FIG. 10 is a block diagram showing a configuration of a PLL circuit 63.
FIG. 11 is an explanatory diagram showing a function of a set value of each circuit in a superimpose control unit 420.
FIG. 12 is a timing chart of vertical read permission of the 3-port video memory 310;
FIG. 13 is a timing chart of the vertical offset of the 3-port video memory 310.
FIG. 14 is a timing chart of horizontal read permission of the 3-port video memory 310;
FIG. 15 is a timing chart of horizontal reading of the 3-port video memory 310;
FIG. 16 is an explanatory diagram showing an example of the size of two superimposed videos.
FIG. 17 is an explanatory diagram showing a case where an image after phase correction is enlarged or reduced.
FIG. 18 is a block diagram illustrating a configuration of a phase correction unit according to the second embodiment.
FIG. 19 is a block diagram showing a configuration of a computer system including a video display device according to a third embodiment of the present invention.
FIG. 20 is an explanatory diagram showing a state in which images stored in the first to n-th image storage units 12, 13, 18, and 22 are superimposed and displayed on the monitor 16;
FIG. 21 is a block diagram showing a configuration of a conventional computer system.
FIG. 22 is a memory map showing a memory space under the control of MS-Windows.
FIG. 23 is an explanatory diagram showing a state in which a first video image 1531 is displayed in a second video image 1530.
[Explanation of symbols]
2 ... RAM
3 ROM
4 ... I / O part
5. Video switch
6 ... Mouse
7 External storage unit
8 Communication section
10: First video control unit
11: second video control unit
12: First video storage unit
13: second video storage unit
14: Phase correction unit
15 Video switch
16 Multi-scan monitor
21 ... n-th video control unit
22 ... n-th image storage unit
24 ... nth video switch
61, 62 ... buffer
63 ... PLL circuit
71 ... Phase comparator
72 ... Low-pass filter
73… VCO
74: N-minute cycle
1500 ... CPU
1501 RAM part
1502 ROM part
1503 ... I / O part
1504 ... Keyboard
1505 ... Mouse
1506: External storage unit
1507 Communication unit
1510: First video control unit
1511 ... second video control unit
1512: First video storage unit
1513: Second video storage unit
1514 ... Relay circuit part
1515: Monitor
200: write control unit
210 ... AD converter
220: Digitizing control unit
221 horizontal writing dot clock generation circuit
222 horizontal writing start counter
223: Horizontal writing frequency counter
224 ... vertical write line clock generation circuit
225: Vertical writing start counter
226 ... Vertical writing number counter
227: Vertical writing offset counter
228 ... OR circuit
229… AND circuit
230: NOR circuit
310 ... 3-port video memory (frame storage unit)
320: Video data selection unit
330 ... Video memory control signal selector
340 CPU data write control unit
400: read control unit
410 ... DA converter
420 ... Superimpose control unit
421: Horizontal reference read dot clock generator
422: horizontal read start counter
424: Horizontal reading counter
423: Horizontal 64 clock counter
425: Horizontal read dot clock generator
426 ... vertical read offset counter
427: Vertical blanking number counter
428 ... vertical read start counter
429: Vertical reading counter
430... Vertical read line clock generator
431 AND circuit
432 ... OR circuit
433: NOR circuit
434 ... tristate circuit
435 ... tri-state circuit
436: NOT circuit
490, 491 ... Synchronous signal terminal
490 ... Synchronous signal terminal
505 output terminal
506 ... Input terminal
507 ... Synchronous signal terminal
508: Synchronous signal terminal
510 ... Video switch
610: CPU bus
620 ... CPU
BSYNC: Basic synchronization signal
C: Common terminal
CC: Switching control signal
CKAD: Clock signal
CKDA: Clock signal
CNT: Switching signal input terminal
HBDCK: Horizontal reference read dot clock signal
HDCK: Memory drive clock signal
HDDA: Horizontal read dot clock signal
HRDCK: Horizontal read dot clock signal
HRSA: Horizontal read start signal
HRSB: Horizontal reference start signal
HRST: Horizontal read direction reset signal
HRT: Horizontal read count signal
HWDCK: Horizontal writing dot clock signal
HWS: horizontal write start signal
HWT: Horizontal writing frequency signal
MH1 ... magnification
MH2: Variable magnification
MV1: reduction ratio
MV2: Variable magnification
MRST: memory vertical / horizontal reset signal
RADD ... Read address
RCONT: Read control signal
RE1: Read enable signal
RH: horizontal synchronization signal
RL: luminance signal
RSE… Selection signal
RSYNC: Synchronous signal
RV: vertical synchronization signal
VBE: Vertical blanking end signal
VRLCK: vertical read line clock signal
VROFT: Vertical read offset signal
VRS: vertical read start signal
VRT: Vertical read count signal
VSEL: Switching signal
VWLCK: vertical write line clock signal
VWOFT: vertical write offset signal
VWS: vertical write start signal
VWT: vertical write count signal
WADD: Write address
WCONT: Write control signal
WE: Write enable signal
WENBL: Write enable signal
WEPC: Write control signal
WH: Horizontal synchronization signal
WL: luminance signal
WLD: video data to be written (luminance data)
WLDR: read video data (luminance data)
WLR: luminance signal
WV: vertical synchronization signal

Claims

An image display device used for a computer system to display an image on a monitor,
A first video storage unit managed by a first operating system;
A first video control unit that reads and outputs a first video signal stored in the first video storage unit;
A second video storage unit managed by a second operating system;
A second video control unit for reading and outputting a second video signal stored in the second video storage unit;
A first phase correction unit that synchronizes the first video signal with a synchronization signal of the second video signal;
Generated under the second operating system by selecting and outputting one of the second video signal and the first video signal corrected by the first phase correction unit to the monitor A first video switch for displaying the generated image as a background on the entire screen of the monitor and displaying a window generated under the first operating operation on a part of the screen of the monitor ;
Equipped with a,
The first operating system is an operating system that starts under the control of the second operating system;
The first video storage unit is a memory area secured in a memory space managed by the second operating system,
The video display device , wherein the first video control unit controls the reading of the first video signal to display the window at an arbitrary position and an arbitrary size on a screen of the monitor .

The video display device according to claim 1,
A video display device wherein the first and second video signals are asynchronous with each other.

The image display device according to claim 2, wherein
The first phase correction unit includes:
A frame storage unit that stores the first video signal;
A write control unit for writing the first video signal to the frame storage unit in synchronization with a synchronization signal of the first video signal;
A readout control unit that reads out the first video signal stored in the frame storage unit in synchronization with a synchronization signal of the second video signal and supplies the readout video signal to the first video switch .

The video display device according to claim 3, wherein
The read control unit includes:
The first video switch indicates a selection of a first video signal within a video area of the first video signal and a selection signal indicating selection of a second video signal outside the display area. A video display device comprising: a selection signal generating unit that supplies a selection signal to a video signal.

The video display device according to claim 3 or 4,
The first phase correction unit further includes:
A / D conversion means for performing A / D conversion on the first video signal, which is an analog signal, and providing the first video signal to the frame storage unit;
DA conversion means for DA-converting the first video signal after the phase correction, which is a digital signal read from the frame storage unit, and applying the DA signal to the first video switch;
A video display device comprising:

The video display device according to claim 3, wherein the writing control unit includes:
A first PLL circuit for creating a horizontal writing dot clock signal that defines a horizontal timing when the first video signal is written to the frame storage unit from a synchronization signal of the first video signal;
A second PLL circuit for generating a vertical write line clock signal defining a vertical timing when the first video signal is written to the frame storage unit from a synchronization signal of the first video signal. Prepare
An image display device that scales an image stored in the frame storage unit by adjusting the frequencies of the horizontal write dot clock signal and the vertical write line clock signal by the first and second PLL circuits, respectively. .

The video display device according to claim 3, wherein the read control unit includes:
A third readout clock signal for defining a horizontal read timing that defines a horizontal timing when the first video signal after the phase correction is read from the frame storage unit, from a synchronization signal of the second video signal; A PLL circuit;
A fourth readout line clock signal for defining a vertical timing when the first video signal after the phase correction is read out from the frame storage unit from a synchronization signal of the second video signal; And a PLL circuit.
An image display device that scales an image read from the frame storage unit by adjusting frequencies of the horizontal read dot clock signal and the vertical read line clock signal by the third and fourth PLL circuits, respectively.

The video display device according to any one of claims 1 to 7,
An image display device, wherein the first and second image signals are image signals representing images of different display resolutions.

The video display device according to any one of claims 1 to 8, further comprising:
A third video storage unit managed by a third operating system;
A third video control unit that reads and outputs a third video signal stored in the third video storage unit;
A second phase correction unit that synchronizes a video signal output from the first video switch with a synchronization signal of the third video signal;
A second video switch that selects one of the third video signal and the video signal corrected by the second phase correction unit and outputs the selected video signal to the monitor;
A video display device comprising: