JPH0631931B2 - 表示周波数変換方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 計算機用の表示機構と，一般テレビ用の表示機構とを切
り替えて、画像データを表示するのに、該計算機システ
ム側に備えられている表示制御回路と，上記一般テレビ
用の表示機構との間に表示周波数を変換する為のアダプ
タ(ADP) を具備している計算機システムにおいて、上記
表示制御回路と，アダプタ(ADP) との間では、一般テレ
ビ用の表示機構に必要な水平同期信号(HSYNC)が１水平
同期期間内のビデオ信号が無い部分（帰線時間）を短く
し、表示制御回路が制御している１水平時間を１／２に
縮められる点に着目し、上記アダプタ(ADP) に、該水平
同期信号(HSYNC) の１水平時間を１／２に縮めて生成し
た制御信号(*HSYNC,*VSYNC) を、上記表示制御回路に送
出する機構を設けることにより、該表示制御回路から、
該制御信号(*HSYNC,*VSYNC) に基づいて、テレビの１水
平同期信号の間に、２水平ライン分のビデオ信号を送出
し、該２水平ライン分毎のビデオ信号をアダプタ(ADP)
において、２つのビデオ信号記憶メモリに受信する際に
は、一方のビデオ信号記憶メモリに、上記の２水平ライ
ン分のビデオ信号を受信して、該２水平ラインのビデオ
信号の一方を捨てている間に、他方のビデオ信号記憶メ
モリから、１水平ライン分のビデオ信号を上記テレビ用
表示機構の送出するようにしたものである。

〔産業上の利用分野〕

本発明は、パーソナルコンピュータ等の表示機構に対す
る水平，垂直同期信号を、一般のテレビ用表示機構に対
する水平，垂直同期信号に変換する為の表示周波数変換
方式に関する。

最近の一般のテレビ受像機の普及に伴って、経済性に富
んだディスプレイ(TV)が、計算機システムでのモニタ用
ディスプレイ(CRT) として使用されるようになってき
た。

然し、テレビ受像機では、表示可能文字数において欠点
があり、専用のディスプレイ(CRT) でなければならない
ところもあり、表示制御回路は専用のディスプレイ(CR
T) に合わせた設計がなされている。

唯、文字数を制限しても、テレビ受像機に表示したい要
求も少なくない。

この場合、該計算機システムでの表示機構と、上記一般
テレビでの表示機構では、その表示仕様が異なる為、何
等かの変換を必要とするが、上記経済性の良いテレビ用
ディスプレイ(TV)を使用するのに適した効果的な表示周
波数変換機構が要求されるようになってきた。

一方、上記パーソナルコンピュータ側で生成したビデオ
信号を、テレビ画像の中に表示する、所謂スーパーイン
ポーズを行う場合、該パーソナルコンピュータ側におい
て、専用のディスプレイ(CRT) 上で行うよりも、テレビ
表示機構で使用しているディスプレイ(TV)上で行う方
が、該スーパーインポーズの為の画像処理を行う上でも
得策であることから、該一般のテレビ表示機構で、計算
機システムで生成した画像データを表示する為の効果的
な方策が望まれる。

〔従来の技術と考案が解決しようとする問題点〕

第４図は、従来の表示周波数変換方式の概念を説明する
図であって、(a) はパーソナルコンピュータの表示制御
回路出力の例(1)と，テレビ(TV)の同期周波数の例(2)を
示したものであり、(b) は両者の表示仕様の違いを示し
た表であり、(c) が従来の表示周波数変換方式を模式的
に示したものである。

本図の (a),(b)から明らかな如く、パーソナルコンピュ
ータ側での表示機構は、文字等を鮮明に表示する必要が
ある為、一般のテレビの表示機構に比べると、その表示
周波数（特に、水平同期信号が、テレビ：63.5μｓ，パ
ーソナルコンピュータ：36.7μｓ）において高い機構に
なっている。

この為、パーソナルコンピュータ側で生成した表示デー
タを、テレビ側のディスプレイ(CRT) に表示する為に
は、(c) 図で示したように、上記パーソナルコンピュー
タ側の表示制御回路 1と、テレビ用ディスプレイ(TV) 3
との間にアダプタ(ADP) 2を設け、該アダプタ(ADP) 2に
おいて表示周波数変換を行うのが一般的である。

この場合、具体的には、該アダプタ(ADP) 2に１画面分
のビデオメモリ(VRAM) 20 を設け、上記(b) 図で示した
テレビ用表示仕様(TV で示す) に基づいて、独自にテレ
ビ用のビデオ信号を生成し、該ディスプレイ(TV) 3上に
表示していた。

従って、例えば、該ディスプレイ(TV) 3の表示画面が 6
40ドット×400 ドットで、且つカラー８色(3ビット) に
よる表示を可能とする場合を考えると、 640 ×400 ×3=96,000バイト のメモリ量が必要となり、経済性の良いテレビ用ディス
プレイ(TV) 3を使用するのに適したアダプタ(ADP) 2は
構成できないと云う問題があった。

本発明は上記従来の欠点に鑑み、従来の表示周波数変換
方式において必要としていたビデオメモリの容量をでき
る限り少なくして、経済的なテレビ用ディスプレイ(TV)
を使用できる表示周波数変換方式を提供することを目的
とするものである。

〔問題点を解決するための手段〕

第１図は本発明の表示周波数変換方式の原理を説明する
図であって、(a) は本発明によるテレビ用の水平同期信
号(HSYNC) に対する圧縮方式を示した図であり、(b),
(c) は本発明によるビデオ信号の受信方式を説明した図
である。

(1) テレビ用の水平同期信号(HSYNC) に対する圧縮方
式： 従来技術で説明したように、専用ディスプレイの水平同
期信号(HSYNC) は 36.7 μｓ(27KHz)の周期を持ち、そ
の内ビデオ信号が載っている区間は、26.5μｓで、残り
の区間は帰線を消去する為等に使用される、所謂水平ブ
ランキング時間である。

一方、表示制御回路 1にアダプタ(ADP) 2 を接続した場
合には、実際のディスプレイ(TV) 3に接続されるのと異
なり、上記水平ブランキング時間は不要となる為、論理
的には、上記専用ディスプレイの水平同期信号(HSYNC)
は、 26.5 μｓ＋アダプタ(ADP) との同期信号迄縮めること
ができる。

本発明は、アダプタ(ADP) 2 を接続した場合の、上記専
用ディスプレイの水平同期信号(HSYNC) の圧縮効果に着
目し、本図(a) に示すようにテレビ用の水平同期信号(H
SYNC) の周期(63.5 μｓ) の1/2(31.7μｓ) に縮めるよ
うにする。

このようにして、アダプタ(ADP) 2 はテレビ用のディス
プレイ(TV) 3に対して、標準の水平同期信号(HSYNC)
と，垂直同期信号(VSYNC) を生成すると同時に、該水平
同期信号(HSYNC) の1/2 周期の制御信号(*HSYNC)を生成
し、該制御信号(*HSYNC)に基づいて垂直の制御信号(*VS
YNC)を生成して、パーソナルコンピュータ側の前述の表
示制御回路 1に送出する。

該表示制御回路 1においては、当該制御信号(*HSYNC,*V
SYNC) に基づいて、上記テレビ用の水平同期信号(HSYN
C) １周期の間に、２水平分のビデオ信号を生成して、
当該アダプタ(ADP) 2 に送出するように構成する。

(2) アダプタ(ADP) におけるビデオ信号受信方式： パーソナルコンピュータ側の表示制御回路 1と、アダプ
タ(ADP) 2 との間において、(1)で説明したような同期
制御を行うことにより、該表示制御回路 1からアダプタ
(ADP) 2 に対して、テレビの１水平走査期間の間に、２
水平分のビデオ信号が送出されることになる。

この為、本発明においては、該アダプタ(ADP) 2 内に２
つのビデオ信号記憶メモリ (以下、ラインバッファと云
う) を設けて、以下に示す方法で受信するように構成す
る。

本図 (b)はこの様子を示したもので、はテレビ(TV)側
の水平同期信号(HSYNC) を示し、は表示制御回路 1か
らのビデオ信号を示し、は上記２つのラインバッファ
(A,B) を示し、はテレビ(TV)側に対するビデオ出力を
示している。

先ず、ラインバッファＡが、表示制御回路 1からビデオ
信号を受信している時には、ラインバッファＢがテレビ
側にビデオ信号を送出すべく読み出されている。

そして、次の水平同期信号(HSYNC) がくると、該ライン
バッファの役割が入れ替わり、ラインバッファＡのビデ
オ信号がテレビ側に送出すべく読み出されている時に、
ラインバッファＢが表示制御回路 1から送出されてきた
ビデオ信号を取り込むように機能する。

このような動作では、一見偶然ライン(2,4,6,……) の
ビデオ信号が全て捨てられるように見えるが、実際に
は、テレビの動作はインタレース方式である為、上記水
平同期信号(HSYNC) が、垂直同期信号(VSYNC) に対して
位相が半周期変わる所（奇数フレーム）がある。

この時には、(c) 図に示したように、表示制御回路 1か
ら送出されてきたビデオ信号の内、偶然ラインのビデオ
信号が、それぞれラインバッファA,B に受信された後、
テレビ側に送出すべく読み出されるように機能する。

〔作用〕

即ち、本発明によれば、計算機用の表示機構と，一般テ
レビ用の表示機構とを切り替えて、画像データを表示す
るのに、該計算機システム側に備えられている表示制御
回路と，上記一般テレビ用の表示機構との間に表示周波
数を変換する為のアダプタ(ADP) を具備している計算機
システムにおいて、上記表示制御回路と、アダプタ(AD
P) との間では、一般テレビ用の表示機構に必要な水平
同期信号(HSYNC) の１水平同期期間内のビデオ信号が無
い部分（帰線時間）を短くし、表示制御回路が制御して
いる１水平時間を１／２に縮められる点に着目し、上記
アダプタ(ADP) に、該水平同期信号(HSYNC)の１水平時
間を１／２に縮めて生成した制御信号(*HSYNC,*VSYNC)
を、上記表示制御回路に送出する機構を設けることによ
り、該表示制御回路から、該制御信号(*HSYNC,*VSYNC)
に基づいて、テレビの１水平同期信号の間に、２水平ラ
イン分のビデオ信号を送出し、該２水平ライン分毎のビ
デオ信号をアダプタ(ADP) において、２つのビデオ信号
記憶メモリに受信する際には、一方のビデオ信号記憶メ
モリに上記の２水平ライン分のビデオ信号を受信して、
一方のビデオ信号を捨てている間に、他方のビデオ信号
記憶メモリから、１水平ライン分のビデオ信号を上記テ
レビ用表示機構に送出するようにしたものであるので、
表示周波数変換アダプタ(ADP) でのビデオメモリの容量
を1/200 に節減することができ、安価で，且つ小型のア
ダプタ(ADP) を構成することができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。第２図
は、本発明の一実施例をブロック図で示した図であっ
て、アダプタ(ADP) の内部構成の例を示しており、第３
図は表示制御回路における水平同期信号(HSYNC) と，垂
直同期信号(VSYNC) 生成回路の例を示した図であり、第
２図における制御信号(*HSYNC,*VSYNC) 生成回路(VHCS)
22 と，ラインバッファ制御部 21 におけるラインバッ
ファＡ 212，ラインバッファＢ 213が本発明を実施する
のに必要な機能ブロックである。尚、全図を通して同じ
符号は同じ対象物を示している。

先ず、第２図において、図示していない中央処理装置(C
PU) からの指示に基づいて、同期信号発生部(SSC) 24で
は、テレビ用ビデオ信号出力部(TVO) 25に対して、標準
テレビ方式に基づいた水平同期信号(HSYNC) と，垂直同
期信号(VSYNC)，その他の制御信号を生成して送出する
と共に、該水平同期信号(HSYNC) を制御信号(*HSYNC,*V
SYNC) 生成回路(VHCS) 22 に送出する。

制御信号(*HSYNC,*VSYNC) 生成回路(VHCS) 22 において
は、第１図 (a)で説明した原理に基づいて、前述の制御
信号(*HSYNC,*VSYNC) を生成し、本図には示されていな
い表示制御回路 1に送出する。同時にアダプタ接続信号
(*ADPC) も送出する。

上記表示制御回路 1から、テレビの１水平走査期間に、
２水平分のビデオ信号(VIDEO R,G,B,I) が送出されてく
ると、シフトレジスタ(SR) 210で、シリパラ変換が行わ
れ、ラッチ回路 211にセットされた後、メモリ制御部(M
C) 23 からの選択信号(SELECT 1)によって、ラインバッ
ファＡ 212，又はラインバッファＢ 213の何れかに格納
される。

同時に、上記メモリ制御部(MC) 23 からの別の選択信号
(SELECT 2)によって、上記ラインバッファＢ 213，又は
ラインバッファＡ 212の何れかが選択されて読み出さ
れ、シフトレジスタ(SR) 214を通して、テレビ用ビデオ
信号出力部(TVO) 25に送出されるように制御される。

このラインバッファA,B に対する書き込み，読み出し動
作は、前述の第１図 (b),(c)で説明した通りに機能す
る。

このようにして、表示制御回路 1から送出されてくるビ
デオ信号は、アダプタ(ADP) 2 においては、２つのライ
ンバッファA,B を設けるだけで、交互に書き込み，読み
出しが繰り返されて、テレビ用ビデオ信号出力部(TVO)
25に送出され、図示していないディスプレイ(TV)上に表
示される。

次に、第３図によって、表示制御回路における水平同期
信号(HSYNC) と，垂直同期信号(VSYNC)生成方式を説明
する。

通常、当該表示制御回路 1においては、 1ドット分のク
ロック周波数を原振とする水晶発振器から、１文字分の
キャラクタクロック(CHCK)を生成し、該キャラクタクロ
ック(CHCK)を分周して、水平同期信号(HSYNC) を作り、
該水平同期信号(HSYNC) を分周して垂直同期信号(VSYN
C) 生成している。

第３図は、当該表示制御回路に、本発明を実施するのに
必要な、前述のアダプタ(ADP) 2 を接続した場合の、水
平同期信号(HSYNC) と、垂直同期信号(VSYNC) を生成す
る一例を示しており、(a) は水平同期信号(HSYNC) を生
成する場合を示し、(b) は垂直同期信号(VSYNC) を生成
する場合を示している。

第２図からも明らかなように、アダプタ(ADP) 2から
は、前述の制御信号(*HSYNC,*VSYNC) と、該アダプタ(A
DP) が接続されていることを示すアダプタ(ADP) 接続信
号(*ADPC) が送出されてくる。

この制御信号(*HSYNC,*VSYNC) と，アダプタ(ADP) 接続
信号(*ADPC) が送出されてくると、当該表示制御回路 1
においては、図示の選択論理によって、該アダプタ(AD
P) から送出されてくる制御信号(*HSYNC,*VSYNC) に基
づいて、水平同期信号(HSYNC)，及び垂直同期信号(VSYN
C) がそれぞれ生成され、該アダプタ(ADP) が接続され
ていない場合には、当該パーソナルコンピュータ専用の
ディスプレイ(CRT) に対する水平同期信号(HSYNC)，及
び垂直同期信号(VSYNC) が生成されることが分かる。

このようにして生成された、水平同期信号(HSYNC)，及
び垂直同期信号(VSYNC) によって、パーソナルコンピュ
ータ専用のディスプレイ(CRT),或いはテレビ用のディス
プレイ(TV)に対するビデオ信号(VIDEC R,G,B,I) が生成
され、それぞれ、パーソナルコンピュータ専用のディス
プレイ(CRT),或いはアダプタ(ADP) に送出される。

このように、本発明は、表示制御回路に、テレビ用のデ
ィスプレイ(TV)に対するアダプタ(ADP) が接続された場
合、上記表示制御回路での専用ディスプレイ(CRT) に対
する水平同期信号(HSYNC) が、テレビ用水平同期信号(H
SYNC) の１水平時間を１／２に縮められる点に着目し、
該水平同期信号(HSYNC) の１水平時間を１／２に縮めて
生成した制御信号(*HSYNC,*VSYNC) を表示制御回路側に
送出し、該表示制御回路においては、当該制御信号(*HS
YNC,*VSYNC) に基づいて、テレビ用のディスプレイ(TV)
に表示する為のビデオ信号(VIDEO R,G,B,I) を生成し
て、該アダプタ(ADP) に送出するようにした所に特徴が
ある。

〔発明の効果〕

以上、詳細に説明したように、本発明の表示周波数変換
方式は、計算機用の表示機構と，一般テレビ用の表示機
構とを切り替えて、画像データを表示するのに、該計算
機システム側に備えられている表示制御回路と，上記一
般テレビ用の表示機構との間に表示周波数を変換する為
のアダプタ(ADP) を具備している計算機システムにおい
て、上記表示制御回路と，アダプタ(ADP) との間では、
一般テレビ用の表示機構に必要な水平同期信号(HSYNC)
が１水平同期期間内のビデオ信号が無い部分（帰線時
間）を短くし、表示制御回路が制御している１水平時間
を１／２に縮められる点に着目し、上記アダプタ(ADP)
に、該水平同期信号(HSYNC) の１水平時間を１／２に縮
めて生成した制御信号(*HSYNC,*VSYNC) を、上記表示制
御回路に送出する機構を設けることにより、該表示制御
回路から、該制御信号(*HSYNC,*VSYNC) に基づいて、テ
レビの１水平同期信号の間に、２水平ライン分のビデオ
信号を送出し、該２水平ライン分毎のビデオ信号をアダ
プタ(ADP) において、２つのビデオ信号記憶メモリに受
信する際には、一方のビデオ信号記憶メモリに上記の２
水平ライン分のビデオ信号を受信して一方のビデオ信号
を捨てている間に、他方のビデオ信号記憶メモリから、
１水平ライン分のビデオ信号を上記テレビ用表示機構に
送出するようにしたものであるので、表示周波数変換ア
ダプタ(ADP) でのビデオメモリの容量を1/200 に節減す
ることができ、安価で，且つ小型のアダプタ(ADP) を構
成することができる効果がある。

【図面の簡単な説明】

第１図は本発明の表示周波数変換方式の原理を説明する
図， 第２図は本発明の一実施例をブロック図で示した図， 第３図は表示制御回路における水平同期信号(HSYNC),垂
直同期信号(VSYNC) 生成回路の一例を示した図， 第４図は従来の表示周波数変換方式の概念を説明する
図， である。 図面において、 1 は表示制御回路，2 はアダプタ(ADP)， 21はラインバッファ制御部， 210,214 はシフトレジスタ(SR)， 211 はラッチ回路，212 はラインバッファＡ， 213 はラインバッファＢ， 22は制御信号(*HSYNC,*VSYNC) 生成回路(VHCS)， 23はメモリ制御部(MC)，24は同期信号発生部(SSC)， 25はテレビ用ビデオ信号出力部(TVO)， 3 はディスプレイ(TV)，4 はディスプレイ(CRT)， ＊ADPC はアダプタ(ADP) 接続信号， HSYNC は水平同期信号，VSYNC は垂直同期信号， VIDEO R,G,B,I はビデオ信号， をそれぞれ示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】計算機用の表示機構（４）と、一般テレビ
   用の表示機構（３）とを切り替えて、画像データを表示
   するのに、該計算機システム側に備えられたいる表示制
   御回路（１）と、上記一般テレビ用の表示機構（３）と
   の間に表示周波数を変換する為のアダプタ (ADP)（２）
   を具備している計算機システムにおいて、 上記アダプタ (ADP)（２）に、一般テレビ用の表示機構
   に必要な水平同期信号(HSYNC) の１水平時間を１／２に
   縮めて生成した制御信号(*HSYNC,*VSYNC) を、上記表示
   制御回路（１）に送出する手段(VSYNC) （２２）を設
   け、 該表示制御回路（１）においては、上記制御信号(*HSYN
   C,*VSYNC) に基づいて、ビデオ信号を生成し、上記アダ
   プタ (ADP)（２）に送出するようにして、該表示制御回
   路（１）と、アダプタ (ADP)（２）との間の整合をとる
   ようにしたことを特徴とする表示周波数変換方式。
2. 【請求項２】上記表示制御回路（１）から送られてきた
   ビデオ信号を受信する際に、２水平ライン分のビデオ信
   号記憶メモリ（２１２，２１３）を設け、一方のビデオ
   信号メモリ（２１２，又は２１３）に、上記ビデオ信号
   を受信している時には、他方のビデオ信号記憶メモリ
   （２１３，又は２１２）から読み出して、上記一般テレ
   ビ用の表示機構（３）で表示するようにしたことを特徴
   とする特許請求の範囲第１項に記載の表示周波数変換方
   式。