JPS62166659A

JPS62166659A - 文字図形表示回路

Info

Publication number: JPS62166659A
Application number: JP61007917A
Authority: JP
Inventors: Tetsuya Ikeda; 哲也池田; Yukitoshi Tsuboi; 幸利坪井; Shigeru Hirahata; 茂平畠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-01-20
Filing date: 1986-01-20
Publication date: 1987-07-23
Anticipated expiration: 2009-05-18
Also published as: US4748504A; JPH0638644B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は文字図形表示装置に係り、特に外部からの表示
走査の同期化において、画像表示の乱れや誤りのない文
字図形表示回路に関する。

〔従来の技術〕

表示走査周期に同期して、メモリに書込まれている文字
図形情報を読出してＣＲＴ画面上に表示する画像表示装
置は、通常のテレビジョンなどの映像の上に文字図形表
示を重畳する、いわゆるスーパーインポーズ機能を有す
るようになってきており、この場合はテレビジョンの映
像信号と文字図形表示の画像信号とを同期化する必要が
ある。

この同期化において、通常テレビジョンの映像信号は、
放送局で信号源を切換えた場合には、同期信号に位相の
ずれが生じ、これによって同期をとる文字図形の画像表
示に乱れが生じるだけでなくメモリに供給される信号が
途絶えるためメモリに記録されている文字図形情報が破
壊される恐れもある。

この問題点を解決するための先行技術として例えば特開
昭５１−３４６２１号公報に示された発明がある。これ
に示される先行技術は、テレビジョンの映像信号の水平
同期信号に位相ずれが生じた場合、その水平期間では所
定数のクロックカウントを行なった後、クロックカウン
トを中止し、次にくる水平同期信号よりクロックカウン
トを再開するというものである。

〔発明が解決しようとする問題点〕

しかし上記従来技術では、水平同期信号の位相にずれが
生じて、所定クロック数のカウントをした後のクロック
カウントの中止期間が最大１水平期間となり、この中止
期間には１表示メモリへの表示データの書込みゃ読出し
といったアクセスができなくなるという欠点があった。

通常表示メモリへの表示データの書込みはマイクロプロ
セッサ（Ｍ　Ｐ　Ｕと略す。）による制御処理によって
行なわれるが、この中止１８１１には、ＭＰＵによる表
示メモリのアクセスを禁止しなければならなくなり。

ＭＰＵの処理効率が低下する。特にシステムの合理化の
ために表示メモリを表示データの記録機能だけでなくシ
ステムのワークメモリや、バッファメモリなど他のメモ
リと共用する場合においてはこの影響が大きく現われる
ことになる。

またＭＰＵの動作クロックを表示回路のカウント出力信
号と共用し、表示読出しサイクルのあき期間を使って表
示メモリのＭＰＵアクセスを行なういわゆるサイクルス
チール表示読出しを行なう場合には、表示回路のクロッ
クカウントの中止期間にＭＰＵクロックが止まってしま
うためＭＰＵの処理が最大１水平期間停止してしまうと
いう欠点やＭＰＵクロックの突然の停止によってＭＰＵ
が暴走するという欠点がある。

本発明の目的は上記した従来技術の欠点をなくし、外部
からの同期信号に同期して文字図形表示を行なう表示回
路において、外部からの同期信号に位相ずれが生じても
＋　ＭＰＵの処理効率の低下や、ＭＰＵ処理の中断がな
いように短期間に再同期化し、表示メモリのデータ破壊
をなくすことができる文字図形表示回路を提供すること
にある。

〔問題点を解決するための手段〕

上記目的を達成するために本発明では、表示メモリの表
示読出しを行なう表示アドレス発生回路において１表示
メモリよりデータを読出して、表示画面上に画像を表示
する表示サイクル周期をカウントし、そのカウント出力
より表示メモリに供給する制御信号を生成する第１の表
示サイクルカウント回路と、そのカウント出力より水平
および垂直の表示アドレスを発生する第２の表示サイク
ルカウント回路と、上記第１および第２の表示サイクル
カウント回路のカウント出力信号の位相を比較し一致検
出を行い検出信号を第１の表示サイクルカウント回路の
リセット端子に供給する位相一致検出回路とを設けた。

〔作　用〕

第２の表示カウント回路には、外部同期によって生じる
リセット信号が入力される。

上記第１の表示カウント回路には１表示サイクルのカウ
ントを終了した後、位相一致検出回路において位相の不
一致が連続するまでリセット信号が入力し続けられる。

したがって第１の表示サイクルカウント回路は。

外部より入力される同期信号の位相変動に対して、１つ
の表示サイクルが終了するまで影響を受けることがない
ので、このカウント出力によって生成される表示メモリ
への制御信号も、突然部れることがなく１表示メモリに
記録されるデータが書き換ることがない。また表示メモ
リに供給される制御信号が途絶える期間は最大１つの表
示読出しサイクル期間だけなので、ＭＰＵによる表示メ
モリのアクセス禁止期間も短かくなる。さらにＭＰＵク
ロックをこのカンウド出力を利用する場合でも、ＭＰＵ
クロックの停止期間も短かくなり、突然のＭＰＵクロッ
クの停止によるＭＰＵの暴走もない６〔実施例〕以下、本発明の一実施例を第２図および第１図を用いて
詳細に説明する。第２図において、１はクロック発生回
路、２は外部同期回路、３はマイクロプロセッサ、４は
表示信号発生回路、５はアドレス切換回路、６は表示メ
モリ制御信号合成回路、７はアドレスデコーダ回路、８
は表示メモリである。また第１図は第２図の表示信号発
生回路４の詳細回路を示す図であり、４１および４２は
表示サイクルカウント回路、４３および４４は水平およ
び垂直カウント回路、４５は表示メモリ制御信号発生回
路、４６は一数構出回路、４７および４８は水平および
垂直アドレス発生回路、４９および５ｏはオア回路であ
る。

第２図において、クロック発生回路１は表示信号発生回
路４に供給するクロック信号１０を発生する回路である
。外部同期回路２は外部より入力される水平および垂直
の同期信号より、フレーム同期信号２０を発生する回路
であり、発生させたフレーム同期信号２０をクロック発
生回路１および表示信号発生回路４へ供給して、クロッ
ク信号１０と、表示信号発生回路４においてカウントさ
れる表示信号との同期位相を合わせる。

表示信号発生回路４は後述するように第１図に示す回路
構成よりなり、表示アドレス信号４０ａ。

表示メモリ制御信号４０ｂ、ＭＰＵクロック信号４０ｃ
、ＭＰＵ／表示アドレス切換信号４０ｄ。

を出力する。アドレス切換回路５は１表示アドレス信号
４０ａおよびＭＰＵアドレス信号３０ａを表示アドレス
切換信号４０ｄによって切換えて、表示メモリ８に供給
する。制御信号合成回路６は表示信号発生回路４より出
力される表示メモリ制御信号４０ｂおよびＭＰＵ３から
のＭＰＵ制御信号３０ｃを、アドレス切換信号４０ｄお
よびアドレスデコーダ７の出力信号である表示メモリ選
択信号７０の状態により切換えて出力し、表示メモリ８
の制御信号入力端子に供給する。表示メモリ８は、第３
図に示すように横方向２５６ドツト、縦方向２０４ライ
ンの表示画面の画像データを記録するものであり、ＭＰ
Ｕ３によってデータバス３０ｂを介して、ＭＰＵアドレ
スバス３０ａが表示メモリに供給されている期間に指定
したアドレスに画像データが書込まれる。

第１図は表示信号発生回路４の内部構成を示す図であり
本発明の特徴を最もよく表わす図である。

第１図において、クロック発生回路ｌからのクロック信
号１０は、表示サイクルカウンタ回路４１および４２に
供給され、それぞれ表示メモリ８の１アドレス分のデー
タ読出し周期である表示サイクルカウント信号４１ａ、
４２ａを出力する。水平カウンタ回路４３は表示サイク
ルカウンタ回路４２から出力されるカウント周期信号４
２ｂをカウントし水平アドレス発生回路４７にカウント
出力信号を供給する。またこの水平カウンタ回路４３は
、水平アドレス発生回路４７から出力される水平リセッ
ト信号４７ａによりオア回路４９を介して１水平走査周
期ごとにリセットされる。垂直カウンタ回路４４は水平
アドレス発生回路４７より出力される水平リセット信号
４７ａをカウントし、垂直アドレス発生回路４８にカウ
ント出力信号を供給する６またこの垂直カウンタ回路４
８は、垂直アドレス発生回路４８から出力される垂直リ
セット信号４８ａによりオア回路５ｏを介して１垂直走
査期間ごとにリセットされる。水平アドレス発生回路４
７および垂直アドレス発生回路４８は水平走査周期のリ
セット信号４７ａや垂直走査周期のリセット信号４８ａ
を発生すると同時に、水平表示アドレス信号４７ｂおよ
び垂直表示アドレス信号４８ｂを発生し、これらのアド
レス信号を合成して表示アドレス４０ａを出力する。

外部同期回路２からの外部同期信号２０はオア回路４９
および５０を介して水平カウンタ４３および垂直カウン
タ４４に入力されるので、一方のオア回路の入力である
水平、垂直のリセット信号４７ａ、４８ａの入力が生じ
なくても、表示サイクルカウンタ回路４２、水平カウン
タ回路４３および垂直カウンタ回路４４のリセット入力
端子へ供給されることになり、それぞれのカウンタ４２
゜４３，４４のカウント出力が初期状態にリセットされ
る。一方もう一つの表示サイクルカウンタ回路４１は外
部同期信号による強制リセットがなされないので、他の
カウンタ回路とは異なりクロック信号１０のカウントを
続ける６一致検出回路４６は表示サイクルカウント回路４１．４
２から出力される表示サイクル周期信号４１ｂ、４２ｂ
の位相が一致するかどうかを検出し、表示サイクルカウ
ント回路４１のカウントリセット信号４６ａを供給する
回路である。第４図は一致検出回路４６の具体的回路例
を示す図であり、４６１，４６２，４６３はフリップフ
ロップ回路である。フリップフロップ回路４６１は、第
１図に示す表示サイクルカウンタ回路４１から出力され
る表示サイクル周期信号４１ｂによってセットされ、表
示サイクルカウンタ回路４２から出力される表示サイク
ル周期信号４２ｂをフリップフロップ回路４６２，４６
３によって１クロツク遅延した信号によってリセットさ
れる。したがつて表示サイクルカウンタ回路４１に供給
するリセット信号４６ａは１表示サイクル周期信号４１
ｂ。

４２ｂの位相がまったく一致している場合は、表示サイ
クル周期ごとに表示サイクルカウント回路４１をリセッ
トするが、外部同期が生じて位相が一致しなくなった場
合には、表示サイクルカウント回路４１は表示サイクル
カウント回路４２の表示サイクルが終了するまで１次の
表示サイクルのカウントをしないようにリセット状態を
続ける。

第５図は外部同期入力が生じる場合にクロック信号、表
示サイクルカウンタ回路４１および４２のカウント出力
信号、外部同期信号、カウンタリセット信号のタイミン
グ関係を示した図である。

第５図において、時刻ｔ□までは表示サイクルカウンタ
回路４１と４２の出力信号の位相はすべて同期している
６時刻ｔ、において１表示サイクルカウンタ回路４２は
表示アドレス発生回路４７からの水平リセット信号４７
ａにより、オア回路４９を介してリセットがかけられ、
カウント出力４２ａはすべてゼロとなる。一方、表示サ
イクルカウンタ回路４１は、一致検出回路４６から出力
されるリセット信号４６ａにより表示サイクルカウンタ
回路４２と同じタイミングでリセットがかけられ、カウ
ント出力４１ａはすべてゼロとなる。

時刻ｔ□において、外部同期信号２０が入力されると、
オア回路４９．５０を介して水平ｉ垂直カランタ回路４
３，４４がリセットされそれと同時に表示サイクルカウ
ンタ回路４２もリセットされ、カウント出力４２ａはす
べてゼロとなる。一方の表示サイクルカウント回路４１
の方は、ｔ２の時刻ではリセットされず、カウント出力
信号４１ａはカウントを続行する。時刻ｔ２において表
示サイクルカウント回路４１は表示サイクル周期のカウ
ントを終了しカウント出力信号４１ａはすべてゼロとな
る。この時、一致検出回路４６からのリセット信号４６
ａは、表示サイクルカウント回路４２の表示サイクル周
期のカウントを終了する時刻ｔ３まで、表示サイクルカ
ウント回路４１がカウントを行なわないようにリセット
し続けるように動作する。時刻ｔ３以後は次の外部同期
入力が生じるまで、双方のカウント回路のカウント出力
信号４１ａ、４２ａは一致したままとなる。

第１図における制御信号発生回路４５は表示サイクルカ
ウンタ回路４１のカウント出力より１表示メモリ８へ供
給すべく制御信号（例えば、正τ茗、ＣＡＳ、でＥ、Ｗ
ＥなどダイナミックＲＡＭに供給する信号）４０ｂの他
、ＭＰＵ３へ供給するＭＰＵクロック信号４０ｃ、表示
メモリ８へのアクセスを表示読出し期間とＭＰＵ期間と
で切換えるアドレス切換４０ｄを発生し、出力する回路
である。この回路からの出力信号は、外部同期入力が突
然生じても、表示サイクルカウンタ回路４１のカウント
出力４１ａは表示サイクルが終了するまで継続して出力
されるので、表示サイクルの途中で波形が乱れたり、止
まったりすることがない。このため表示メモリ８に記録
されているデータが書き換わったり、ＭＰＵクロックの
停止によるＭＰＵの暴走といったことがなくなる。

以上説明したように本実施例によれば、外部の映像信号
の同期信号によって内部の文字図形表示の同期をとろう
とする場合に、突然外部の同期信号に位相の乱れが生じ
ても１表示メモリやＭＰＵに供給する制御信号が突然乱
れることがなく、必ず一表示サイクル期間は出力を継続
し、また最大−表示サイクル期間内の中断だけで出力を
再開する。このためＭＰＵの処理効率の低下はほとんど
ないことになる。

〔発明の効果〕

本発明によれば、外部より入力する同期信号の位相が乱
れても、この同期位相の乱れに対して、文字図形表示の
同期も瞬間的に対応し、表示メモリに記録されている表
示データが書き換わることがなく、またＭＰＵの処理効
率の低下を防止することができるといった効果がある。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すブロック
図、第３図は表示メモリ８の画面表示の例を示す模式図
、第４図は一致検出回路４６の具体的回路図、第５図は
第１図に示す信号のタイミング図である。１・・・クロック発生回路、２・・・外部同期回路。３・・・マイクロプロセッサ、４・・・表示信号発生回
路。５・・・アドレス切換回路、６・−・制御信号合成回路
。７・・・アドレスデコーダ回路、８・・・表示メモリ。４１．４２，４３，４４・・・カウンタ回路、４５・・
・制御信号発生回路、４６・・・−数構出回路、４７゜
４８・・・アドレス発生回路、４９．５０・・・オア回
路。兎　ｌ　６ｄ？ｊλ 第　２４）′ ：）　　　　　　１目第４圓

Claims

【特許請求の範囲】

１、文字や図形よりなる画像情報を記憶するメモリと該
メモリに記憶された画像情報を表示走査周期信号に同期
して読出す表示信号発生回路と、該表示信号発生回路よ
り出力される表示信号を外部からの同期信号により同期
させる外部同期回路と、上記外部同期信号によって同期
化された表示信号によって上記メモリから読出された画
像情報信号を映像信号に変換する映像変換回路より成る
文字図形表示回路において、上記表示信号発生回路に、
メモリへのデータ書込み、読出しを制御するメモリ制御
信号を生成するための表示サイクル周期信号をカウント
出力する第１の信号計数出力手段と、メモリからデータ
を読出す表示アドレス信号を生成するための表示サイク
ル周期信号をカウント出力する第２の信号計数出力手段
と、上記第１および第２の信号計数出力手段からの出力
信号の位相を比較して一致検出を行い検出信号を前記第
１の信号計数手段のリセット端子に供給する位相一致検
出手段とを設け、上記した外部同期回路からの外部同期
信号により、上記第２の信号計数出力手段をリセットさ
せ、上記第１の信号計数出力手段は上記位相一致検出手
段が位相の一致を検出するまで次の周期の計数を中断す
ることを特徴とする文字図形表示回路。