JP3093967B2 - ディスプレイ制御装置及び方法 - Google Patents
ディスプレイ制御装置及び方法Info
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- JP3093967B2 JP3093967B2 JP08045164A JP4516496A JP3093967B2 JP 3093967 B2 JP3093967 B2 JP 3093967B2 JP 08045164 A JP08045164 A JP 08045164A JP 4516496 A JP4516496 A JP 4516496A JP 3093967 B2 JP3093967 B2 JP 3093967B2
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Description
【０００１】
【発明の属する技術分野】本発明は、グラフィックディ
スプレイ装置等にて使用されるディスプレイ制御装置及
び方法に関する。
スプレイ装置等にて使用されるディスプレイ制御装置及
び方法に関する。
【０００２】
【従来の技術】図３に、従来のディスプレイ制御装置の
一例構成を示す。図中、符号２５で表されているのは、
図示しない表示装置の画面に対応した記憶空間を提供す
るフレームメモリ（ＦＭＥＭ）であり、ＦＭＥＭ２５に
ビデオデータを書き込むことにより当該表示装置の画面
上に映像を表示させることができる。ＣＰＵ２９は、画
面上における水平方向画素位置を計数するＸアドレスカ
ウンタ及び垂直方向画素位置を計数するＹアドレスカウ
ンタを内蔵しており、ＦＭＥＭ２５にビデオデータを書
き込む際には、Ｘアドレスカウンタ及びＹアドレスカウ
ンタの内容に応じて決定されるアドレスＣＡＤＲＳ及び
このＣＡＤＲＳに対応する画素の輝度等を示すビデオデ
ータＣＤＡＴＡを、ライトイネーブル信号ＣＷＥと共に
ＣＰＵバス２０上に送出する。グラフィックコントロー
ラ（ＧＣＮＴ）２４は、ＣＷＥに応じＣＡＤＲＳ及びＣ
ＤＡＴＡを取り込み、ランダムポートを有するＦＭＥＭ
２５に書き込むべきビデオデータＦＤＡＴＡ及びその書
込アドレスＦＡＤＲＳを、フレームメモリバス（ＦＭＥ
Ｍバス）３０上に送出する。ＦＭＥＭ２５はＤＲＡＭで
あるため、ＧＣＮＴ２４は、同時にローアドレスストロ
ーブ信号ＲＡＳ−、カラムアドレスストローブＣＡＳ−
及びライトイネーブル信号ＷＥ−をもＦＭＥＭバス３０
上に送出する（本願では、これらＲＡＳ−、ＣＡＳ−及
びＷＥ−を総称して単に「制御信号」とも呼ぶ）。ＦＭ
ＥＭ２５にＷＥ−が与えられると、ＦＡＤＲＳにて指定
されるアドレスにＦＤＡＴＡが書き込まれる。
一例構成を示す。図中、符号２５で表されているのは、
図示しない表示装置の画面に対応した記憶空間を提供す
るフレームメモリ（ＦＭＥＭ）であり、ＦＭＥＭ２５に
ビデオデータを書き込むことにより当該表示装置の画面
上に映像を表示させることができる。ＣＰＵ２９は、画
面上における水平方向画素位置を計数するＸアドレスカ
ウンタ及び垂直方向画素位置を計数するＹアドレスカウ
ンタを内蔵しており、ＦＭＥＭ２５にビデオデータを書
き込む際には、Ｘアドレスカウンタ及びＹアドレスカウ
ンタの内容に応じて決定されるアドレスＣＡＤＲＳ及び
このＣＡＤＲＳに対応する画素の輝度等を示すビデオデ
ータＣＤＡＴＡを、ライトイネーブル信号ＣＷＥと共に
ＣＰＵバス２０上に送出する。グラフィックコントロー
ラ（ＧＣＮＴ）２４は、ＣＷＥに応じＣＡＤＲＳ及びＣ
ＤＡＴＡを取り込み、ランダムポートを有するＦＭＥＭ
２５に書き込むべきビデオデータＦＤＡＴＡ及びその書
込アドレスＦＡＤＲＳを、フレームメモリバス（ＦＭＥ
Ｍバス）３０上に送出する。ＦＭＥＭ２５はＤＲＡＭで
あるため、ＧＣＮＴ２４は、同時にローアドレスストロ
ーブ信号ＲＡＳ−、カラムアドレスストローブＣＡＳ−
及びライトイネーブル信号ＷＥ−をもＦＭＥＭバス３０
上に送出する（本願では、これらＲＡＳ−、ＣＡＳ−及
びＷＥ−を総称して単に「制御信号」とも呼ぶ）。ＦＭ
ＥＭ２５にＷＥ−が与えられると、ＦＡＤＲＳにて指定
されるアドレスにＦＤＡＴＡが書き込まれる。
【０００３】ＦＭＥＭ２５に書き込まれたビデオデータ
に基づき画面上に映像を表示するには、ラスタスキャン
方向に沿った読出を行う必要がある。そのため、同期信
号発生回路（ＳＧＥＮ）２８は、表示装置に供給すべき
水平同期信号ＨＳＹＮ−及び垂直同期信号ＶＳＹＮ−を
発生させる一方で、これらに同期して読出アドレスＦＡ
ＤＲＳを発生させる。ＦＭＥＭ２５からビデオデータを
読み出すに当たっては、ＳＧＥＮ２８はまずＦＭＥＭ２
５に対するシリアルデータ転送信号ＤＴ−の供給を開始
した上で、一方ではＦＭＥＭバス３０を介しＦＡＤＲ
Ｓ、ＲＡＳ−及びＣＡＳ−を、他方ではシリアル転送用
クロックＳＣＫを、ＦＭＥＭ２５に供給する。このよう
に、シリアルポートを用いたアクセスにより、ＦＭＥＭ
２５からは、ＦＡＤＲＳにて指定されたアドレスにある
データがシリアルデータＳＤとしてかつＳＣＫに同期し
たタイミングで読み出される。ＳＤはＤＡコンバータ
（ＤＡＣ）２６にてアナログのビデオ信号に変換され、
図示しない表示装置に供給される。これにより、表示装
置の画面上には、ＣＰＵ２９の制御の下にＧＣＮＴ２４
が発生させたビデオデータ（本願では、これを「内部ビ
デオデータ」と呼ぶ）に基づく映像が表示される。
に基づき画面上に映像を表示するには、ラスタスキャン
方向に沿った読出を行う必要がある。そのため、同期信
号発生回路（ＳＧＥＮ）２８は、表示装置に供給すべき
水平同期信号ＨＳＹＮ−及び垂直同期信号ＶＳＹＮ−を
発生させる一方で、これらに同期して読出アドレスＦＡ
ＤＲＳを発生させる。ＦＭＥＭ２５からビデオデータを
読み出すに当たっては、ＳＧＥＮ２８はまずＦＭＥＭ２
５に対するシリアルデータ転送信号ＤＴ−の供給を開始
した上で、一方ではＦＭＥＭバス３０を介しＦＡＤＲ
Ｓ、ＲＡＳ−及びＣＡＳ−を、他方ではシリアル転送用
クロックＳＣＫを、ＦＭＥＭ２５に供給する。このよう
に、シリアルポートを用いたアクセスにより、ＦＭＥＭ
２５からは、ＦＡＤＲＳにて指定されたアドレスにある
データがシリアルデータＳＤとしてかつＳＣＫに同期し
たタイミングで読み出される。ＳＤはＤＡコンバータ
（ＤＡＣ）２６にてアナログのビデオ信号に変換され、
図示しない表示装置に供給される。これにより、表示装
置の画面上には、ＣＰＵ２９の制御の下にＧＣＮＴ２４
が発生させたビデオデータ（本願では、これを「内部ビ
デオデータ」と呼ぶ）に基づく映像が表示される。
【０００４】なお、ＳＧＥＮ２８は図中最も高い優先度
が与えられている回路である。すなわち、ＳＧＥＮ２８
は、動作中はビジー信号ＳＢＵＳＹを出力し、これによ
りＧＣＮＴ２４やリフレッシュ回路（ＲＥＦ）２７の動
作を一時停止させる。また、ＲＥＦ２７はＦＭＥＭ２５
に定期的にＲＡＳ−及びＣＡＳ−を供給し当該ＦＭＥＭ
２５のチャージを更新する回路であり、ＳＧＥＮ２８に
次ぐ優先度が与えられている。すなわち、ＲＥＦ２７
は、動作中はビジー信号ＲＢＵＳＹを出力し、これによ
りＧＣＮＴ２４による書込動作を一時停止させる。
が与えられている回路である。すなわち、ＳＧＥＮ２８
は、動作中はビジー信号ＳＢＵＳＹを出力し、これによ
りＧＣＮＴ２４やリフレッシュ回路（ＲＥＦ）２７の動
作を一時停止させる。また、ＲＥＦ２７はＦＭＥＭ２５
に定期的にＲＡＳ−及びＣＡＳ−を供給し当該ＦＭＥＭ
２５のチャージを更新する回路であり、ＳＧＥＮ２８に
次ぐ優先度が与えられている。すなわち、ＲＥＦ２７
は、動作中はビジー信号ＲＢＵＳＹを出力し、これによ
りＧＣＮＴ２４による書込動作を一時停止させる。
【０００５】外部ビデオデータすなわち装置外部から取
り込んだ映像を示すデータも、同様の手順でＦＭＥＭ２
５に書き込み画面表示に供することができる。そのため
には、ＣＰＵ２９（より詳細にはその内蔵メモリ）に、
外部ビデオデータを取り込む必要がある。外部ビデオデ
ータを取り込む手段としては、ＡＤコンバータ（ＡＤ
Ｃ）２３、ラインバッファ（ＬＢＵＦ）２２及びビデオ
コントローラ（ＶＣＮＴ）２１が設けられている。ま
ず、装置外部から与えられるアナログの外部ビデオ信号
ＩＶＩＤＥＯはＡＤＣ２３によりディジタルの外部ビデ
オデータＬＷＤＡＴＡに変換され、ＡＤ変換用のクロッ
クＣＫに同期してＬＢＵＦ２２に書き込まれる。ＬＢＵ
Ｆ２２はビデオデータをクロックＬＲＣＫに同期させる
と共に速度変換する手段であり、ＬＢＵＦ２２に書き込
まれたＬＷＤＡＴＡはビデオコントローラ（ＶＣＮＴ）
２１からのＬＲＣＫに同期しＬＲＤＡＴＡとして読み出
され、またＬＢＵＦ２２の記憶内容はＩＶＩＤＥＯの１
水平ライン毎に更新される。
り込んだ映像を示すデータも、同様の手順でＦＭＥＭ２
５に書き込み画面表示に供することができる。そのため
には、ＣＰＵ２９（より詳細にはその内蔵メモリ）に、
外部ビデオデータを取り込む必要がある。外部ビデオデ
ータを取り込む手段としては、ＡＤコンバータ（ＡＤ
Ｃ）２３、ラインバッファ（ＬＢＵＦ）２２及びビデオ
コントローラ（ＶＣＮＴ）２１が設けられている。ま
ず、装置外部から与えられるアナログの外部ビデオ信号
ＩＶＩＤＥＯはＡＤＣ２３によりディジタルの外部ビデ
オデータＬＷＤＡＴＡに変換され、ＡＤ変換用のクロッ
クＣＫに同期してＬＢＵＦ２２に書き込まれる。ＬＢＵ
Ｆ２２はビデオデータをクロックＬＲＣＫに同期させる
と共に速度変換する手段であり、ＬＢＵＦ２２に書き込
まれたＬＷＤＡＴＡはビデオコントローラ（ＶＣＮＴ）
２１からのＬＲＣＫに同期しＬＲＤＡＴＡとして読み出
され、またＬＢＵＦ２２の記憶内容はＩＶＩＤＥＯの１
水平ライン毎に更新される。
【０００６】ＶＣＮＴ２１は、図４に示されるように、
アドレスデコーダ（ＡＤＥＣ）３１、ラインデータ入力
コントローラ（ＬＣＮＴ）３２及び同期信号入力コント
ローラ（ＳＣＮＴ）３３を有している。ＬＢＵＦ２２か
ら読み出されたＬＲＤＡＴＡはＬＣＮＴ３２に、またＩ
ＶＩＤＥＯの水平及び垂直同期信号ＩＨＳＹＮ−及びＩ
ＶＳＹＮ−はＳＣＮＴ３３に、それぞれ入力される。Ｌ
ＣＮＴ３２及びＳＣＮＴ３３は、いずれも、ＡＤＥＣ３
１からのアウトプットイネーブル信号ＯＥの供給に応
じ、ＬＲＤＡＴＡ又はＩＨＳＹＮ−及びＩＶＳＹＮ−
を、ＣＰＵバス２０上にＣＤＡＴＡとして送出する。外
部ビデオデータの取込を制御するため、ＣＰＵ２９は、
適宜、同期信号監視を実行する。その際には、ＣＰＵ２
９はその旨を示すアドレスＣＡＤＲＳをＣＰＵバス２０
上に送出し、ＡＤＥＣ３１はこれに応じてＳＣＮＴ３３
に対するＯＥすなわちＳＥＮＢを生成する。ＳＥＮＢが
発生している間にＣＤＡＴＡからＩＶＳＹＮ−を検出し
たとき、ＣＰＵ２９は内蔵するＹアドレスカウンタをク
リアする。また、ＳＥＮＢが発生している間にＣＤＡＴ
ＡからＩＨＳＹＮ−を検出したとき、ＣＰＵ２９は内蔵
するＸアドレスカウンタをクリアすると共に読出信号Ｃ
ＲＤをＡＤＥＣ３１に与え、ＡＤＥＣ３１はこれに応じ
てＬＣＮＴ３２に対するＯＥすなわちＬＥＮＢを生成す
る。ＣＰＵ２９は、ＬＣＮＴ３２からＬＥＮＢに応じ出
力されるＣＤＡＴＡすなわち外部ビデオデータを取り込
み、またこれと同期してＸアドレスカウンタをインクリ
メントする。
アドレスデコーダ（ＡＤＥＣ）３１、ラインデータ入力
コントローラ（ＬＣＮＴ）３２及び同期信号入力コント
ローラ（ＳＣＮＴ）３３を有している。ＬＢＵＦ２２か
ら読み出されたＬＲＤＡＴＡはＬＣＮＴ３２に、またＩ
ＶＩＤＥＯの水平及び垂直同期信号ＩＨＳＹＮ−及びＩ
ＶＳＹＮ−はＳＣＮＴ３３に、それぞれ入力される。Ｌ
ＣＮＴ３２及びＳＣＮＴ３３は、いずれも、ＡＤＥＣ３
１からのアウトプットイネーブル信号ＯＥの供給に応
じ、ＬＲＤＡＴＡ又はＩＨＳＹＮ−及びＩＶＳＹＮ−
を、ＣＰＵバス２０上にＣＤＡＴＡとして送出する。外
部ビデオデータの取込を制御するため、ＣＰＵ２９は、
適宜、同期信号監視を実行する。その際には、ＣＰＵ２
９はその旨を示すアドレスＣＡＤＲＳをＣＰＵバス２０
上に送出し、ＡＤＥＣ３１はこれに応じてＳＣＮＴ３３
に対するＯＥすなわちＳＥＮＢを生成する。ＳＥＮＢが
発生している間にＣＤＡＴＡからＩＶＳＹＮ−を検出し
たとき、ＣＰＵ２９は内蔵するＹアドレスカウンタをク
リアする。また、ＳＥＮＢが発生している間にＣＤＡＴ
ＡからＩＨＳＹＮ−を検出したとき、ＣＰＵ２９は内蔵
するＸアドレスカウンタをクリアすると共に読出信号Ｃ
ＲＤをＡＤＥＣ３１に与え、ＡＤＥＣ３１はこれに応じ
てＬＣＮＴ３２に対するＯＥすなわちＬＥＮＢを生成す
る。ＣＰＵ２９は、ＬＣＮＴ３２からＬＥＮＢに応じ出
力されるＣＤＡＴＡすなわち外部ビデオデータを取り込
み、またこれと同期してＸアドレスカウンタをインクリ
メントする。
【０００７】
【発明が解決しようとする課題】このような手順にて、
内部ビデオデータ及び外部ビデオデータをいずれもＦＭ
ＥＭに書き込むことができるものの、反面で、いずれの
書込に際してもＣＰＵやＧＣＮＴが用いられるため特に
ＣＰＵの処理負担が大きくなってしまう。これは、ＣＰ
Ｕが行うべき他の作業を長い時間待機させることにつな
がる。本発明の目的の一つは、外部ビデオデータをＦＭ
ＥＭに書き込むに際しＣＰＵ及びＧＣＮＴを用いないで
済む装置及び方法を実現することにより、ＣＰＵの処理
負担を軽減することにある。
内部ビデオデータ及び外部ビデオデータをいずれもＦＭ
ＥＭに書き込むことができるものの、反面で、いずれの
書込に際してもＣＰＵやＧＣＮＴが用いられるため特に
ＣＰＵの処理負担が大きくなってしまう。これは、ＣＰ
Ｕが行うべき他の作業を長い時間待機させることにつな
がる。本発明の目的の一つは、外部ビデオデータをＦＭ
ＥＭに書き込むに際しＣＰＵ及びＧＣＮＴを用いないで
済む装置及び方法を実現することにより、ＣＰＵの処理
負担を軽減することにある。
【０００８】
【課題を解決するための手段及び発明の効果】このよう
な目的を達成するために、本発明の第１の構成に係るデ
ィスプレイ制御装置は、書込データ、書込アドレス及び
書込のための制御信号を入力するためのＦＭＥＭバスを
有しかつ表示装置の画面に対応した記憶空間を提供する
ＦＭＥＭと、内部ビデオデータ、書込アドレス及び書込
のための制御信号をＦＭＥＭバスを介しＦＭＥＭに供給
することにより、ＣＰＵの制御の下に発生させた当該内
部ビデオデータをＦＭＥＭに書き込むＧＣＮＴと、外部
ビデオデータの到来を示す同期信号が供給されていると
き、外部ビデオデータを一時格納しているバッファに対
して外部ビデオデータのＦＭＥＭバス上への送出を実行
させると同時に、ＧＣＮＴによる内部ビデオデータの書
込を禁止させ、外部ビデオデータと同期して書込アドレ
ス及び書込のための制御信号を発生させＦＭＥＭバス上
に送出することにより、外部からの取込み映像を示す当
該外部ビデオデータをＦＭＥＭに書き込むＶＣＮＴと、
を備えることを特徴とする。本構成においては、ＶＣＮ
Ｔは外部ビデオデータをＦＭＥＭバスに直接送出させる
と共に、外部ビデオデータと同期して書込アドレス及び
書込のための制御信号を発生させＦＭＥＭバス上に送出
する。従って、ＶＣＮＴが外部ビデオデータをＣＰＵに
供給する処理は不要となり、ＣＰＵ及びＧＣＮＴが外部
ビデオデータの表示に係る処理を実行する必要がなくな
る。これにより、ＣＰＵの処理負担が軽くなる。
な目的を達成するために、本発明の第１の構成に係るデ
ィスプレイ制御装置は、書込データ、書込アドレス及び
書込のための制御信号を入力するためのＦＭＥＭバスを
有しかつ表示装置の画面に対応した記憶空間を提供する
ＦＭＥＭと、内部ビデオデータ、書込アドレス及び書込
のための制御信号をＦＭＥＭバスを介しＦＭＥＭに供給
することにより、ＣＰＵの制御の下に発生させた当該内
部ビデオデータをＦＭＥＭに書き込むＧＣＮＴと、外部
ビデオデータの到来を示す同期信号が供給されていると
き、外部ビデオデータを一時格納しているバッファに対
して外部ビデオデータのＦＭＥＭバス上への送出を実行
させると同時に、ＧＣＮＴによる内部ビデオデータの書
込を禁止させ、外部ビデオデータと同期して書込アドレ
ス及び書込のための制御信号を発生させＦＭＥＭバス上
に送出することにより、外部からの取込み映像を示す当
該外部ビデオデータをＦＭＥＭに書き込むＶＣＮＴと、
を備えることを特徴とする。本構成においては、ＶＣＮ
Ｔは外部ビデオデータをＦＭＥＭバスに直接送出させる
と共に、外部ビデオデータと同期して書込アドレス及び
書込のための制御信号を発生させＦＭＥＭバス上に送出
する。従って、ＶＣＮＴが外部ビデオデータをＣＰＵに
供給する処理は不要となり、ＣＰＵ及びＧＣＮＴが外部
ビデオデータの表示に係る処理を実行する必要がなくな
る。これにより、ＣＰＵの処理負担が軽くなる。
【０００９】本発明の第２の構成に係るディスプレイ制
御装置は、第１の構成において、外部ビデオデータをＦ
ＭＥＭに書き込む際、ＶＣＮＴが、ＧＣＮＴにビジー信
号を供給することによりＧＣＮＴによるＦＭＥＭへの書
込を禁止することを特徴とする。従って、外部ビデオデ
ータの書込がＣＰＵの制御下にないにもかかわらず、Ｆ
ＭＥＭに対する内部ビデオデータの書込と外部ビデオデ
ータの書込とが競合することがない。
御装置は、第１の構成において、外部ビデオデータをＦ
ＭＥＭに書き込む際、ＶＣＮＴが、ＧＣＮＴにビジー信
号を供給することによりＧＣＮＴによるＦＭＥＭへの書
込を禁止することを特徴とする。従って、外部ビデオデ
ータの書込がＣＰＵの制御下にないにもかかわらず、Ｆ
ＭＥＭに対する内部ビデオデータの書込と外部ビデオデ
ータの書込とが競合することがない。
【００１０】本発明の第３の構成に係るディスプレイ制
御方法は、ＣＰＵの制御の下にＧＣＮＴが内部ビデオデ
ータ、書込アドレス及び書込のための制御信号を発生さ
せこれらをＦＭＥＭバスを介しＦＭＥＭに供給すること
によりＦＭＥＭに当該内部ビデオデータを書き込むステ
ップと、外部からの取込み映像を示す外部ビデオデータ
の到来をＶＣＮＴが検出したとき、ＶＣＮＴからＧＣＮ
Ｔへのビジー信号の供給によりＧＣＮＴによるＦＭＥＭ
バスの使用を禁じた上で、外部ビデオデータをＦＭＥＭ
バス上に送出させると共にＶＣＮＴが外部ビデオデータ
と同期して発生させた書込アドレス及び書込のための制
御信号をＦＭＥＭバスを介しＦＭＥＭに供給することに
より、ＦＭＥＭに当該外部ビデオデータを書き込むステ
ップと、を有し、内部ビデオデータに優先して外部ビデ
オデータの書込を実行すると共に、その書込の際、外部
ビデオデータをＣＰＵ及びＧＣＮＴを介さずＦＭＥＭバ
ス上に送出することを特徴とする。本構成によれば、第
１及び第２の構成と同様の効果を実現できる。加えて、
外部ビデオデータの到来に応じ自動的に外部ビデオデー
タの書込が行われるから、常に、外部ビデオデータを内
部ビデオデータに対し優先的に、表示に供することがで
きる。
御方法は、ＣＰＵの制御の下にＧＣＮＴが内部ビデオデ
ータ、書込アドレス及び書込のための制御信号を発生さ
せこれらをＦＭＥＭバスを介しＦＭＥＭに供給すること
によりＦＭＥＭに当該内部ビデオデータを書き込むステ
ップと、外部からの取込み映像を示す外部ビデオデータ
の到来をＶＣＮＴが検出したとき、ＶＣＮＴからＧＣＮ
Ｔへのビジー信号の供給によりＧＣＮＴによるＦＭＥＭ
バスの使用を禁じた上で、外部ビデオデータをＦＭＥＭ
バス上に送出させると共にＶＣＮＴが外部ビデオデータ
と同期して発生させた書込アドレス及び書込のための制
御信号をＦＭＥＭバスを介しＦＭＥＭに供給することに
より、ＦＭＥＭに当該外部ビデオデータを書き込むステ
ップと、を有し、内部ビデオデータに優先して外部ビデ
オデータの書込を実行すると共に、その書込の際、外部
ビデオデータをＣＰＵ及びＧＣＮＴを介さずＦＭＥＭバ
ス上に送出することを特徴とする。本構成によれば、第
１及び第２の構成と同様の効果を実現できる。加えて、
外部ビデオデータの到来に応じ自動的に外部ビデオデー
タの書込が行われるから、常に、外部ビデオデータを内
部ビデオデータに対し優先的に、表示に供することがで
きる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面に基づき説明する。
ついて図面に基づき説明する。
【００１２】図１には、本発明の一実施形態に係るディ
スプレイ制御装置の構成が示されている。図中、ＣＰＵ
バス００、ＬＢＵＦ０２、ＡＤＣ０３、ＦＭＥＭ０５、
ＤＡＣ０６、ＲＥＦ０７、ＳＧＥＮ０８及びＦＭＥＭバ
ス１０は、図３に示される従来技術におけるＣＰＵバス
２０、ＬＢＵＦ２２、ＡＤＣ２３、ＦＭＥＮ２５、ＤＡ
Ｃ２６、ＲＥＦ２７、ＳＧＥＮ２８及びＦＭＥＭバス３
０と同様の構成である。また、ＧＣＮＴ０４は、ＶＣＮ
Ｔ０１から供給されるビジー信号ＶＢＵＳＹに応じてＦ
ＡＤＲＳ、ＦＤＡＴＡ、ＲＡＳ−、ＣＡＳ−及びＷＥ−
の出力動作を停止する点を除いて、ＧＣＮＴ２４と同様
の機能を有している。なお、ＶＣＮＴ０１は、ＳＧＥＮ
０８及びＲＥＦ０７に続く優先度を有しており、従っ
て、ＳＢＵＳＹ又はＲＢＵＳＹが発生している時点では
後述の動作を停止する。
スプレイ制御装置の構成が示されている。図中、ＣＰＵ
バス００、ＬＢＵＦ０２、ＡＤＣ０３、ＦＭＥＭ０５、
ＤＡＣ０６、ＲＥＦ０７、ＳＧＥＮ０８及びＦＭＥＭバ
ス１０は、図３に示される従来技術におけるＣＰＵバス
２０、ＬＢＵＦ２２、ＡＤＣ２３、ＦＭＥＮ２５、ＤＡ
Ｃ２６、ＲＥＦ２７、ＳＧＥＮ２８及びＦＭＥＭバス３
０と同様の構成である。また、ＧＣＮＴ０４は、ＶＣＮ
Ｔ０１から供給されるビジー信号ＶＢＵＳＹに応じてＦ
ＡＤＲＳ、ＦＤＡＴＡ、ＲＡＳ−、ＣＡＳ−及びＷＥ−
の出力動作を停止する点を除いて、ＧＣＮＴ２４と同様
の機能を有している。なお、ＶＣＮＴ０１は、ＳＧＥＮ
０８及びＲＥＦ０７に続く優先度を有しており、従っ
て、ＳＢＵＳＹ又はＲＢＵＳＹが発生している時点では
後述の動作を停止する。
【００１３】この実施形態の特徴の１つは、ＬＢＵＦ０
２から出力されるＬＲＤＡＴＡが、ＶＣＮＴ０１にでは
なくＦＭＥＭバス１０に直接送出されていることであ
る。ＶＣＮＴ０１は、ＬＲＣＫを供給することによりＬ
ＢＵＦ０２からのＬＲＤＡＴＡ送出を制御すると同時
に、これと同期してＦＭＥＭバス１０上にＦＡＤＲＳ、
ＲＡＳ−、ＣＡＳ−及びＷＥ−を送出することにより、
ＦＭＥＭ０５上にＬＲＤＡＴＡを書き込む。その際、Ｖ
ＣＮＴ０１は、ＶＢＵＳＹを発生させＧＣＮＴ０４によ
る内部ビデオデータの書込を禁止する。このように、本
実施形態では、ＬＢＵＦ０２からのＬＲＤＡＴＡをＦＭ
ＥＭバス１０上に直接送出可能にしているため、外部ビ
デオデータをＦＭＥＭ０５に書き込む際、これをＣＰＵ
０９が一旦取り込み、ＧＣＮＴ０４を用いてＦＭＥＭ０
５に書き込むといった従来の手順を用いる必要がない。
従って、ＣＰＵ０９は、外部ビデオデータの書込に係る
処理負担から開放されることになり、ＣＰＵ０９により
実行されるべきその他の処理の待機時間が短くなる。
２から出力されるＬＲＤＡＴＡが、ＶＣＮＴ０１にでは
なくＦＭＥＭバス１０に直接送出されていることであ
る。ＶＣＮＴ０１は、ＬＲＣＫを供給することによりＬ
ＢＵＦ０２からのＬＲＤＡＴＡ送出を制御すると同時
に、これと同期してＦＭＥＭバス１０上にＦＡＤＲＳ、
ＲＡＳ−、ＣＡＳ−及びＷＥ−を送出することにより、
ＦＭＥＭ０５上にＬＲＤＡＴＡを書き込む。その際、Ｖ
ＣＮＴ０１は、ＶＢＵＳＹを発生させＧＣＮＴ０４によ
る内部ビデオデータの書込を禁止する。このように、本
実施形態では、ＬＢＵＦ０２からのＬＲＤＡＴＡをＦＭ
ＥＭバス１０上に直接送出可能にしているため、外部ビ
デオデータをＦＭＥＭ０５に書き込む際、これをＣＰＵ
０９が一旦取り込み、ＧＣＮＴ０４を用いてＦＭＥＭ０
５に書き込むといった従来の手順を用いる必要がない。
従って、ＣＰＵ０９は、外部ビデオデータの書込に係る
処理負担から開放されることになり、ＣＰＵ０９により
実行されるべきその他の処理の待機時間が短くなる。
【００１４】図２には、ＶＣＮＴ０１の内部構成が示さ
れている。この図に示されるＶＣＮＴ０１は垂直カウン
タ（ＶＣＯＵＮＴ）１２、水平カウンタ（ＨＣＯＵＮ
Ｔ）１３及びコントローラ（ＣＮＴ）１１を有してい
る。ＣＮＴ１１はＬＲＣＫを発生させこれをＬＲＤＡＴ
Ａの読出のためＬＢＵＦ０２に供給する一方で、ＨＣＯ
ＵＮＴ１３にクロックＣＫとして供給する。ＨＣＯＵＮ
Ｔ１３はＣＫを計数することにより、ＦＭＥＭ０５に対
する書込アドレスＦＡＤＲＳのうち水平方向のアドレス
を発生させる。また、ＨＣＯＵＮＴ１３の内容はＩＨＳ
ＹＮ−によりクリアされる。ＶＣＯＵＮＴ１２は、ＩＨ
ＳＹＮ−を計数することにより、ＦＭＥＭ０５に対する
書込アドレスＦＡＤＲＳのうち垂直方向のアドレスを発
生させる。ＶＣＯＵＮＴ１２による計数内容はＩＶＳＹ
Ｎ−によりクリアされる。
れている。この図に示されるＶＣＮＴ０１は垂直カウン
タ（ＶＣＯＵＮＴ）１２、水平カウンタ（ＨＣＯＵＮ
Ｔ）１３及びコントローラ（ＣＮＴ）１１を有してい
る。ＣＮＴ１１はＬＲＣＫを発生させこれをＬＲＤＡＴ
Ａの読出のためＬＢＵＦ０２に供給する一方で、ＨＣＯ
ＵＮＴ１３にクロックＣＫとして供給する。ＨＣＯＵＮ
Ｔ１３はＣＫを計数することにより、ＦＭＥＭ０５に対
する書込アドレスＦＡＤＲＳのうち水平方向のアドレス
を発生させる。また、ＨＣＯＵＮＴ１３の内容はＩＨＳ
ＹＮ−によりクリアされる。ＶＣＯＵＮＴ１２は、ＩＨ
ＳＹＮ−を計数することにより、ＦＭＥＭ０５に対する
書込アドレスＦＡＤＲＳのうち垂直方向のアドレスを発
生させる。ＶＣＯＵＮＴ１２による計数内容はＩＶＳＹ
Ｎ−によりクリアされる。
【００１５】更に、ＣＮＴ１１は、ＦＭＥＭ０５にＬＲ
ＤＡＴＡを書き込むに際して、ＲＡＳ−、ＣＡＳ−及び
ＷＥ−を発生させこれをＦＭＥＭバス１０に送出する。
ＣＮＴ１１は、更に、ＳＢＵＳＹ又はＲＢＵＳＹが発生
している間はＬＲＣＫその他の生成を中止し、またＳＢ
ＵＳＹ及びＲＢＵＳＹのいずれもが発生していない期間
では、ＬＲＤＡＴＡをＦＭＥＭ０５に書き込むに際しＶ
ＢＵＳＹを発生させこれをＧＣＮＴ０４に供給する。
ＤＡＴＡを書き込むに際して、ＲＡＳ−、ＣＡＳ−及び
ＷＥ−を発生させこれをＦＭＥＭバス１０に送出する。
ＣＮＴ１１は、更に、ＳＢＵＳＹ又はＲＢＵＳＹが発生
している間はＬＲＣＫその他の生成を中止し、またＳＢ
ＵＳＹ及びＲＢＵＳＹのいずれもが発生していない期間
では、ＬＲＤＡＴＡをＦＭＥＭ０５に書き込むに際しＶ
ＢＵＳＹを発生させこれをＧＣＮＴ０４に供給する。
【００１６】このように、本実施形態によれば、外部ビ
デオ信号ＩＶＩＤＥＯに基づき図示しない表示装置の画
面上に画像を表示させる際、ＣＰＵ０９やＧＣＮＴ０４
がビデオデータ書込動作を実行する必要がない。従っ
て、特にＣＰＵ０９による処理負担が軽くなる。また、
ＬＲＤＡＴＡをＦＭＥＭ０５に書き込む動作を実行して
いるときにはＧＣＮＴ０４による内部ビデオデータ書込
動作が行われることがないため、外部ビデオデータたる
ＬＲＤＡＴＡの書込動作がＣＰＵ０９の制御下にないに
もかかわらず、外部ビデオデータの書込動作と内部ビデ
オデータの書込動作が競合することがない。加えて、Ｖ
ＣＮＴ０１が、ＩＶＳＹＮ−及びＩＨＳＹＮ−の到来に
応じてＬＲＤＡＴＡの書込データを開始しかつＶＢＵＳ
Ｙを発生させるため、ＩＶＩＤＥＯの到来に応じ自動的
にＧＣＮＴ０４による書込動作が停止しＶＣＮＴ０１に
よる書込動作が行われるため、常にＩＶＩＤＥＯに基づ
く映像表示を内部ビデオデータに基づく映像表示に優先
して実行することが可能になる。
デオ信号ＩＶＩＤＥＯに基づき図示しない表示装置の画
面上に画像を表示させる際、ＣＰＵ０９やＧＣＮＴ０４
がビデオデータ書込動作を実行する必要がない。従っ
て、特にＣＰＵ０９による処理負担が軽くなる。また、
ＬＲＤＡＴＡをＦＭＥＭ０５に書き込む動作を実行して
いるときにはＧＣＮＴ０４による内部ビデオデータ書込
動作が行われることがないため、外部ビデオデータたる
ＬＲＤＡＴＡの書込動作がＣＰＵ０９の制御下にないに
もかかわらず、外部ビデオデータの書込動作と内部ビデ
オデータの書込動作が競合することがない。加えて、Ｖ
ＣＮＴ０１が、ＩＶＳＹＮ−及びＩＨＳＹＮ−の到来に
応じてＬＲＤＡＴＡの書込データを開始しかつＶＢＵＳ
Ｙを発生させるため、ＩＶＩＤＥＯの到来に応じ自動的
にＧＣＮＴ０４による書込動作が停止しＶＣＮＴ０１に
よる書込動作が行われるため、常にＩＶＩＤＥＯに基づ
く映像表示を内部ビデオデータに基づく映像表示に優先
して実行することが可能になる。
【図１】 本発明の一実施形態に係るディスプレイ制御
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 本実施形態におけるＶＣＮＴの内部構成を示
すブロック図である。
すブロック図である。
【図３】 一従来技術に係るディスプレイ制御装置の構
成を示すブロック図である。
成を示すブロック図である。
【図４】 この従来技術におけるＶＣＮＴの内部構成を
示すブロック図である。
示すブロック図である。
００ ＣＰＵバス、０１ ビデオコントローラ（ＶＣＮ
Ｔ）、０２ ラインバッファ（ＬＢＵＦ）、０３ ＡＤ
コンバータ（ＡＤＣ）、０４ グラフィックコントロー
ラ（ＧＣＮＴ）、０５ フレームメモリ（ＦＭＥＭ）、
０６ ＤＡコンバータ（ＤＡＣ）、０７ リフレッシュ
回路（ＲＥＦ）、０８ 同期信号発生回路（ＳＧＥ
Ｎ）、０９ ＣＰＵ、１０ フレームメモリバス（ＦＭ
ＥＭバス）。
Ｔ）、０２ ラインバッファ（ＬＢＵＦ）、０３ ＡＤ
コンバータ（ＡＤＣ）、０４ グラフィックコントロー
ラ（ＧＣＮＴ）、０５ フレームメモリ（ＦＭＥＭ）、
０６ ＤＡコンバータ（ＤＡＣ）、０７ リフレッシュ
回路（ＲＥＦ）、０８ 同期信号発生回路（ＳＧＥ
Ｎ）、０９ ＣＰＵ、１０ フレームメモリバス（ＦＭ
ＥＭバス）。
Claims (3)
- 【請求項１】 書込データ、書込アドレス及び書込のた
めの制御信号を入力するためのフレームメモリバスを有
しかつ表示装置の画面に対応した記憶空間を提供するフ
レームメモリと、 内部ビデオデータ、書込アドレス及び書込のための制御
信号をフレームメモリバスを介しフレームメモリに供給
することにより、ＣＰＵの制御の下に発生させた当該内
部ビデオデータをフレームメモリに書き込むグラフィッ
クコントローラと、外部ビデオデータの到来を示す同期信号が供給されてい
るとき、外部ビデオデータを一時格納しているバッファ
に対して外部ビデオデータのフレームメモリバス上への
送出を実行させると同時に、グラフィックコントローラ
による内部ビデオデータの書込を禁止させ、 外部ビデオ
データと同期して書込アドレス及び書込のための制御信
号を発生させフレームメモリバス上に送出することによ
り、外部からの取込み映像を示す当該外部ビデオデータ
をフレームメモリに書き込むビデオコントローラと、 を備えることを特徴とするディスプレイ制御装置。 - 【請求項２】 請求項１記載のディスプレイ制御装置に
おいて、 外部ビデオデータをフレームメモリに書き込む際、ビデ
オコントローラが、グラフィックコントローラにビジー
信号を供給することによりグラフィックコントローラに
よるフレームメモリへの書込を禁止することを特徴とす
るディスプレイ制御装置。 - 【請求項３】 ＣＰＵの制御の下にグラフィックコント
ローラが内部ビデオデータ、書込アドレス及び書込のた
めの制御信号を発生させこれらをフレームメモリバスを
介しフレームメモリに供給することによりフレームメモ
リに当該内部ビデオデータを書き込むステップと、 外部からの取込み映像を示す外部ビデオデータの到来を
ビデオコントローラが検出したとき、ビデオコントロー
ラからグラフィックコントローラへのビジー信号の供給
によりグラフィックコントローラによるフレームメモリ
バスの使用を禁じた上で、外部ビデオデータをフレーム
メモリバス上に送出させると共にビデオコントローラが
外部ビデオデータと同期して発生させた書込アドレス及
び書込のための制御信号をフレームメモリバスを介しフ
レームメモリに供給することにより、フレームメモリに
当該外部ビデオデータを書き込むステップと、 を有し、内部ビデオデータに優先して外部ビデオデータ
の書込を実行すると共に、その書込の際、外部ビデオデ
ータをＣＰＵ及びグラフィックコントローラを介さずフ
レームメモリバス上に送出することを特徴とするディス
プレイ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08045164A JP3093967B2 (ja) | 1996-03-01 | 1996-03-01 | ディスプレイ制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08045164A JP3093967B2 (ja) | 1996-03-01 | 1996-03-01 | ディスプレイ制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237075A JPH09237075A (ja) | 1997-09-09 |
| JP3093967B2 true JP3093967B2 (ja) | 2000-10-03 |
Family
ID=12711632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08045164A Expired - Fee Related JP3093967B2 (ja) | 1996-03-01 | 1996-03-01 | ディスプレイ制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093967B2 (ja) |
-
1996
- 1996-03-01 JP JP08045164A patent/JP3093967B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09237075A (ja) | 1997-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |