KR100206265B1 - 씨알티 디스플레이 인터페이스장치의 어드레스 디코딩방식 - Google Patents

Abstract

종래의 그래픽 소프트웨어에 의해서 64비트 프로세서로부터 제공되는 데이타를 디스플레이하게 하는 CRT 디스플레이 인터페이스장치의 어드레스 디코딩방식에 관한것으로서, 상기 중앙처리장치(10)와 상기 프레임메모리(40) 사이에 64비트 데이타의 전송라인을 형성하는 64비트 데이타버스와, 상기 중앙처리장치(10)로부터 제공된 소정비트의 어드레스 신호를 제공받아서 설정된 디코딩에 따라 프레임메모리(40)의 실제 지정어드레스로 변환하기 위하여 디코딩된 어드레스 신호를 상기 제1어드레스 버퍼(30)로 제공토록 하는 어드레스 변환수단과, 상기 CRT콘트롤러(80)로부터 설정된 어드레스 신호를 상기 제2어드레스버퍼(90)로 제공하여 디스플레이의 1라인영역을 두번 스캐닝하는 어드레스 설정수단 및, 상기 CRT 타이밍 콘트롤러(100)로부터 제공된 교번동기용 신호를 입력하여 상기 프레임메모리(40)의 두 단위뱅크를 교번으로 동기시키는 교번동기수단을 포함하는 인터페이스장치에 있어서, 프레임메모리의 블랭크영역의 데이타가 디스플레이할 수 없는 영역에 설정되도록 cpu에서 제공된 소정비트의 어드레스를 디코딩하는 방식으로 이루어진다.

이로써 그래픽처리능력을 향상시키고, 고단가의 프레임메모리를 절감할 수 있으며, 또한 CRT에서 깜빡이는 현상을 방지할 수 있을 뿐만아니라 기존의 그래픽 소프트웨어를 사용할 수 있다.

Description

CRT디스플레이 인터페이스장치의 어드레스 디코딩방식

제1a, b도는 종래의 CRT 디스플레이 인터페이스회로의 개략적 구성을 예시한 도면.

제2도는 본 발명에 의한 어드레스 디코딩방식이 적용되는 CRT 디스플레이 인터페이스회로의 구성을 예시한 도면, 그리고,

제3도는 본 발명의 어드레스 디코딩방식에 있어서 중앙처리 장치에서 제공되는 소정의 어드레스를 디코딩한 일예를 나타낸 표이다.

* 도면의 주요부분에 대한 부호의 설명

10: CPU 20 : 어드레스 디코더

30 : 어드레스 버퍼 40 : 프레임 메모리

50 : 비데오신호 변환기 60 : CRT

70 : 메모리 콘트롤러 80 : CRT 콘트롤러

90 : 어드레스 버퍼 100 : CRT 타이밍 콘트롤러

110 : 클럭발생기

본 발명은 CRT(Cathode ray tube) 디스플레이 인터페이스장치에 있어서 그래픽 소프트웨어(graphics software)의 호환을 위한 어드레스 디코딩방식에 관한 것으로서, 컴퓨터등의 데이타처리 시스템의 64비트 프로세서인 중앙처리장치(이하 cpu라 함)로 부터 제공된 데이타를 디스플레이장치인 CRT 디스플레이에서 표시되도록 하는 CRT 디스플레이 인터페이스장치의 어드레스 디코딩방식에 관한 것이다.

더욱 구체적으로는, 본 발명의 8비트 화소 그래픽의 프레임 메모리(frame memroy)를 2메가 바이트(M byte)로 구성하고, 상기 프레임 메모리와 데이타처리시스템의 cpu 사이에 64비트 데이타 버스를 접속하여, 상기 cpu 로부터 제공된 데이타를 CRT에서 디스플레이되게 하는 CRT 디스플레이 인터페이스 장치의 어드레스 디코딩방식을 구현하고자 하는 것이다. 본 발명은 동출원인에 의해서 선출원된 CRT 디스플레이 인터페이스회로(출원번호 제91-11111호)에 기재된 기술과 동일한 목적을 달성하기 위한 것이기 때문에, 본 발명의 이해를 돕기위하여 상기 선출원기술을 인용한다.

또한, 본 발명은 상기의 선출원된 인터페이스회로의 하드웨어적 구성에 적용되는 어드레스 디코딩방식이기 때문에 선출원된 회로구성을 인용하여 설명한다.

상기와 같이 데이타를 디스플레이하는 종래의 인터페이스 회로의 개략적 구성은 제1a도에 도시되어 있다.

도면에서, 부호 1은 데이타처리장치내에 있는 32비트 프로세서인 cpu 이고, 2a와 2b는 프레임메모리로서 각각 소정용량(즉, 1메가바이트)을 갖는 뱅크(back)1과 뱅크 2를 도시하고 있으며, 3은 비데오신호 변환기이고, 그리고 4는 CRT이다.

이러한 구조에서, cpu(1)과 프레임메모리(2)의 각각의 뱅크1(2a)와 뱅크2(2b)에는 32비트 데이타버스로 접속되어 있고, 아울러 상기 뱅크1(2a)과 뱅크2(2b)는 비데오신호변환기(3)에 또한 32비트 데이타버스로 접속되어 있다.

즉, cpu(1) 또는 비데오신호 변환기(3)에 접속된 32비트 데이타 버스는 프레임메모리(2)의 뱅크 1(2a)과 뱅크2(2b)에는 연결되는 단자는 다르지만 공통으로 접속되어 있다.

이러한 종래의 인터페이스회로는 64비트 데이타버스를 사용한 인터페이스회로보다 데이타처리속도가 상대적으로 늦기 때문에 데이타의 고속처리기능을 갖는 대형시스템에서는 부적합한 점이 있었다.

그리고 64비트 프로세서인 cpu(5)와 프레임메모리(6) 사이에 64 비트데이타버스를 접속하는 종래의 인터페이스회로는 제1b도에 도시되어 있다.

상기 프레임메모리(6)는 2메가 바이트를 단위뱅크로 하는 두개의 단위뱅크(6a,6b)로 구성되어 있고, 비데오신호변환기(3)와의 사이에는 제1a도의 구성과 동일하게 구성되어 있다.

제1b도는 64bit의 데이타 4픽셀의 정보를 갖는 구조로서 2¹⁶개 만큼 컬러를 화면에 표시할 수 있는 능력을 갖고 있다.

반면 대부분의 소프트웨어가 2⁸혹은 2²⁴을 나타내는 그래픽 기능을 사용하기 때문에 제1b도는 상용성(호환성)이 상대적으로 떨어진다.

이러한 구조는 프레임 메모리의 단위뱅크 1과 단위뱅크 2(6a,6b)에 필요한 메모리 용량이 대략 4메가 바이트가 요구되었다. 그러나, 1280 X 1024 의 해상도를 갖는 8비트 화소 그래픽 프레임 메모리는 통상 2M 바이트의 용량만이 사용되기 때문에 상기한 구조에서와 같이 2메가 바이트의 용량은 불필요하게 된다.

이와같이 64비트 데이타버스를 채용하는 인터페이스회로는 고가의 프레임메모리의 낭비를 초래하는 문제점이 있었던 것이다.

아울러, 제1a, b도에 도시된 바와 같은 종래의 CRT 디스플레이 인터페이스회로에 있어서, 상기 프레임메모리(2)(6)에 격납된 데이타를 호출하여 비데오변환기로 제공되게 할 때, 미도시된 공지의 CRT 콘트롤러에서 제공되는 라스터 어드레스 신호에 의해서 단위뱅크 1의 프레임 데이타를 모두 호출한 다음 단위뱅크 2의 프레임 데이타를 연속적으로 호출한다.

이때, 프레임데이타의 호출이 단위뱅크 1에서 단위뱅크 2로 넘어갈때 CRT에서는 깜빡이는 현상(flicker)이 발생되는 문제점이 또한 있었다.

따라서, 상기한 제반문제점을 해결하기 위하여, 본 발명은 64비트 데이터버스를 채용하면서도 프레임메모리의 용량을 2메가 바이트로 구현하도록 한 CRT 디스플레이 인터페이스 장치의 어드레스 디코딩방식을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 상기의 제1목적을 달성하므로써 부수적으로 32비트 데이타버스를 채용한 인터페이스회로에 필요한 2메가 바이트의 프레임 메모리만을 사용하기 때문에 저렴한 가격으로 구현할 수 있고 또한 그래픽의 처리 능력을 향상시킬 수 있는 CRT 디스플레이 인터페이스회로를 제공하는데 있다.

본 발명의 또 다른 목적은 프레임메모리에 있는 프레임 데이타를 호출할때 두개의 단위뱅크에 있는 각 1프레임의 데이타를 교번적으로 호출하므로서 CRT에서의 깜빡임현상을 방지하는 CRT 디스플레이 인터페이스회로를 제공하는데 있다.

이와 같이 본 발명은 선출원된 CRT 디스플레이의 인터페이스 회로와의 공통의 목적을 수행하고, 또한 상기 공통의 목적 이외에도 상기 2메가 바이트의 프레임 메모리를 64비트의 데이타버스로 인터페이스할 경우에 기존의 그래픽 소프트웨어를 사용할 수 없는 문제점을 해결하기 위하여 상기 그래픽 소프트웨어의 호환성을 갖도록 하기 위한 어드레스 디코딩방식을 제공하고자 하는 가장 중요한 목적을 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명은 64비트 프로세서인 중앙처리장치로부터 제공되는 데이타를 기록 및 기록된 그래픽데이타를 출력하는 프레임메모리와, 상기 프레임메모리의 출력을 비데오신호로 변환하여 CRT로 제공하는 비데오 신호 변환기와, 상기 중앙처리장치로부터 제공되는 소정 비트의 어드레스를 받아서 상기 프레임메모리의 어드레스 단자로 제공하는 제1어드레스 버퍼와, CRT인터페이스회로의 제반기능을 제어하는 CRT콘트롤러와, 이 CRT콘트롤러로부터 제공되는 소정비트의 어드레스를 받아서 상기 어드레스단자에 공통으로 제공하는 제2어드레스버퍼와, 클럭 발생기와, 상기 CRT콘틀롤러의 소정제어신호와 상기 클럭 발생기의 출력펄스를 제공받아서 상기 비데오신호변환기의 입출력동작을 제어하는 신호와 사익 프레임메모리의 인에이블단자의 제공되는 신호 및 프레임메모리의 교번 동기용 신호를 출력하는 CRT 타이밍 콘트롤러와, 상기 중앙처리장치로부터 제공되는 제어신호를 제공받아서 상기 프레임메모리의 데이타 입출력을 제어하는 신호를 출력하는 메모리 콘트롤러와, 상기 중앙처리장치와 상기 프레임메모리 사이에 64비트 데이타의 전송라인을 형성하는 64비트 데이타 버스와, 상기 중앙처리장치로부터 제공된 소정비트의 어드레스신호를 제공받아서 설정된 디코딩에 따라 프레임메모리의 실제 지정어드레스로 변환하기 위하여 디코딩된 어드레스신호를 상기 제1어드레스 버퍼로 제공토록 하는 어드레스 변환수단과, 상기 CRT콘트롤러로부터 설정된 어드레스 신호를 상기 제2어드레스버퍼로 제공하여 디스플레이의 1라인영역을 두번 스캐닝하는 어드레스 설정수단 및, 상기 CRT 타이밍 콘트롤러로부터 제공된 교번동기용 신호를 입력하여 상기 프레임메모리의 두 단위뱅크를 교번으로 동기시키는 교번동기수단을 포함하는 CRT디스플레이 인터페이스장치에 있어서, 상기 어드레스변환수단에서 블랭크영역의 데이타를 디스플레이할 수 없는 영역으로 변환되도록 상기 cpu로부터 제공된 소정비트의 어드레스를 소정 데이타로 변환하는 것을 어드레스 변환 방식을 특징으로 한다.

본 발명은 상기 어드레스설정수단에서 상기 프레임메모리로부터 1라인영역의 데이타를 두번 스캐닝할때 한번의 변환이 발생되게 설정된 9비트의 라스터어드레스인 CRA1~CRA9 신호를 상기 CRT콘트롤러에서 출력되게 한 어드레스 변환방식을 갖는다.

본 발명은 교번동기수단에서 상호 일정하게 지연된 한쌍의 교번동기용 신호를 동시에 입력하여 뱅크1과 뱅크2의 교번동기를 위한 타이밍을 갖는 신호를 발생하여 상기 각 단위뱅크내에 있는 시프트레지스터로 제공토록 하는 어드레스 변환방식을 갖는다.

본 발명은 상기 블랭크영역을 1200번지에서 2047번지까지 설정하고, 상기 디스플레이할 수 없는 영역은 2560번지에서 4095번지까지 설정한 어드레스 변환방식을 갖는다.

이하 첨부도면을 참고로하여 본 발명의 실시예를 상세히 설명한다.

제2도는 본 발명에 의한 어드레스 디코딩방식이 적용되는 CRT 디스플레이 인터페이스 회로로서, 부호 10은 cpu, 40은 1메가 바이트를 단위뱅크로 하는 두개의 단위뱅크로 구성된 프레임메모리, 50은 비데오신호 변환기이다.

상기 cpu(10)와 프레임메모리(40) 사이에는 64비트의 데이타 버스가 접속되어 있고, 상기 프레임메모리(40)와 비데오신호 변환기(50)사이에는 32비트의 데이타버스가 접속되어 있으며, 구체적으로 프레임메모리(40)의 뱅크1에 할당된 1메가바이트 영역에 있는 32비트의 출력단자 SD0~SD31와 뱅크 2에 할당된 1메가바이트영역에 있는 32비트의 출력단자 SD0~SD31가 공통으로 하여 비데오신호 변환기(50)에 접속된다.

한편, 프레임메모리(40)에 64비트 데이타를 기억시킬 때 지정되는 어드레스신호는 cpu(10)에서 제공된다.

cpu(10)에서 출력되는 18비트중 소정비트의 어드레스신호는 제1어드레스 버퍼(30)를 통하여 프레임메모리(40)의 뱅크1과 뱅크2에 각각 할당되어 있는 어드레스단자 MA0~MA8로 인가되고, cpu(10)에서 출력되는 소정비트의 다른 어드레스신호는 어드레스 디코더(20)에 의해 설정된 디코딩방식에 따라 프레임메모리(40)의 실제 지정어드레스로 변환된 다음 상기 어드레스버퍼(30)에 제공된다.

이와같이, 어드레스 디코더(20)로 구성된 어드레스변환수단은 상기 중앙처리장치(10)로부터 제공된 가상 어드레서를 CRT에 디스플레이되는 실제 라스터 어드레스로 변환한다.

한편, CRT콘트롤러(80)에서 제공되는 8비트 라스터 어드레스신호(raster address) CRA0~CRA9 중에서 선택된 CRA1~CRA9는 제2어드레스버퍼(90)를 거쳐서 각 단위뱅크에 할당되어 있는 어드레스단자 MA0~MA8로 제공되며, 상기 제1및 제2어드레스버퍼(30)(90)의 인에이블제어는 프레임메모리(40)를 제어하는 기능을 수행하는 메모리콘트롤러(70)의 출력제어신호로 이루어진다.

상기 메모리콘트롤러(70)에 입력되는 제어신호 LADS(latched address strobe), GSEL(graphic select signal), WR(write enable), NENE(next near cycle), RDY(ready signal)는 데이타 처리시스템에 있는 cpu(10) 및 이 cpu를 포함한 데이타처리 시스템의 제어부(도면에 미도시됨)에서 제공되고, 상기 어드레스버퍼(30,90)의 인에이블제어용 출력제어신호를 제외한 소정의 제어신호 RAS(row address strobe), CAS(column address strobe), WE(write enable), DTOE(data transfer output enable)신호는 상기 프레임메모리(40)에 제공된다.

상기 DTOE신호가 하이레벨 H일때 cpu(10)에서 제공된 데이타를 프레임메모리(40)의 내부 버퍼에 기입하고, 로우레벨 L일 때 상기 내부 버퍼로부터 직렬전송을 위한 내부의 레지스터로 로드(load)되는 동작을 수행한다.

한편, CRT 타이밍 콘트롤러(100)는 상기 CRT콘트롤러(80)로 부터 제공된 신호 DSP-P, VS-P, HS-P와 클럭발생기(110)로부터 제공된 클럭신호 LD를 인가받아서 프레임메모리(40)의 뱅크1과 뱅크2에 할당된 시리얼 인에이블(serial enable)단자에 그리고 비데오신호변환기(50)의 동기단자에 제어신호 및 동기신호를 각각 제공하고, 또한 다른 두 제어신호가 이를 공통으로 입력하는 앤드게이트(101)와 낸드게이트(102)에 의해 프레임메모리(40)의 뱅크 1과 뱅크2에 할당된 시리얼클럭(serial clock)단자에 제공되어서 뱅크1과 뱅크2가 택일적으로 동기되도록 하는데 이용된다.

즉, 이와 같이 뱅크 1과 뱅크2가 택일적으로 동기되도록 하는 교번동기수단은, 뱅크 1과 뱅크2의 각 1프레임데이타를 교번적으로 억세스(access)하기 위해, 상호 일정하게 지연된 관계를 갖는 상기 두 제어신호를 입력하여 상기 뱅크1과 뱅크2의 교번동기를 위한 타이밍을 갖는 신호를 발생하여 각 단위뱅크내에 있는 시프트레지스터(도면에 미도시되었음)로 제공하는 앤드게이트(101) 및 낸드게이트(102)로 구성되어 있다.

상기 프레임메모리(40)의 단위뱅크 1과 2가 종래와 같이 랭크 1이 모두 억세스된 다음 뱅크2가 억세스되는 것이 아니라 교번적으로 억세스되기 때문에 CRT의 깜빡인현상을 방지할 수 있다.

아울러, 상기 시리얼 인에이블신호와 시리얼 클럭 및 DTOE 신호에 의해서 프레임메모리(40)로부터 데이타가 출력될 때, 종래의 CRT 디스플레이 인터페이스 회로에서는 0번지부터 1280번지 이상을 계속 계수(counting)하여 프레임메모리로 제공하기 때문에 0~1279번지에 해당하는 데이타를 디스플레이 하고 아울러 1280~2047번지의 데이타를 블랭크(blank)하는 그래픽소프트웨어를 사용할 수 없다.

따라서, 본 발명에서는 cpu(10)로부터 제공된 소정비트의 어드레스를 어드레스 디코더(20)에서 디코딩하고, 디코딩된 신호를 이용하여 1280번지~2047번지 해당하는 블랭크영역의 데이타를 2560번지~4095번지에 해당하는 디스플레이할 수 없는 영역의 데이타로 설정되도록 하므로써 상기와 같은 그래픽 소프트웨어를 사용할 수 있도록 한 것이다.

상기 어드레스를 어드레스 디코더(20)에서 디코딩하여 출력된 데이타를 제3도에 나타내었다.

제3도의 변환표는 일예를 표시한 것이기 때문에 구체적인 설명은 생략한다.

한편, 시리얼클럭 SC1과 시리얼 인에이블 SE1 신호는 뱅크1에 제공되고, SC2와 SE2는 뱅크 2에 제공되는 것이다.

이러한 구성에서, cpu(10)에서 제공된 64비트의 데이타는 프레임메모리(40)에 기입되는데, 프레임메모리와 같은 비데오 메모리의 구조특성에 의해서 상기 데이타는 512행(row)에 분리하여 기입된다.

이 기입된 데이타는 CRT 콘트롤러(80)로부터 제공된 라스터 어드레스에 의해 지정된 라스터 스캔 라인에 의해 스캐닝(scanning)된다.

스캐닝된 데이타는 비데오신호변환기(50)에 의해 비데오신호로 변환된 다음 CRT(60)에서 디스플레이된다.

그러나, 프레임메모리(40)가 2메가 바이트로 구성되어 있기 때문에 행(row)은 512가 되므로 CRT콘틀롤러(80)의 어드레스는 9비트의 CRA1~CRA9가 사용된다.

이것은 CRT가 필요로 하는 해상도 1280 X 1024의 1024를 만족할 수 없는 관계로 본 발명에서는 하나의 행(row)에서 라스터 스캔 라인을 2번 스캐닝한 구조를 갖는 것이다.

즉, 상기 프레임메모리(40)로부터 1라인의 영역을 두번 스캐닝할때 한번의 변환이 발생되게 설정된 9비트의 라스터 어드레스 CAS1~CAS9 신호가 상기 CRT콘트롤러(80)에서 출력된다.

이러한 어드레스 설정수단에 의해서 디스플레이의 1라인영역을 두번 스캐닝된다.

이상에서 설명한 바와 같이, 본 발명에 의하면 CRT 디스플레이 인터페이스장치에서 블랭크영역의 데이타를 디스플레이할 수 없는 영역으로 변환되게 하므로써 기존의 그래픽소프트 웨어을 사용할 수 있는 장점이 있다.

Claims (3)

1. 64비트 프로세서인 중앙처리장치(10)로부터 제공되는 데이타를 기록 및 기록된 그래픽데이타를 출력하는 프레임메모리(40)와, 상기 중앙처리장치(10)와 상기 프레임메모리(40) 사이에 64비트 데이타의 전송라인을 형성하는 64비트 데이타 버스와, 상기 중앙처리장치(10)로 부터 제공된 소정비트의 어드레스신호를 제공받아서 설정된 디코딩에 따라 프레임메모리(40)의 실제 지정어드레스로 변환하기 위하여 디코딩된 어드레스 신호를 출력하는 어드레스 변환수단과, CRT 인터페이스회로의 제반기능을 제어하는 CRT콘트롤러(80)와, 상기 CRT 콘트롤러(80)로부터 설정된 어드레스신호에 의하여 디스플레이의 1라인영역을 두번 스캐닝하는 어드레스 설정수단 및, CRT 타이밍 콘트롤러(100)로부터 제공된 교번동기용 신호를 입력하여 상기 프레임메모리(40)의 두 단위 뱅크를 교번으로 동기시키는 교번 동기수단을 포함한 CRT 디스플레이 인터페이스장치에 있어서, 상기 어드레스변환수단의 출력에 의해서 프레임메모리의 블랭크영역의 데이타가 디스플레이할 수 없는 영역에 설정 되도록 상기 cpu 로부터 제공된 소정비트의 어드레스를 소정신호로 변환함을 특징으로 하는 어드레스 디코딩방식.
2. 제1항에 있어서, 상기 어드레스설정수단에서 상기 프레임 메모리(40)로부터 1라인 영역의 데이타를 두번 스캐닝할 때 한번의 변환이 발생되게 설정된 9비트의 라스터 어드레스인 CRA1~CRA9 신호를 출력되게 함을 특징으로 하는 CRT 디스플레이 인터페이스장치의 어드레스 디코딩 방식.
3. 제1항에 있어서, 교번동기수단에서 상호 일정하게 지연된 한쌍의 교번동기용 신호를 동시에 입력하여 뱅크 1과 뱅크 2의 교번동기를 위한 타이밍을 갖는 신호를 발생하여 상기 각 단위뱅크내에 있는 시프트레지스터로 제공토록 하는 CRT 디스플레이 인터페이스장치의 어드레스 디코딩방식.