JPS6146979A - Crt表示装置 - Google Patents
Crt表示装置Info
- Publication number
- JPS6146979A JPS6146979A JP59167585A JP16758584A JPS6146979A JP S6146979 A JPS6146979 A JP S6146979A JP 59167585 A JP59167585 A JP 59167585A JP 16758584 A JP16758584 A JP 16758584A JP S6146979 A JPS6146979 A JP S6146979A
- Authority
- JP
- Japan
- Prior art keywords
- image memory
- address
- input terminal
- mode
- dots
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の端末に使用されるCRT表示
装置に関する。特に、画像表示情報を蓄積する画像メモ
リを備え、この画像メモリの読出しおよび画像表示の動
作が、この画像メモリに対する書込み動作と独立非同期
に行われるCRT表示装置において、画像メモリへデー
タを高速に書込むための画像メモリ構成の改良に関する
。
装置に関する。特に、画像表示情報を蓄積する画像メモ
リを備え、この画像メモリの読出しおよび画像表示の動
作が、この画像メモリに対する書込み動作と独立非同期
に行われるCRT表示装置において、画像メモリへデー
タを高速に書込むための画像メモリ構成の改良に関する
。
ラスクスキャン型CRT表示装置では、画像メモリは画
面のりフレッシュのために表示系と、また新しい画像デ
ータの書込みのために、マイクロプロセッサやベクトル
情報発生器などとの双方からアクセスされる。
面のりフレッシュのために表示系と、また新しい画像デ
ータの書込みのために、マイクロプロセッサやベクトル
情報発生器などとの双方からアクセスされる。
したがって、このCRT表示装置において、描画速度を
上げようとすると画像メモリへのアクセスの問題が生ず
る。従来は画像メモリを分割したレジスタを用意し、ベ
クトル情報発生器はこのレジスタに書込みデータがあふ
れたら、このレジスタの内容を一度に画像メモリに転送
して、画像メモリへのアクセスの回数を減らすことによ
りこの問題を解決する方法がとられている。
上げようとすると画像メモリへのアクセスの問題が生ず
る。従来は画像メモリを分割したレジスタを用意し、ベ
クトル情報発生器はこのレジスタに書込みデータがあふ
れたら、このレジスタの内容を一度に画像メモリに転送
して、画像メモリへのアクセスの回数を減らすことによ
りこの問題を解決する方法がとられている。
この場合には、両者のアクセスの競合を避けるために、
マイクロプロセッサやベクトル情報発生器などは表示系
の帰線時間にアクセスしたり、表示系のアクセスの間隙
を縫ってアクセスする(トランスペアレント方式)手段
が用いられている。
マイクロプロセッサやベクトル情報発生器などは表示系
の帰線時間にアクセスしたり、表示系のアクセスの間隙
を縫ってアクセスする(トランスペアレント方式)手段
が用いられている。
ところが、CRT表示装置の高分解能化にともない、画
像メモリは画面のリフレッシュのために表示系からのア
クセス時間が増し、またベクトル情報発生器は高速化が
進められ、画像メモリへのアクセスは増加する゛傾向に
ある。
像メモリは画面のリフレッシュのために表示系からのア
クセス時間が増し、またベクトル情報発生器は高速化が
進められ、画像メモリへのアクセスは増加する゛傾向に
ある。
さらに、−aに画像メモリには容量の関係からダイナミ
ックRAMが用いられることが多く、アクセスタイム、
サイクルタイムの制限により単位時間内にアクセスでき
る回数は限られてくる。
ックRAMが用いられることが多く、アクセスタイム、
サイクルタイムの制限により単位時間内にアクセスでき
る回数は限られてくる。
したがって、従来のCRT表示装置では描画速度を速(
するには、画面のリフレッシュのための画像メモリから
のデータ読出しのときに、分割されているデータをスキ
ャンライン方向に一度に広い幅で読出す方法がとられて
いる。
するには、画面のリフレッシュのための画像メモリから
のデータ読出しのときに、分割されているデータをスキ
ャンライン方向に一度に広い幅で読出す方法がとられて
いる。
しかし、このためには独立に制御可a卒I Cメモリ数
は、(レジスタのドツト数) X ((読出しドツト幅
)/(レジスタのX方向のドツト数))の個数が必要と
なる。さらに、表示装置の高分解能化によりリフレッシ
ュのための読出しには、高速性が要求されるために読出
しドツト幅は大きくしなければならない、すなわち、画
像メモリは構成上メモリ数が多くなってしまう。
は、(レジスタのドツト数) X ((読出しドツト幅
)/(レジスタのX方向のドツト数))の個数が必要と
なる。さらに、表示装置の高分解能化によりリフレッシ
ュのための読出しには、高速性が要求されるために読出
しドツト幅は大きくしなければならない、すなわち、画
像メモリは構成上メモリ数が多くなってしまう。
本発明は、このような従来の問題点に着目してなされた
もので、画像メモリをX、Y方向に分割した画面の一部
に対応するレジスタを構成するドツトの数だけのICメ
モリを使用して、リフレッシュの読出し時はICメモリ
の個数のドツト数をCRT表示装置のスキャンライン方
向に読出すことができるCRT表示装置を提供すること
を目的とする。
もので、画像メモリをX、Y方向に分割した画面の一部
に対応するレジスタを構成するドツトの数だけのICメ
モリを使用して、リフレッシュの読出し時はICメモリ
の個数のドツト数をCRT表示装置のスキャンライン方
向に読出すことができるCRT表示装置を提供すること
を目的とする。
本発明は、画像メモリをブロックに分け、書込み時には
スキャンライン方向に対応してデータを各ブロックにサ
イクリックに分配する回路と、読出し時には各ブロック
のアドレスをスキャンライン方向に変換するためのアド
レス変換器と、読出されたデータをパラレル・シリアル
変換する際に順序を補正するためのマルチプレクサを備
えたことを特徴とする。
スキャンライン方向に対応してデータを各ブロックにサ
イクリックに分配する回路と、読出し時には各ブロック
のアドレスをスキャンライン方向に変換するためのアド
レス変換器と、読出されたデータをパラレル・シリアル
変換する際に順序を補正するためのマルチプレクサを備
えたことを特徴とする。
すなわち、表示画面が水平方向にM個に区分され、垂直
方向にN個に区分され(M、Nは2以上の整数)その中
のドツト数が水平方向にmドツト、垂直方向にnドツト
(m、nは2以上の整数)である小画面について、その
小画面毎に表示情報が入力されるデータ入力端子と、こ
のデータ入力端子に入力される小画面のアドレスを指定
する書込みアドレス信号が入力する書込みアドレス入力
端子と、この書込みアドレス信号にしたがって表示情報
を蓄積する画像メモリと、CRT表示部の走査にしたが
って画像メモリに与える読出しアドレス信号が入力する
読出しアドレス入力端子と、この読出しアドレスにした
がって画像メモリの蓄積データを読出す手段とを備えた
CR7表示装置において、画像メモリは、1個がM×N
ドット分の情報を記憶できるm X n個のRAMを含
み、CRT表示部の走査にしたがって画像メモリの読出
しモードと書込みモードとを指示するモード信号が入力
するモード信号入力端子と、このモード信号にしたがっ
て、書込みアドレス信号をm×n個のRAMに配分し、
読出しアドレス信号をm個毎のRAMに配分するアドレ
ス信号配分手段と、書込みアドレス信号にしたがって表
示情報をm×n個のRAMに配分する表示情報配分手段
とを備えたことを特徴とする。
方向にN個に区分され(M、Nは2以上の整数)その中
のドツト数が水平方向にmドツト、垂直方向にnドツト
(m、nは2以上の整数)である小画面について、その
小画面毎に表示情報が入力されるデータ入力端子と、こ
のデータ入力端子に入力される小画面のアドレスを指定
する書込みアドレス信号が入力する書込みアドレス入力
端子と、この書込みアドレス信号にしたがって表示情報
を蓄積する画像メモリと、CRT表示部の走査にしたが
って画像メモリに与える読出しアドレス信号が入力する
読出しアドレス入力端子と、この読出しアドレスにした
がって画像メモリの蓄積データを読出す手段とを備えた
CR7表示装置において、画像メモリは、1個がM×N
ドット分の情報を記憶できるm X n個のRAMを含
み、CRT表示部の走査にしたがって画像メモリの読出
しモードと書込みモードとを指示するモード信号が入力
するモード信号入力端子と、このモード信号にしたがっ
て、書込みアドレス信号をm×n個のRAMに配分し、
読出しアドレス信号をm個毎のRAMに配分するアドレ
ス信号配分手段と、書込みアドレス信号にしたがって表
示情報をm×n個のRAMに配分する表示情報配分手段
とを備えたことを特徴とする。
MおよびNは256であり、mは5、nは4であること
が好ましい。
が好ましい。
本発明は、画像メモリをブロックに分けて画像データを
書込み、画面のリフレッシュのときの読出し時にはそれ
ぞれ異なるブロックから必要な画像データを取り出すこ
とにより、CRT画面のスキャンライン方向に画像デー
タを読出すことができる。
書込み、画面のリフレッシュのときの読出し時にはそれ
ぞれ異なるブロックから必要な画像データを取り出すこ
とにより、CRT画面のスキャンライン方向に画像デー
タを読出すことができる。
すなわち、画像メモリにデータを書込むときは二次元的
に行い、画面のリフレッシュのときの読出し時には一次
元的に配列することができる。
に行い、画面のリフレッシュのときの読出し時には一次
元的に配列することができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第1図は、本発明の一実施例を説明するブロック構成図
である。
である。
第1図において、読出しアドレス信号101および書込
みアドレス信号102はマルチプレクサ1)に入力する
。マルチプレクサ1)には、並列にn個のアドレス変換
器12o、12I、・・・、12.、− 、が接続され
る。読出し書込みモード信号103は、マルチプレクサ
1)およびアドレス変換器12゜、12I、・・・、1
2□1に入力する。パターンデータ信号104はデータ
分配器13に入力する。書込みアドレス信号102は分
岐してアドレス変換器12゜、12I、・・・、12.
− 。
みアドレス信号102はマルチプレクサ1)に入力する
。マルチプレクサ1)には、並列にn個のアドレス変換
器12o、12I、・・・、12.、− 、が接続され
る。読出し書込みモード信号103は、マルチプレクサ
1)およびアドレス変換器12゜、12I、・・・、1
2□1に入力する。パターンデータ信号104はデータ
分配器13に入力する。書込みアドレス信号102は分
岐してアドレス変換器12゜、12I、・・・、12.
− 。
およびデータ分配器13に入力する。データ分配器13
にはRAM14゜、141、・・・、14□1が接続さ
れ、これらはアドレス変換器12゜、12. 、・・・
、12□。
にはRAM14゜、141、・・・、14□1が接続さ
れ、これらはアドレス変換器12゜、12. 、・・・
、12□。
にそれぞれ対応して接続される。RAM14゜、14.
。
。
・・・、14.、− +には、パラレル・シリアル変換
回路15がそれぞれ接続される。このパラレル・シリア
ル変換回路15には、読出しアドレス信号101を入力
しているマルチプレクサ16に接続されるとともに、隣
接するパラレル・シリアル変換回路15が接続され全体
ではループしている。マルチプレクサ16の出力はCR
T制御回路17に接続され、さらにCRT端末18に接
続される。
回路15がそれぞれ接続される。このパラレル・シリア
ル変換回路15には、読出しアドレス信号101を入力
しているマルチプレクサ16に接続されるとともに、隣
接するパラレル・シリアル変換回路15が接続され全体
ではループしている。マルチプレクサ16の出力はCR
T制御回路17に接続され、さらにCRT端末18に接
続される。
画像メモリのRAM14o 、14+ 、−1)4−+
は、m x nドツトの画像パターンを一度に書込むた
めにn個のブロックに分けられ、各ブロックはm個のド
ツトより構成される。
は、m x nドツトの画像パターンを一度に書込むた
めにn個のブロックに分けられ、各ブロックはm個のド
ツトより構成される。
読出しおよび書込みのためのアドレスは、そのモード信
号103により切り換えられ各ブロックごとに用意され
たアドレス変換器I2゜、12. 、・・・、12、、
を通してRAM14゜、147、・・・、1dll−、
に人力される。
号103により切り換えられ各ブロックごとに用意され
たアドレス変換器I2゜、12. 、・・・、12、、
を通してRAM14゜、147、・・・、1dll−、
に人力される。
パターンデータ104は、データ分配器13によりその
パターンアドレスにより各ブロックのRAM14゜、1
4. 、・・・、14−r に入力される。
パターンアドレスにより各ブロックのRAM14゜、1
4. 、・・・、14−r に入力される。
マルチプレクサ16は、スキャンライン番号の値により
どのブロックからのデータを出力するか選択する。この
出力がCRT制御回路17に入力してCRT端末18で
表示される。
どのブロックからのデータを出力するか選択する。この
出力がCRT制御回路17に入力してCRT端末18で
表示される。
第2図は表示画面を水平方向にmドツト、垂直方向にn
ドツトの小画面に分割した図である。
ドツトの小画面に分割した図である。
第3図は、表示画面に対応した画像メモリのア下レスと
ブロックの関係を示す図である。
ブロックの関係を示す図である。
画像データの書込み時の動作について説明する。
画像データは、第2図に示すようにm×nドツトの構成
で人力される。書込みデータは、O〜(n−1)のnブ
ロックに分割され、各々のブロックはRAMに対してア
ドレスデータ中のしビット(n−2L)で第3図に示す
ように分配されて入力される。図中の配置はr(パター
ンのアドレス)−(ブロックの番号)」を示す。
で人力される。書込みデータは、O〜(n−1)のnブ
ロックに分割され、各々のブロックはRAMに対してア
ドレスデータ中のしビット(n−2L)で第3図に示す
ように分配されて入力される。図中の配置はr(パター
ンのアドレス)−(ブロックの番号)」を示す。
一方、書込みアドレス信号102はアドレス変換器12
゜、12. 、・・・、12−+に入力されるが、書込
みモードではそのまま出力されRAM14゜、148、
・・・、14. 、のアドレスとなる。
゜、12. 、・・・、12−+に入力されるが、書込
みモードではそのまま出力されRAM14゜、148、
・・・、14. 、のアドレスとなる。
次に、画面リフレッシュのときのデータ読出し時の動作
について説明する。
について説明する。
第4図はアドレス変換の動作を説明する図である。
iはスキャンライン番号(0〜n−1)、jはブロック
番号(0〜n−1)であり、アドレス変換操作は、 −j−i とし桁下がりは無視する。
番号(0〜n−1)であり、アドレス変換操作は、 −j−i とし桁下がりは無視する。
画像データは、スキャンライン方向に読出されmビット
のパラレル・シリアル変換回路15に人力される。この
ときアドレスは、読出しアドレス信号101が選択され
各ブロックのアドレス変換器12゜、121、・・・、
12.、に入力される。アドレス変換器12゜、12I
、・・・、121)− + は、各ブロックごとにスキ
ャンライン番号に対応して第4図に示すようにアドレス
を変換する。この変換によりスキャンライン方向にm
x nドツトを読出すことができる。
のパラレル・シリアル変換回路15に人力される。この
ときアドレスは、読出しアドレス信号101が選択され
各ブロックのアドレス変換器12゜、121、・・・、
12.、に入力される。アドレス変換器12゜、12I
、・・・、121)− + は、各ブロックごとにスキ
ャンライン番号に対応して第4図に示すようにアドレス
を変換する。この変換によりスキャンライン方向にm
x nドツトを読出すことができる。
読出されたデータは、パラレル・シリアル変換回路15
によりシリアルデータに変換されるが、先頭ブロックは
スキャンライン番号により変わるために、パラレル・シ
リアル変換回路15のシフトレジスタの出力をループさ
せ、マルチプレクサ16によリスキャンライン番号に応
じてシリアルデータを取り出す位置を変化させて正しい
順序のCRT表示信号を得る。
によりシリアルデータに変換されるが、先頭ブロックは
スキャンライン番号により変わるために、パラレル・シ
リアル変換回路15のシフトレジスタの出力をループさ
せ、マルチプレクサ16によリスキャンライン番号に応
じてシリアルデータを取り出す位置を変化させて正しい
順序のCRT表示信号を得る。
本発明のCRT表示装置では、大容量のメモリを使用し
て、しかも必要なICメモリの個数はm×n個だけなの
で、コスト、スペースが小さく抑えられまた偉績性が向
上する。
て、しかも必要なICメモリの個数はm×n個だけなの
で、コスト、スペースが小さく抑えられまた偉績性が向
上する。
第1図は本発明の一実施例を示すブロック構成図・
1
第2図は表示画面を水平方向にmドツト、垂直方向にn
ドツトの小画面に分割した図。 第3図は表示画面に対応した画像メモリのアドレスとブ
ロックの関係を示す図。 第4図はアドレス変換の動作を説明する図。 1).16・・・マルチプレクサ、12・・・アドレス
変換器、13・・・データ分配器、14・・・RAM、
15・・・パラレル・シリアル変換回路、17・・・C
RT制御回路、18・・・CRT端末、101・・・読
出しアドレス信号、102・・・凹込みアドレス信号、
103・・・読出し書込みモード信号、104・・・パ
ターンデータ信号。
1
第2図は表示画面を水平方向にmドツト、垂直方向にn
ドツトの小画面に分割した図。 第3図は表示画面に対応した画像メモリのアドレスとブ
ロックの関係を示す図。 第4図はアドレス変換の動作を説明する図。 1).16・・・マルチプレクサ、12・・・アドレス
変換器、13・・・データ分配器、14・・・RAM、
15・・・パラレル・シリアル変換回路、17・・・C
RT制御回路、18・・・CRT端末、101・・・読
出しアドレス信号、102・・・凹込みアドレス信号、
103・・・読出し書込みモード信号、104・・・パ
ターンデータ信号。
Claims (2)
- (1)表示画面が水平方向にM個に区分され、垂直方向
にN個に区分され(M、Nは2以上の整数)その中のド
ット数が水平方向にmドット、垂直方向にnドット(m
、nは2以上の整数)である小画面について、その小画
面毎に表示情報が入力されるデータ入力端子と、 このデータ入力端子に入力される上記小画面のアドレス
を指定する書込みアドレス信号が入力する書込みアドレ
ス入力端子と、 この書込みアドレス信号にしたがって上記表示情報を蓄
積する画像メモリと、 CRT表示部の走査にしたがって上記画像メモリに与え
る読出しアドレス信号が入力する読出しアドレス入力端
子と、 この読出しアドレスにしたがって上記画像メモリの蓄積
データを読出す手段と を備えたCRT表示装置において、 上記画像メモリは、1個がM×Nドット分の情報を記憶
できるm×n個のRAMを含み、 上記CRT表示部の走査にしたがって、上記画像メモリ
の読出しモードと書込みモードとを指示するモード信号
が入力するモード信号入力端子と、このモード信号にし
たがって、上記書込みアドレス信号を上記m×n個のR
AMに配分し、上記読出しアドレス信号をm個毎のRA
Mに配分するアドレス信号配分手段と、 上記書込みアドレス信号にしたがって上記表示情報を上
記m×n個のRAMに配分する表示情報配分手段と を備えたことを特徴とするCRT表示装置。 - (2)MおよびNは256であり、mは5、nは4であ
る特許請求の範囲第(1)項に記載のCRT表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167585A JPS6146979A (ja) | 1984-08-10 | 1984-08-10 | Crt表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167585A JPS6146979A (ja) | 1984-08-10 | 1984-08-10 | Crt表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6146979A true JPS6146979A (ja) | 1986-03-07 |
Family
ID=15852479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59167585A Pending JPS6146979A (ja) | 1984-08-10 | 1984-08-10 | Crt表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6146979A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225920A (ja) * | 1988-07-15 | 1990-01-29 | Pfu Ltd | 表示データ読出装置 |
-
1984
- 1984-08-10 JP JP59167585A patent/JPS6146979A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0225920A (ja) * | 1988-07-15 | 1990-01-29 | Pfu Ltd | 表示データ読出装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6222563B1 (en) | Graphic processing apparatus and method | |
US4663619A (en) | Memory access modes for a video display generator | |
US4570161A (en) | Raster scan digital display system | |
EP0525986B1 (en) | Apparatus for fast copying between frame buffers in a double buffered output display system | |
EP0658858B1 (en) | Graphics computer | |
JPS6261092A (ja) | 表示装置 | |
JPS5823373A (ja) | 画像メモリ装置 | |
JPH04145493A (ja) | ビデオディスプレイの向きを変更するための方法及び装置 | |
JPS613193A (ja) | 画像メモリの書込み/読出し変換方式 | |
JPS6146979A (ja) | Crt表示装置 | |
US5097256A (en) | Method of generating a cursor | |
JPS60217387A (ja) | Crt表示装置 | |
JPH0850573A (ja) | マイクロコンピュータ | |
JP2891429B2 (ja) | 液晶ディスプレイ制御装置 | |
JPS58136093A (ja) | 表示制御装置 | |
JP2708841B2 (ja) | ビットマップメモリの書き込み方法 | |
JPS6231889A (ja) | 画像表示装置 | |
SU1032477A1 (ru) | Устройство дл отображени информации на телевизионном индикаторе | |
JPS6125192B2 (ja) | ||
KR100206265B1 (ko) | 씨알티 디스플레이 인터페이스장치의 어드레스 디코딩방식 | |
JPS58194090A (ja) | デイスプレイ装置 | |
JPH0337025Y2 (ja) | ||
JPS6352179A (ja) | デイスプレイ用ramの配置方法 | |
JPS63127287A (ja) | カ−ソル表示方式 | |
JPS59148091A (ja) | 文字図形表示装置 |