JPH0850573A - マイクロコンピュータ - Google Patents
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- JPH0850573A JPH0850573A JP6182679A JP18267994A JPH0850573A JP H0850573 A JPH0850573 A JP H0850573A JP 6182679 A JP6182679 A JP 6182679A JP 18267994 A JP18267994 A JP 18267994A JP H0850573 A JPH0850573 A JP H0850573A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭなどの主メモリ内に設けたフレーム
バッファ領域に対するアクセスを高速化したグラフィッ
クスコンピュータを提供する。 【構成】 メモリ制御レジスタ１３０はリニアアドレス
の主メモリに設けたフレームバッファ領域１７２を特定
するアドレス変換情報を格納し、実行アドレス生成部１
４０は画素アドレスをフレームバッファ領域１７２の２
次元の行および列アドレスに変換し、アドレスマルチプ
レクス部１４２は上記行および列アドレスの一部を入れ
替えて出力する。なお、汎用領域のアドレスには上記変
換を加えない。 【効果】 ＣＰＵ１１０またはＤＭＡＣ１２０からみた
フレームバッファ領域の同一行アドレス部分が２次元配
置となり、例えば、垂直方向に連続する画素が同一行ア
ドレス内に納まる。この結果、２次元の画素データを１
次元に連続するプログラムや演算データと同様に高速ア
クセスすることができる。
バッファ領域に対するアクセスを高速化したグラフィッ
クスコンピュータを提供する。 【構成】 メモリ制御レジスタ１３０はリニアアドレス
の主メモリに設けたフレームバッファ領域１７２を特定
するアドレス変換情報を格納し、実行アドレス生成部１
４０は画素アドレスをフレームバッファ領域１７２の２
次元の行および列アドレスに変換し、アドレスマルチプ
レクス部１４２は上記行および列アドレスの一部を入れ
替えて出力する。なお、汎用領域のアドレスには上記変
換を加えない。 【効果】 ＣＰＵ１１０またはＤＭＡＣ１２０からみた
フレームバッファ領域の同一行アドレス部分が２次元配
置となり、例えば、垂直方向に連続する画素が同一行ア
ドレス内に納まる。この結果、２次元の画素データを１
次元に連続するプログラムや演算データと同様に高速ア
クセスすることができる。
Description
【産業上の利用分野】本発明は文字、図形等を描画、印
刷するグラフィックス処理装置用のマイクロコンピュー
タに係わり、とくに、描画に要する時間を短縮すること
のできる低価格、小型のグラフィックスコンピュータの
メモリ構成とその制御方法に関する。
刷するグラフィックス処理装置用のマイクロコンピュー
タに係わり、とくに、描画に要する時間を短縮すること
のできる低価格、小型のグラフィックスコンピュータの
メモリ構成とその制御方法に関する。
【０００２】
【従来の技術】上記グラフィックス処理装置では、描画
する文字コードや図形データなどから表示画面上の画素
の位置や画素データを演算し、画素データを画素位置に
応じてフレームメモリに書き込み、表示画面のラスタ走
査に同期して上記画素の画素データを順次読み出して表
示するようにしている。
する文字コードや図形データなどから表示画面上の画素
の位置や画素データを演算し、画素データを画素位置に
応じてフレームメモリに書き込み、表示画面のラスタ走
査に同期して上記画素の画素データを順次読み出して表
示するようにしている。
【０００３】特開平4-84192号公報や、IEEEの「1st Int
ernational Conference on Computer Workstation, pp.
30-37、Robert P. Colwell (1985.11)」には、大容量の
主メモリにフレームメモリを統合してグラフィックスコ
ンピュータを低価格化し、表示処理時には主メモリ用の
ＤＲＡＭを高速アクセスモードを用いて表示処理負荷を
軽減することが開示されている。このため、フレームメ
モリの水平方向とＤＲＡＭの列アドレス方向を一致させ
ている。
ernational Conference on Computer Workstation, pp.
30-37、Robert P. Colwell (1985.11)」には、大容量の
主メモリにフレームメモリを統合してグラフィックスコ
ンピュータを低価格化し、表示処理時には主メモリ用の
ＤＲＡＭを高速アクセスモードを用いて表示処理負荷を
軽減することが開示されている。このため、フレームメ
モリの水平方向とＤＲＡＭの列アドレス方向を一致させ
ている。
【０００４】
【発明が解決しようとする課題】しかし、上記フレーム
メモリでは水平方向に順次アクセスするので、例えば垂
直に近い直線の描画においては、画素が隣り合うにもか
かわらず、フレームメモリ上のアドレスが水平方向のメ
モリ幅だけ離れるので、隣り合う画素の行アドレスが飛
び離れ、このためアクセス時間が掛かるという問題があ
った。
メモリでは水平方向に順次アクセスするので、例えば垂
直に近い直線の描画においては、画素が隣り合うにもか
かわらず、フレームメモリ上のアドレスが水平方向のメ
モリ幅だけ離れるので、隣り合う画素の行アドレスが飛
び離れ、このためアクセス時間が掛かるという問題があ
った。
【０００５】また、現在のパーソナルコンピュータで
は、１画面が水平方向６４０画素、垂直方向４８０画素
で構成され、１画素に１バイトがつかわれてい場合が多
い。しかし、最近では１画素当たり４バイトに移り変わ
りつつあり、これに対応して、水平方向のメモリ幅が６
４０バイトから２５６０バイトに広がっている。一方、
ＤＲＡＭなどの列アドレス幅は１Ｋバイトないし４Ｋバ
イト程度なので、両者のアドレス幅が同程度となり、上
記のように画面上垂直方向にに連なる２つの画素の行ア
ドレスが異なる場合が増加している。しかし、従来の高
速アクセスモードは同一行アドレス内に限られているの
で、上記のような場合にはアクセスを充分に高速化でき
なかった。
は、１画面が水平方向６４０画素、垂直方向４８０画素
で構成され、１画素に１バイトがつかわれてい場合が多
い。しかし、最近では１画素当たり４バイトに移り変わ
りつつあり、これに対応して、水平方向のメモリ幅が６
４０バイトから２５６０バイトに広がっている。一方、
ＤＲＡＭなどの列アドレス幅は１Ｋバイトないし４Ｋバ
イト程度なので、両者のアドレス幅が同程度となり、上
記のように画面上垂直方向にに連なる２つの画素の行ア
ドレスが異なる場合が増加している。しかし、従来の高
速アクセスモードは同一行アドレス内に限られているの
で、上記のような場合にはアクセスを充分に高速化でき
なかった。
【０００６】本発明の目的は、主メモリの高速アクセス
モードにおいて上記の課題を改善してＤＲＡＭなどの主
メモリ内に配置されたフレームメモリに対する描画時の
アクセスを高速化し、同時にグラフィックスコンピュー
タを小型、低価格化することにある。
モードにおいて上記の課題を改善してＤＲＡＭなどの主
メモリ内に配置されたフレームメモリに対する描画時の
アクセスを高速化し、同時にグラフィックスコンピュー
タを小型、低価格化することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、上記ＣＰＵは２次元画像の発生に伴ってアドレス変
換情報を発生し、上記画像内の各画素情報毎にアドレス
情報を発生し、これらを第１のアドレスバスを介して送
出する。また、上記アドレス変換情報を主メモリ内に区
画された複数のフレ−ムバッファの中の特定の区画（複
数）を指定する情報ＴＡと、該区画内の連続するアドレ
ス高さＹＳと、同アドレス幅ＸＳ、および表示部に対す
る画素アドレスの出力制御情報ＭＸＣ等により構成す
る。
に、上記ＣＰＵは２次元画像の発生に伴ってアドレス変
換情報を発生し、上記画像内の各画素情報毎にアドレス
情報を発生し、これらを第１のアドレスバスを介して送
出する。また、上記アドレス変換情報を主メモリ内に区
画された複数のフレ−ムバッファの中の特定の区画（複
数）を指定する情報ＴＡと、該区画内の連続するアドレ
ス高さＹＳと、同アドレス幅ＸＳ、および表示部に対す
る画素アドレスの出力制御情報ＭＸＣ等により構成す
る。
【０００８】また、上記アドレス情報をフィールドＡ、
Ｂ，Ｃ，Ｄ，Ｅ等により構成する。フィ−ルドＡは主メ
モリ内のフレ−ムバッファ用空間の使用を宣言し、フィ
−ルドＢは主メモリ内の特定のフレ−ムバッファ区画を
指定する。また、フィールドＣ、フィ−ルドＤ、フィー
ルドＥ等は上記フィ−ルドＢにより指定された区画内の
当該画素の行アドレスと列アドレスを指定する。
Ｂ，Ｃ，Ｄ，Ｅ等により構成する。フィ−ルドＡは主メ
モリ内のフレ−ムバッファ用空間の使用を宣言し、フィ
−ルドＢは主メモリ内の特定のフレ−ムバッファ区画を
指定する。また、フィールドＣ、フィ−ルドＤ、フィー
ルドＥ等は上記フィ−ルドＢにより指定された区画内の
当該画素の行アドレスと列アドレスを指定する。
【０００９】実効アドレス生成部は上記フィールドＡ、
Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納する。メモリ制
御レジスタは上記アドレス変換情報を記憶して情報Ｔ
Ａ、ＹＳ、ＸＳを実効アドレス生成部に送り、情報ＭＸ
Ｃをアドレスマルチプレクス部に送る。実効アドレス生
成部はフィールドＢが指定するフレ−ムバッファ区画が
情報ＴＡにより指定された複数のフレ−ムバッファ区画
のいずれかに該当するか否かを調べ、該当する場合には
フィールドＣとフィールドＤを入れ替える。
Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納する。メモリ制
御レジスタは上記アドレス変換情報を記憶して情報Ｔ
Ａ、ＹＳ、ＸＳを実効アドレス生成部に送り、情報ＭＸ
Ｃをアドレスマルチプレクス部に送る。実効アドレス生
成部はフィールドＢが指定するフレ−ムバッファ区画が
情報ＴＡにより指定された複数のフレ−ムバッファ区画
のいずれかに該当するか否かを調べ、該当する場合には
フィールドＣとフィールドＤを入れ替える。
【００１０】次いで、実効アドレス生成部は上記フィー
ルドＣとＤの入れ替えに応じて、上記フィ−ルドＣ，
Ｄ，Ｅにより指定された画素のアドレスを当該フレーム
バッファ領域内の実アドレス（実効アドレス）に変換す
る。アドレスマルチプレクス部は情報ＭＸＣに基づいて
上記実効アドレスをマルチプレクスして主メモリに出力
する。
ルドＣとＤの入れ替えに応じて、上記フィ−ルドＣ，
Ｄ，Ｅにより指定された画素のアドレスを当該フレーム
バッファ領域内の実アドレス（実効アドレス）に変換す
る。アドレスマルチプレクス部は情報ＭＸＣに基づいて
上記実効アドレスをマルチプレクスして主メモリに出力
する。
【００１１】
【作用】上記アドレス変換情報は２次元画像情報を格納
する主メモリ内のフレ−ムバッファ領域を規定する。各
画素情報のアドレスが上記規定されたフレ−ムバッファ
領域内か否かを判定され、領域内である場合には実行ア
ドレスに変換され、各画素情報が上記フレ−ムバッファ
領域に２次元記憶される。
する主メモリ内のフレ−ムバッファ領域を規定する。各
画素情報のアドレスが上記規定されたフレ−ムバッファ
領域内か否かを判定され、領域内である場合には実行ア
ドレスに変換され、各画素情報が上記フレ−ムバッファ
領域に２次元記憶される。
【００１２】このため、上記アドレス変換情報内の情報
ＴＡは主メモリ内に区画された複数のフレ−ムバッファ
領域中の特定の区画（複数）を指定し、情報ＹＳと、同
ＸＳは該区画内の連続するアドレス高さと、アドレス幅
を指定する。また、画素毎のアドレス情報中のフィール
ドＡは、主メモリ内のフレ−ムバッファ用空間の使用を
宣言し、フィ−ルドＢは主メモリ内の特定のフレ−ムバ
ッファ区画を指定する。また、フィールドＣ、フィ−ル
ドＤ、フィールドＥ等は上記フィ−ルドＢにより指定さ
れた区画内の当該画素の行アドレスと列アドレスを指定
する。
ＴＡは主メモリ内に区画された複数のフレ−ムバッファ
領域中の特定の区画（複数）を指定し、情報ＹＳと、同
ＸＳは該区画内の連続するアドレス高さと、アドレス幅
を指定する。また、画素毎のアドレス情報中のフィール
ドＡは、主メモリ内のフレ−ムバッファ用空間の使用を
宣言し、フィ−ルドＢは主メモリ内の特定のフレ−ムバ
ッファ区画を指定する。また、フィールドＣ、フィ−ル
ドＤ、フィールドＥ等は上記フィ−ルドＢにより指定さ
れた区画内の当該画素の行アドレスと列アドレスを指定
する。
【０００１３】実効アドレス生成部は上記フィールド
Ａ、Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納後、フィー
ルドＡにより各画素のアドレスが上記アドレス変換情報
ＴＡが指定したフレ−ムバッファ区画のいずれかに該当
するか否かを調べ、該当する場合にはフィールドＣとフ
ィールドＤを入れ替える。このフィールドＣとＤの入れ
替えに応じ、各画素のアドレスをアドレス変換情報Ｙ
Ｓ、ＸＳが指定するフレ−ムバッファ区画内の実行アド
レスに変換する。アドレスマルチプレクス部はアドレス
変換情報ＭＸＣに従い各画素情報を上記フレ−ムバッフ
ァ区画内の実行アドレス位置に格納する。
Ａ、Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納後、フィー
ルドＡにより各画素のアドレスが上記アドレス変換情報
ＴＡが指定したフレ−ムバッファ区画のいずれかに該当
するか否かを調べ、該当する場合にはフィールドＣとフ
ィールドＤを入れ替える。このフィールドＣとＤの入れ
替えに応じ、各画素のアドレスをアドレス変換情報Ｙ
Ｓ、ＸＳが指定するフレ−ムバッファ区画内の実行アド
レスに変換する。アドレスマルチプレクス部はアドレス
変換情報ＭＸＣに従い各画素情報を上記フレ−ムバッフ
ァ区画内の実行アドレス位置に格納する。
【００１４】
【実施例】本発明では、主メモリ内をリニアなアドレス
で構成される汎用領域と画像情報を記憶するフレームバ
ッファ領域に区分し、フレームバッファ領域の行アドレ
ス及び列アドレスを２次元ブロック状に配置して、２次
元配列の各画素への高速アクセスを可能にする。
で構成される汎用領域と画像情報を記憶するフレームバ
ッファ領域に区分し、フレームバッファ領域の行アドレ
ス及び列アドレスを２次元ブロック状に配置して、２次
元配列の各画素への高速アクセスを可能にする。
【００１５】図１は本発明によるグラフィックス処理装
置実施例の構成図である。図１において、マイクロコン
ピュータ１００内のＣＰＵ１１０は２次元画像の発生に
伴ってアドレス変換情報を発生し、また、上記画像内の
各画素情報毎にアドレス情報を発生して、これらの情報
を第１のアドレスバス１５２を介して送出する。
置実施例の構成図である。図１において、マイクロコン
ピュータ１００内のＣＰＵ１１０は２次元画像の発生に
伴ってアドレス変換情報を発生し、また、上記画像内の
各画素情報毎にアドレス情報を発生して、これらの情報
を第１のアドレスバス１５２を介して送出する。
【００１６】上記アドレス変換情報は、主メモリ１７０
内に区画された複数のフレ−ムバッファ領域１７２内の
特定の区画（複数の場合も発生する）を指定する情報Ｔ
Ａと、該区画内の連続するアドレス高さＹＳと、同アド
レス幅ＸＳ、および表示部に対する画素アドレスの出力
制御情報ＭＸＣ等により構成される。
内に区画された複数のフレ−ムバッファ領域１７２内の
特定の区画（複数の場合も発生する）を指定する情報Ｔ
Ａと、該区画内の連続するアドレス高さＹＳと、同アド
レス幅ＸＳ、および表示部に対する画素アドレスの出力
制御情報ＭＸＣ等により構成される。
【００１７】また、上記画素のアドレス情報はフィール
ドＡ、Ｂ，Ｃ，Ｄ，Ｅ等により構成され、フィ−ルドＡ
は主メモリ１７０内のフレ−ムバッファ領域用空間の使
用を宣言し、フィ−ルドＢは主メモリ内の特定のフレ−
ムバッファ区画を指定する。また、フィールドＣ、Ｄ、
Ｅ等は上記フィ−ルドＢにより指定された区画内の当該
画素の行アドレスと列アドレスを指定する。
ドＡ、Ｂ，Ｃ，Ｄ，Ｅ等により構成され、フィ−ルドＡ
は主メモリ１７０内のフレ−ムバッファ領域用空間の使
用を宣言し、フィ−ルドＢは主メモリ内の特定のフレ−
ムバッファ区画を指定する。また、フィールドＣ、Ｄ、
Ｅ等は上記フィ−ルドＢにより指定された区画内の当該
画素の行アドレスと列アドレスを指定する。
【００１８】実効アドレス生成部１４０は上記フィール
ドＡ、Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納する。メ
モリ制御レジスタ１３０は上記アドレス変換情報を記憶
して情報ＴＡ、ＹＳ、ＸＳを実効アドレス生成部１４０
に送り、情報ＭＸＣをアドレスマルチプレクス部１４２
に送る。実効アドレス生成部１４０はフィールドＢが指
定するフレ−ムバッファ区画が情報ＴＡにより指定され
た複数のフレ−ムバッファ区画のいずれかに該当するか
否かを調べ、該当する場合にはフィールドＣとフィール
ドＤを入れ替える。
ドＡ、Ｂ，Ｃ，Ｄ，Ｅ等の情報を区分して格納する。メ
モリ制御レジスタ１３０は上記アドレス変換情報を記憶
して情報ＴＡ、ＹＳ、ＸＳを実効アドレス生成部１４０
に送り、情報ＭＸＣをアドレスマルチプレクス部１４２
に送る。実効アドレス生成部１４０はフィールドＢが指
定するフレ−ムバッファ区画が情報ＴＡにより指定され
た複数のフレ−ムバッファ区画のいずれかに該当するか
否かを調べ、該当する場合にはフィールドＣとフィール
ドＤを入れ替える。
【００１９】次いで、実効アドレス生成部１４０は上記
フィールドＣとＤの入れ替えに応じて、フレームバッフ
ァ領域１７２のアドレスが２次元ブロック状に配置さ
れ、フィ−ルドＣ，Ｄ，Ｅにより画素のアドレスが当該
フレームバッファ領域内の実アドレス（実効アドレス）
に変換される。なお、汎用領域１７４の行アドレスは１
次元配置のままである。アドレスマルチプレクス部１４
２は情報ＭＸＣに基づいて上記実効アドレスをマルチプ
レクスして主メモリ１７０に出力する。
フィールドＣとＤの入れ替えに応じて、フレームバッフ
ァ領域１７２のアドレスが２次元ブロック状に配置さ
れ、フィ−ルドＣ，Ｄ，Ｅにより画素のアドレスが当該
フレームバッファ領域内の実アドレス（実効アドレス）
に変換される。なお、汎用領域１７４の行アドレスは１
次元配置のままである。アドレスマルチプレクス部１４
２は情報ＭＸＣに基づいて上記実効アドレスをマルチプ
レクスして主メモリ１７０に出力する。
【００２０】主メモリ１７０はデータ幅１６ビットのＤ
ＲＡＭで構成され、その汎用領域１７４内にフレームバ
ッファ領域１７２が設定される。主メモリ１７０から連
続的に読みだされた複数の画素データは、一時的に表示
部１８０内のシリアライザ１８２に蓄えられ、ディスプ
レイに同期して出力される。出力された画素データはカ
ラーパレット１８４にて１画素づつカラー展開され、色
信号１８８として表示装置１９０に送られる。
ＲＡＭで構成され、その汎用領域１７４内にフレームバ
ッファ領域１７２が設定される。主メモリ１７０から連
続的に読みだされた複数の画素データは、一時的に表示
部１８０内のシリアライザ１８２に蓄えられ、ディスプ
レイに同期して出力される。出力された画素データはカ
ラーパレット１８４にて１画素づつカラー展開され、色
信号１８８として表示装置１９０に送られる。
【００２１】表示部１８０は表示装置１９０に同期信号
１８９を送り、また、これに同期してマイクロコンピュ
ータ１００にダイレクトメモリアクセス（以下ＤＭＡと
称する）要求信号１８７を送って水平方向１ラスタ分の
データ転送を順次要求する。なお、表示装置１９０には
陰極線管（ＣＲＴ）や液晶表示装置等のラスタスキャン
型ディスプレイを用いることができる。
１８９を送り、また、これに同期してマイクロコンピュ
ータ１００にダイレクトメモリアクセス（以下ＤＭＡと
称する）要求信号１８７を送って水平方向１ラスタ分の
データ転送を順次要求する。なお、表示装置１９０には
陰極線管（ＣＲＴ）や液晶表示装置等のラスタスキャン
型ディスプレイを用いることができる。
【００２２】ＣＰＵ１１０はフレームバッファ領域１７
２から画素データを読み出し、ダイレクトメモリアクセ
スコントローラ（ＤＭＡＣ）１０１を制御して画素デー
タを、それぞれ３２ビットの第１のデータバス１５０及
び第１のアドレスバス１５２を介してシリアライザ１８
２へ転送する。
２から画素データを読み出し、ダイレクトメモリアクセ
スコントローラ（ＤＭＡＣ）１０１を制御して画素デー
タを、それぞれ３２ビットの第１のデータバス１５０及
び第１のアドレスバス１５２を介してシリアライザ１８
２へ転送する。
【００２３】主メモリ１７０や表示部１８０のデータ
は、第１のアドレスバス１５２、実行アドレス変換部１
４０、アドレスマルチプレクス部１４２等を介して外部
バスである第２のアドレスバス１６２に接続される。こ
のとき、第２のアドレスバス１６２は第１のアドレスバ
ス１５２により伝送される３２ビットのアドレス情報の
中の下位２５ビット分を伝え、上位７ビット分はデコー
ドされた選択信号１４６、１４８として出力される。
は、第１のアドレスバス１５２、実行アドレス変換部１
４０、アドレスマルチプレクス部１４２等を介して外部
バスである第２のアドレスバス１６２に接続される。こ
のとき、第２のアドレスバス１６２は第１のアドレスバ
ス１５２により伝送される３２ビットのアドレス情報の
中の下位２５ビット分を伝え、上位７ビット分はデコー
ドされた選択信号１４６、１４８として出力される。
【００２４】また、第１のデータバス１５０上の画素デ
−タはバスバッファあるいはトランシーバを介して３２
ビットの第２のデータバス１６０に接続される。なお、
図１では上記バスバッファ、トランシーバ等は省略され
ている。主メモリ１７０と表示部１８０とマイクロコン
ピュータ１００間のデータは第２のデータバス１６０と
第２のアドレスバス１６２を介して授受される。
−タはバスバッファあるいはトランシーバを介して３２
ビットの第２のデータバス１６０に接続される。なお、
図１では上記バスバッファ、トランシーバ等は省略され
ている。主メモリ１７０と表示部１８０とマイクロコン
ピュータ１００間のデータは第２のデータバス１６０と
第２のアドレスバス１６２を介して授受される。
【００２５】上記の構成により、主メモリ１７０のフレ
ームバッファ領域１７２のみが２次元ブロック状に配置
されてそのアクセスが高速化され、これにともなって主
メモリ１７０内の汎用領域１７４に対するアクセスも高
速化される。
ームバッファ領域１７２のみが２次元ブロック状に配置
されてそのアクセスが高速化され、これにともなって主
メモリ１７０内の汎用領域１７４に対するアクセスも高
速化される。
【００２６】また、フィールドＡのビット数を７ビット
とすると、フレームバッファ領域１７２の容量は最大33
554432バイト（２の２５乗）である。。フィールドＢの
ビット数は９ビットである。よって、主メモリ１７０内
にフレームバッファ領域１７２を65536（２の１６乗）
バイト単位でに設定することができる。
とすると、フレームバッファ領域１７２の容量は最大33
554432バイト（２の２５乗）である。。フィールドＢの
ビット数は９ビットである。よって、主メモリ１７０内
にフレームバッファ領域１７２を65536（２の１６乗）
バイト単位でに設定することができる。
【００２７】また、アドレス変換情報ＹＳとＸＳはフレ
−ムバッファ区画内の連続するアドレス高さＹＳと、同
アドレス幅ＸＳを規定する。したがって、フィールド
Ｃ、Ｄ、Ｅにより規定された画素アドレスが上記アドレ
ス高さＹＳやアドレス幅ＸＳと重なり合う場合が生じ、
この重なったビット数をｎビット（ｎ＝ＹＳ＋ＹＳ＋Ｘ
−１６）とすれば、フレームバッファ領域１７２の最小
単位は２の１６＋ｎ乗となる。
−ムバッファ区画内の連続するアドレス高さＹＳと、同
アドレス幅ＸＳを規定する。したがって、フィールド
Ｃ、Ｄ、Ｅにより規定された画素アドレスが上記アドレ
ス高さＹＳやアドレス幅ＸＳと重なり合う場合が生じ、
この重なったビット数をｎビット（ｎ＝ＹＳ＋ＹＳ＋Ｘ
−１６）とすれば、フレームバッファ領域１７２の最小
単位は２の１６＋ｎ乗となる。
【００２８】アドレスマルチプレクス部１４２は、メモ
リ制御レジスタ１３０に記憶された情報ＭＸＣに基づい
て、主メモリ１７０を構成するＤＲＡＭの行アドレスと
列アドレスをマルチプレクスして出力する。この時、ア
ドレスマルチプレクス部１４２は、フィールドＡが所定
の主メモリ１７０内空間か否かを判定し、主メモリ１７
０内に配置された空間であればその空間のアドレスのみ
をマルチプレクスする。以上により、主メモリ１７０の
フレームバッファ領域１７２のみを２次元ブロック状に
配置することが可能になり、描画における画素へのアク
セスを高速化することができる。
リ制御レジスタ１３０に記憶された情報ＭＸＣに基づい
て、主メモリ１７０を構成するＤＲＡＭの行アドレスと
列アドレスをマルチプレクスして出力する。この時、ア
ドレスマルチプレクス部１４２は、フィールドＡが所定
の主メモリ１７０内空間か否かを判定し、主メモリ１７
０内に配置された空間であればその空間のアドレスのみ
をマルチプレクスする。以上により、主メモリ１７０の
フレームバッファ領域１７２のみを２次元ブロック状に
配置することが可能になり、描画における画素へのアク
セスを高速化することができる。
【００２９】図２はフレームバッファ領域１７２の論理
的マッピング例である。なお、フレームバッファ領域１
７２は１画素当たり１バイトとして、Ｘ方向に1024画
素、Ｙ方向に512画素とする。ＣＰＵ１１０から見た論
理アドレスはＸ方向に増加してゆき、１行づつＹ方向に
増加するに連れてメモリ幅1024づつ増加する。
的マッピング例である。なお、フレームバッファ領域１
７２は１画素当たり１バイトとして、Ｘ方向に1024画
素、Ｙ方向に512画素とする。ＣＰＵ１１０から見た論
理アドレスはＸ方向に増加してゆき、１行づつＹ方向に
増加するに連れてメモリ幅1024づつ増加する。
【００３０】例えば、主メモリ１７０の容量を２５６ワ
ード×１６ビットのＤＲＡＭを２個使って１Ｍバイトと
するとその行アドレス容量が２Ｋバイトとなるから、そ
の中に画面の２行分のアドレスが納まり、ｙ方向に連続
する２画素は高速でアクセスすることができる。しか
し、グラフィックスに表れるｙ方向の直線は平均２０画
素程度であるから、２画素がＤＲＡＭの１アドレス分で
高速にアクセスできたとしても、全体のアドレシングの
高速化にはあまり役に立たない。
ード×１６ビットのＤＲＡＭを２個使って１Ｍバイトと
するとその行アドレス容量が２Ｋバイトとなるから、そ
の中に画面の２行分のアドレスが納まり、ｙ方向に連続
する２画素は高速でアクセスすることができる。しか
し、グラフィックスに表れるｙ方向の直線は平均２０画
素程度であるから、２画素がＤＲＡＭの１アドレス分で
高速にアクセスできたとしても、全体のアドレシングの
高速化にはあまり役に立たない。
【００３１】そこで本発明では、ＤＲＡＭの物理的マッ
ピングを図３に示すようにする。図３では、ｙ方向の３
２画素を同一行内に納めることができるので、ｙ方向に
直線状の３２画素までを高速にアクセスすることができ
る。ｘ方向は６４画素が連続しており、水平方向にスキ
ャンする矩形の塗りつぶしなどでも充分な性能が達成で
きる。
ピングを図３に示すようにする。図３では、ｙ方向の３
２画素を同一行内に納めることができるので、ｙ方向に
直線状の３２画素までを高速にアクセスすることができ
る。ｘ方向は６４画素が連続しており、水平方向にスキ
ャンする矩形の塗りつぶしなどでも充分な性能が達成で
きる。
【００３２】また、この場合、メモリ制御レジスタ１３
０に記憶されている情報ＴＡは８であり、情報ＹＳは５
であり、情報ＸＳは６である。上記のアドレス設定は任
意方向の直線が主体の描画に好適である。しかし、多角
形や矩形等の塗りつぶしが多く発生するアプリケーショ
ンプログラムでは、情報ＸＳを大きくすると塗りつぶし
に於ける画素へのアクセス速度が向上する。したがっ
て、本発明ではアプリケーションプログラムに応じて物
理アドレスのマッピングを変更できるようにするため
に、上記ＹＳとＸＳを可変にする。この結果、マイクロ
コンピュータ１００により種々のアプリケーション毎に
フレームバッファを最適に構成することができる。
０に記憶されている情報ＴＡは８であり、情報ＹＳは５
であり、情報ＸＳは６である。上記のアドレス設定は任
意方向の直線が主体の描画に好適である。しかし、多角
形や矩形等の塗りつぶしが多く発生するアプリケーショ
ンプログラムでは、情報ＸＳを大きくすると塗りつぶし
に於ける画素へのアクセス速度が向上する。したがっ
て、本発明ではアプリケーションプログラムに応じて物
理アドレスのマッピングを変更できるようにするため
に、上記ＹＳとＸＳを可変にする。この結果、マイクロ
コンピュータ１００により種々のアプリケーション毎に
フレームバッファを最適に構成することができる。
【００３３】図４はＤＭＡＣ１２０、実効アドレス生成
部１４０、アドレスマルチプレクス部１４２の関係を説
明する図である。フレームバッファ１７２から表示部１
８０へのラスタ転送時には第２のデータバス１６０が占
有される。そこで図示のように、ラスタの転送を第２の
データバス１６０の動作の始めの部分に集中して転送時
間を短縮する。
部１４０、アドレスマルチプレクス部１４２の関係を説
明する図である。フレームバッファ１７２から表示部１
８０へのラスタ転送時には第２のデータバス１６０が占
有される。そこで図示のように、ラスタの転送を第２の
データバス１６０の動作の始めの部分に集中して転送時
間を短縮する。
【００３４】さらに、メモリからのリードとＩ／Ｏへの
ライトを同一メモリサイクル内で実施するシングルアド
レスモードのＤＭＡを用いる。このＤＭＡを実施するＤ
ＭＡＣ１２０がマイクロコンピュータ１００の外部に存
在する場合は、ＤＭＡＣ１２０に２次元アドレスを発生
させる必要がある。しかし、このためにはＤＭＡＣ１２
０内に実効アドレス生成部１４０とアドレスマルチプレ
ク部１４２を内蔵しなければならないので、ハードウェ
アの規模が増大するという問題が発生する。そこで本発
明では、マイクロコンピュータ１００内にＤＭＡＣ１２
０を内蔵して、実効アドレス生成部１４０とアドレスマ
ルチプレクサ１４２を共用するようにする。
ライトを同一メモリサイクル内で実施するシングルアド
レスモードのＤＭＡを用いる。このＤＭＡを実施するＤ
ＭＡＣ１２０がマイクロコンピュータ１００の外部に存
在する場合は、ＤＭＡＣ１２０に２次元アドレスを発生
させる必要がある。しかし、このためにはＤＭＡＣ１２
０内に実効アドレス生成部１４０とアドレスマルチプレ
ク部１４２を内蔵しなければならないので、ハードウェ
アの規模が増大するという問題が発生する。そこで本発
明では、マイクロコンピュータ１００内にＤＭＡＣ１２
０を内蔵して、実効アドレス生成部１４０とアドレスマ
ルチプレクサ１４２を共用するようにする。
【００３５】図５は本発明による他の実施例の構成図で
ある。本実施例では、例えば４つの領域に制御レジスタ
２３２〜２３８よりなるメモリ制御レジスタ２３０を設
け、複数のフレ−ムバッファ領域のそれぞれのアドレス
をブロック化して制御する。また実行アドレス生成部１
４０とアドレスマルチプレクス部１４２をまとめてアド
レス変換部２４０とする。
ある。本実施例では、例えば４つの領域に制御レジスタ
２３２〜２３８よりなるメモリ制御レジスタ２３０を設
け、複数のフレ−ムバッファ領域のそれぞれのアドレス
をブロック化して制御する。また実行アドレス生成部１
４０とアドレスマルチプレクス部１４２をまとめてアド
レス変換部２４０とする。
【００３６】図６はアドレス変換部２４０内に変換テ−
ブルを設け、テーブルルックアップ法により各画素のア
ドレスを変換するようにした本発明の他の実施例の構成
図である。
ブルを設け、テーブルルックアップ法により各画素のア
ドレスを変換するようにした本発明の他の実施例の構成
図である。
【００３７】
【発明の効果】本発明により、グラフィックス処理装置
に用いるマイクロコンピュ−タに接続される汎用の主メ
モリ内に２次元アドレスのフレームバッファ領域を設け
て、２次元画像情報を効率良く格納し、高速に読みだす
ことができる。とくに、上記フレームバッファ領域の同
一行アドレス部分がＣＰＵあるいはＤＭＡＣから２次元
配置に見えるので、垂直方向線分の連続する画素がフレ
ームバッファ領域の同一行アドレス内に納まり、この線
分画素を高速にアクセスすることができる。また、ＣＰ
Ｕのプログラムや演算に用いる１次元に連続するデータ
は汎用領域に記憶させるので、そのアクセスも高速化す
ることができる。
に用いるマイクロコンピュ−タに接続される汎用の主メ
モリ内に２次元アドレスのフレームバッファ領域を設け
て、２次元画像情報を効率良く格納し、高速に読みだす
ことができる。とくに、上記フレームバッファ領域の同
一行アドレス部分がＣＰＵあるいはＤＭＡＣから２次元
配置に見えるので、垂直方向線分の連続する画素がフレ
ームバッファ領域の同一行アドレス内に納まり、この線
分画素を高速にアクセスすることができる。また、ＣＰ
Ｕのプログラムや演算に用いる１次元に連続するデータ
は汎用領域に記憶させるので、そのアクセスも高速化す
ることができる。
【図１】本発明によるグラフィックス処理用コンピュー
タ装置実施例の構成図である。
タ装置実施例の構成図である。
【図２】従来のフレームバッファの論理的マッピング例
である。
である。
【図３】本発明におけるフレームバッファの物理的マッ
ピング例である。
ピング例である。
【図４】図１における表示部のタイミングチャートであ
る。
る。
【図５】本発明による他のグラフィックス処理用コンピ
ュータ装置実施例の構成図である。
ュータ装置実施例の構成図である。
【図６】本発明による他のグラフィックス処理用コンピ
ュータ装置実施例の構成図である。
ュータ装置実施例の構成図である。
１００…マイクロコンピュータ、１１０…ＣＰＵ、１２
０…ＤＭＡＣ、１３０…メモリ制御レジスタ、１４０…
実効アドレス生成部、１４２…アドレスマルチプレクサ
部、１７０…主メモリ、１７２…フレームバッファ領
域、１７４…汎用領域、１８０…表示部、１９０…表示
装置。
０…ＤＭＡＣ、１３０…メモリ制御レジスタ、１４０…
実効アドレス生成部、１４２…アドレスマルチプレクサ
部、１７０…主メモリ、１７２…フレームバッファ領
域、１７４…汎用領域、１８０…表示部、１９０…表示
装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桂 晃洋 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (4)
- 【請求項１】 表示データを演算するＣＰＵと、表示デ
ータを記憶する主メモリと、表示データの転送先指定に
供される第１のアドレスバスと、該主メモリに接続され
た第２のアドレスバスとを備えたラスタスキャン型表示
装置用のマイクロコンピュータにおいて、該ＣＰＵが設
定するアドレス変換情報を格納するメモリ制御レジスタ
と、該メモリ制御レジスタに格納されたアドレス変換情
報に基づいてＣＰＵから送付されたアドレス情報を実効
アドレス情報に変換し、第２のアドレスバスへ出力する
実効アドレス生成部とを備えたことを特徴とするマイク
ロコンピュータ。 - 【請求項２】 請求項１において、実効アドレス生成部
はメモリ制御レジスタが格納したアドレス変換情報に応
じて、ＣＰＵから送付されたアドレス情報を主メモリ内
の２次元アドレスに変換する手段を備えたことを特徴と
するマイクロコンピュータ。 - 【請求項３】 請求項２において、該ＣＰＵは上記アド
レス情報の下位XSビットをフィールドＡとし、その上位
YSビットをフィールドＢとし、さらにその上位の三つの
YSビットをそれぞれフィールドＣ、フィ−ルドＤ、フィ
−ルドＥとして設定する手段を備え、さらにメモリ制御
レジスタはアドレス変換情報を格納し、実効アドレス生
成部はアドレス変換情報内の情報ＴＡをフィールドＢと
比較し、フィールドＢが指定するフレームバッファ領域
が情報ＴＡが指定するフレームバッファ領域内に含まれ
る場合にはフィールドＣとフィールドＤを入れ替え、こ
の入替えに応じてＣＰＵより送付されたアドレス情報を
フレームバッファ領域の２次元アドレスに変換する手段
を備えたことを特徴とするマイクロコンピュータ。 - 【請求項４】 請求項３において、実効アドレス生成部
は、第１のアドレスバスにフィールドＢの情報が生じた
ときにフィールドＣとフィールドＤの入れ替えを行うよ
うにしたことを特徴とするマイクロコンピュータ。 【０００１】
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182679A JPH0850573A (ja) | 1994-08-04 | 1994-08-04 | マイクロコンピュータ |
| TW083110149A TW276317B (ja) | 1993-12-17 | 1994-11-03 | |
| EP94309123A EP0658858B1 (en) | 1993-12-17 | 1994-12-07 | Graphics computer |
| US08/355,517 US5771047A (en) | 1993-12-17 | 1994-12-14 | Graphics computer |
| KR1019940034148A KR100368198B1 (ko) | 1993-12-17 | 1994-12-14 | 마이크로컴퓨터 |
| CN94119595A CN1097239C (zh) | 1993-12-17 | 1994-12-17 | 图形计算机 |
| US08/996,151 US6677950B1 (en) | 1993-12-17 | 1997-12-22 | Graphics computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182679A JPH0850573A (ja) | 1994-08-04 | 1994-08-04 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850573A true JPH0850573A (ja) | 1996-02-20 |
Family
ID=16122545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182679A Pending JPH0850573A (ja) | 1993-12-17 | 1994-08-04 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850573A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535763A (ja) * | 1999-01-15 | 2002-10-22 | インテル・コーポレーション | ダイナミック・ディスプレイ・メモリを実装するための方法および装置 |
| US6927776B2 (en) | 2001-05-17 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and method |
| US7562184B2 (en) | 2004-01-07 | 2009-07-14 | Panasonic Corporation | DRAM controller for graphics processing operable to enable/disable burst transfer |
| WO2010086919A1 (ja) * | 2009-01-27 | 2010-08-05 | パナソニック株式会社 | メモリアクセス装置およびその関連技術 |
-
1994
- 1994-08-04 JP JP6182679A patent/JPH0850573A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535763A (ja) * | 1999-01-15 | 2002-10-22 | インテル・コーポレーション | ダイナミック・ディスプレイ・メモリを実装するための方法および装置 |
| US6927776B2 (en) | 2001-05-17 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and method |
| US7562184B2 (en) | 2004-01-07 | 2009-07-14 | Panasonic Corporation | DRAM controller for graphics processing operable to enable/disable burst transfer |
| WO2010086919A1 (ja) * | 2009-01-27 | 2010-08-05 | パナソニック株式会社 | メモリアクセス装置およびその関連技術 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |