JPH0316037B2 - - Google Patents

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、文字・図形情報ネツトワーク・シス
テムの端末装置等に使用する画像フレーム・メモ
リのアクセス制御回路に関するものである。

従来の技術 現在、我が国においては、CAPTAINシステ
ムによつて代表される文字・図形情報ネツトワー
ク・システムが商用化されつつある。

このシステムは、利用者の要求に応じてセンタ
から文字や図形等の静止画情報を送出し、これを
利用者端末のテレビジヨン受像機に表示するよう
に構成される。

すなわち、利用者端末のCPUは、センタから
送られてくるドツト・パターン情報やコード化情
報を受信し、コード化情報については図形作成回
路や文字作成回路を使用して図形や文字のドツ
ト・パターンに変換し、これを画像フレーム・メ
モリ内の所定の記憶領域に書込む。この画像フレ
ーム・メモリは、表示すべき画面内の１画素ごと
に１個の記憶領域を有しており、ここに画素の輝
度と色が所定のバイト数で書込まれる。一方、画
面の表示は、画像フレーム・メモリ内の各記憶領
域がリフレツシユ・カウンタによつて所定の順序
でアクセスされ、読出されたドツト・パターンは
カラーテーブルとＤ／Ａ変換回路を経てアナログ
のカラー信号となり、ブラウン管上に表示され
る。

発明が解決しようとする問題点 上述した文字・図形情報ネットワーク・システ
ムにおいては、各利用者端末は解像度（画素寸
法）の異なる表示装置を使用し、センタは利用者
端ごとに画素寸法の異なる情報を送出する構成を
とる場合がある。例えば、CAPTAINシステム
では、標準解像度の表示装置の１画面当たりの画
素数は横248×縦204個であり、高解像度の表示装
置の１画面当たりの画素数は横496×縦408個であ
る。一方、情報提供者等によつてセンタ側に用意
される画像情報には、標準の解像度としてだけ作
成されるものもある。従つて、高解像度の表示装
置に標準解像度の画像情報を表示する場合が生じ
る。

すなわち、例えば第４図に示すように、センタ
から受けた標準解像度のコード化図形情報に基づ
き、表示装置の画面内の左側上端から右側下端に
わたつて直線を描く場合を考える。標準解像度の
利用者端末では、第４図Ａに示すように、画像フ
レーム・メモリの記憶領域（Ｘ，Ｙ）＝（０，０），
（１，１），（２，２），……にドツト・パターンが
書込まれることになる。一方、高解像度の利用者
端末では、画像フレーム・メモリの記憶領域
（Ｘ，Ｙ）＝（０，０），（１，０），（0.1），（０
，
０），（２，２），（３，２）……にドツト・パター
ンが書込まれる。この場合、センタから受信した
コード化図形情報はもともと低い解像度しかない
ので、記憶領域（０，０），（１，０），（０，１），
（１，１）のそれぞれには、同一のデータが書込
まれることになる。（２，２）乃至（３，３）の
４個の記憶領域等についても同様である。従つ
て、高解像度の利用者端末では、高像度がなんら
向上しないにもかかわらず、画像フレーム・メモ
リへの書込み所要時間が標準解像度の利用者端末
の場合の４倍にもなり、書込みに要した時間だけ
表示が遅れるという問題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明は、水
平方向及び垂直方向に連続する所定個数の画素群
の画素データを蓄積する所定個数の記憶領域を同
時にアドレスするアドレス手段と、 該アドレス手段によつて同時にアドレスされた
所定個数の記憶領域に対するアクセスを所定の順
序で有効にする第１のアクセス有効化手段と、 前記アドレス手段によつて同時にアドレスされ
た所定個数の記憶領域に対するアクセスを同時に
有効化する第２のアクセス有効化手段と、 表示画像の解像度に応じて前記第１、第２のア
クセス有効化手段の一方を選択する選択手段とを
備えるように構成されている。

以下の本発明の作用を実施例によつて説明す
る。

実施例 第１図は、本発明の一実施例の構成を、画像フ
レーム・メモリの一部とともに示すブロツク図で
ある。本図において、１，２はアドレス選択回
路、３はリフレツシユ制御回路、４ａ，４ｂ，４
ｃ，４ｄはそれぞれ１画素分のデータを記憶する
メモリ・チツプ、５はチツプ・イネーブル制御回
路、６はバツフア制御回路、７ａ乃至７ｄと８ａ
乃至８ｄはバツフア回路、９は図示しないCPU
に連なるアドレス・バス、１５はCPUに連なる
データ・バス、１６は図示しないＤ／Ａ変換回路
等を経てCRTに連なるデータ出力線である。

アドレス選択回路１にはCPUに連なるアドレ
スバス９が接続されている。このアドレスバス９
上に出力されるｎビツトから成るＸアドレス（Ｘ
１，Ｘ２，Ｘ３……Xn）と、同じくｎビツトか
ら成るＹアドレス（Ｙ１，Ｙ２，Ｙ３……Yn）
は、表示画面内において上記Ｘ，Ｙアドレスに対
応する水平方向（Ｘ方向）座標と垂直方向（Ｙ方
向）座標を有する画素のデータを蓄積するめのメ
モリ・チツプ群をアドレスする。すなわち、Ｘア
ドレスが１だけ異なる２個のメモリ・チツプのそ
れぞれは、表示画面内において水平方向に相互に
隣接する画素のデータを蓄積する。同様に、Ｙア
ドレスが１だけ異なる２個のメモリ・チツプのそ
れぞれは、表示画面内において垂直方向に相互に
隣接する画素のデータを蓄積する。

アドレス選択回路１には、上記アドレスバス９
上のＸアドレスとＹアドレスのそれぞれを上位ビ
ツト側に１ビツトづつシフトすると共に、最下位
ビツトをローに固定した各ｎビツトのX′アドレ
スとY′アドレス、すなわちＸアドレス値とＹア
ドレス値の２倍の値を有するX′アドレスとY′ア
ドレス、も入力する。以下、上記ＸアドレスとＹ
アドレスを高解像度アドレス、上記X′アドレス
Y′アドレスを標準解像度アドレスと称するもの
とする。

上記各2nビツトの高解像度アドレスと標準解
像度アドレスのうち、各上位２（ｎ−１）ビツト
は、CPUから発せられる解像度選択指令Ｓ／Ｈ
（Standard／High）に従つて、いずれか一方が
選択され、アドレス線１１を介してアドレス選択
回路２に供給される。これと同時に、上記各2n
ビツトの高解像度アドレスと標準解像度アドレス
のうち、下位２ビツトxoとyoは、チツプ・イネ
ーブル制御回路５とバツフア制御回路６に供給さ
れる。

リフレツシユ制御回路３は、内蔵のリフレツシ
ユ・カウンタで発生した各ｎビツトのＸアドレス
とＹアドレスのうちそれぞれ上位（ｎ−１）ビツ
トをアドレス選択回路２に供給する。アドレス選
択回路２は、CPUから供給された動作モード選
択指令Ｃ／Ｒ（CPU側からのアクセス／Refresh
制御回路側からのアクセス）に応じて、CPUか
ら供給されたアドレスの上位２（ｎ−１）ビツト
とリフレツシユ制御回路３から供給されたアドレ
スの上位２（ｎ−１）ビツトのうちの一方を選択
して、これをメモリ・チツプに供給する。通常の
アドレスからＸ，Ｙともに最下位ビツトを除去し
た上位２（ｎ−１）ビツトからなるアドレスは、
表示画面内においてＸ，Ｙ方向に隣接する４画素
分のデータを蓄積する４個のメモリ・チツプを同
時にアドレスする。第１図に示す４個のメモリ・
チツプ４ａ乃至４ｄが、上述のようにして同時に
アドレスされるメモリ・チツプであるものとす
る。

第２図に示すように構成されたチツプ・イネー
ブル制御回路５は、CPUやリフレツシユ制御回
路３から受けた信号と、アドレス選択回路１から
供給されたアドレスの最下位ビツト（xo，yo）
とに基づいて、上記同時にアドレスされた４個の
メモリ・チツプ４ａ乃至４ｄに対し、同時に又は
所定の順序でチツプ・イネーブル信号（CE）を
供給する。

第３図に示すように構成されたバツフア制御回
路６は、メモリ・チツプ群と、データ・バス１５
及びデータ出力線１６との間のデータの授受をバ
ツフアするバツフア回路７ａ乃至７ｄと８ａ乃至
８ｄを、CPU及びリフレツシユ制御回路３から
受けた信号と、アドレス選択回路１から供給され
たアドレスの最下位ビツト（xo，yo）に基づい
て制御する。

なお、チツプ・イネーブル信号等については、
通常負論理が使用されるが、この説明分中の記号
の記載と図示を簡略化するため、第１図乃至第３
図においては正論理で示している。

以下、第１図乃至第３図を参照しつつ、動作モ
ードごとにメモリ・アクセス動作を説明する。

CPU側からのアクセス・モード (1) 高解像度画像の書込みモード 高解像度画像の書込みモードにおいては、
CPUからアドレス選択回路１に供給される解像
度選択指令Ｓ／Ｈがローになる。この結果、
CPUから出力される高解像度アドレスの上位２
（ｎ−１）ビツトがアドレス線１１を経てアドレ
ス選択回路２に供給される。CPU側からのアク
セス・モード時には、CPUからアドレス選択回
路２に、ハイ状態の動作モード選択指令Ｃ／Ｒが
供給されている。従つて、CPUから出力される
高解像度アドレスの上位２（ｎ−１）ビツトがア
ドレス線１３を経てメモリ・チツプ群に供給され
る。このようにして、第１図中の４個のメモリ・
チツプ４ａ乃至４ｄがアドレスされたものとす
る。

第２図のチツプ・イネーブル制御回路５におい
て、CPUからオアゲート５５と５６の一方の入
力端子に供給される解像度選択指令Ｓ／Ｈは高解
像度画像の書込み動作の間ロー状態を保つ。この
ため、オアゲート５５と５６の出力は、他方の入
力端子に対する入力がハイになつたときだけハイ
になる。CPU側からのアクセス・モード時には、
チツプ・イネーブル制御回路５内の４個の３入力
アンドゲート５１乃至５４の１つの入力端子にチ
ツプ・イネーブル信号CEcが供給される。この
CPU側からのアクセスに基づくチツプ・イネー
ブル信号CEcは、４個のメモリ・チツプ４ａ乃至
４ｄが同時にアドレスされた状態でハイになる。
また、リフレツシユ制御回路３側からのアクセス
時にアンドゲート６１と６２の一方の入力端子に
供給されるチツプ・イネーブル信号CErは、CPU
側からのアクセス・モード時にはロー状態を保
つ。このため、アンドゲート６１と６２の出力
は、CPU側からのアクセス・モード時には常時
ロー状態を保つ。従つて、４個のオアゲート５７
乃至６０の出力、すなわち４個のメモリ・チツプ
４ａ乃至４ｄに供給されるチツプ・イネーブル信
号CEは、４個のアンドゲート５１乃至５４の出
力がハイになつたときにだけハイになり、メモ
リ・チツプ４ａ乃至４ｄへのアクセスを有効にす
る。

CPUから供給された高解像度Ｘ、Ｙアドレス
のそれぞれの下位の１ビツトxo，yoは、アドレ
ス選択回路１を経て、このチツプ・イネーブル制
御回路５に供給される。高解像度Ｘアドレスの下
位の１ビツトxoは、インバータを介してアンド
ゲート５１と５３の入力端子に供給されると共
に、インバータとオアゲート５５を介してアンド
ドゲート５２と５４の入力端子に供給される。ま
た、高解像度Ｙアドレスの下位の１ビツトyoは、
インバータを介してアンドゲート５１と５２の入
力端子に供給されると共に、インバータとオアゲ
ート５６を介してアンドゲート５３と５４の入力
端子に供給される。従つて、（xo，yo）の組合せ
が（０，０）（１，０），（０，１），（１，１）と
変化するにつれて、４個のアンドゲート５１乃至
５４の出力が順次ハイ状態になり、４個のメモ
リ・チツプ４ａ乃至４ｄに対するアクセスが同順
に有効になる。

このメモリ・アクセス動作と並行して、バツフ
ア制御回路６は、４個のバツフア回路８ａ乃至８
ｄの動作を制御する。すなわち、メモリ・チツプ
にたいするアクセスの有効化の場合と同様に、高
解像度アドレスの下位２ビツト（xo，yo）の組
合せが（０，０），（１，０），（０，１），（１，
１）と変化するにつれて、第３図中の４個のアン
ドゲート７１乃至７４の出力が同順にハイにな
り、それぞれオアゲート７５乃至７８を介して４
個のバツフア回路８ａ乃至８ｄの動作を有効化す
る。なお、高解像度画像の書込み動作において
は、解像度選択指令Ｓ／Ｈはローであるため、ア
ンドゲート８０の出力はロー状態に保たれる。従
つて、オアゲート７５乃至７８の他方の入力端子
に供給される信号は、ロー状態に保たれる。ま
た、この場合のバツフア回路８ａ乃至８ｄのデー
タ転送方向Ｄは、CPUからのリード／ライト信
号Ｒ／Ｗによつて指定される。

この結果、第１図に示すように、CPUに連な
るデータバス１５上の高解像度画像データがバツ
フア回路８ａ乃至８ｄを介して、４個のメモリ・
チツプ４ａ乃至４ｄに次々に書込まれる。

(2) 標準解像度画像の書込みモード 標準解像度画像の書込みモードにおいては、
CPUからアドレス選択回路１に供給される解像
度選択指令Ｓ／Ｈがハイになる。この結果、
CPUから出力される標準解像度アドレスの上位
２（ｎ−１）ビツトがアドレス線１１を経てアド
レス選択回路２に供給される。この場合にも、
CPUからアドレス選択回路２に供給される動作
モード選択指令Ｃ／Ｒはハイである。従つて、
CPUから出力される標準解像度アドレスの上位
２（ｎ−１）ビツトがアドレス線１３を経てメモ
リ・チツプ群に供給される。このようにして、第
１図中の４個のメモリ・チツプ４ａ乃至４ｄがア
ドレスされたものとする。

一方、第２図のチツプ・イネーブル制御回路５
において、CPUからオアゲート５５と５６に供
給される解像度選択指令Ｓ／Ｈは標準解像度画像
の書込みモードの間ハイ状態を保つ。このため、
オアゲート５５と５６の出力は、他方の入力の状
態に関係なくハイ状態を保つ。４個のアンドゲー
ト５１乃至５４に供給されるチツプ・イネーブル
信号CEcは４個のメモリ・チツプ４ａ乃至４ｄが
同時にアドレスされた状態でハイになる。また、
アンドゲート６１と６２の一方の入力端子に供給
されるチツプ・イネーブル信号CErは、CPU側か
らアクセス・モード時にはロー状態を保つので、
４個のメモリ・チツプ４ａ乃至４ｄに供給される
チツプ・イネーブル信号CEは、４個のアンドゲ
ート５１乃至５４の出力がハイになつたときにだ
けハイになる。

CPUから供給された標準解像度Ｘ，Ｙアドレ
スのそれぞれの下位の１ビツトxo，yoは、アド
レス選択回路１を経てこのチツプ・イネーブル制
御回路５に供給される。上述したように、標準解
像度アドレスの下位１ビツトxoとyoはいずれも
ローに固定されているので、４個のアンドゲート
５１乃至５４に入力する全ての信号は、チツプ・
イネーブル信号CEcがハイに立上がることにより
同時にハイ状態になる。従つて、４個のアンドゲ
ート５１乃至５４の出力が同時にハイ状態にな
り、４個のメモリ・チツプ４ａ乃至４ｄに対する
アクセスが同時に有効化される。

このメモリアクセス動作と並行して、第３図に
示すバツフア制御回路６は、４個のバツフア回路
８ａ乃至８ｄの動作を制御する。すなわち、アン
ドゲート７９の一方の入力端子に入力するリー
ド／ライト信号Ｒ／Ｗはローであるため、アンド
ート７９のロー出力がアンドゲート８０の反転入
力端子に供給される。このアンドゲート８０の非
判定入力端子には、ハイの解像度選択指令Ｓ／Ｈ
が供給される。このため、アンドゲート８０のハ
イ出力がオアゲート７５乃至７８を介してバツフ
ア回路８ａ乃至８ｄの動作を同時に有効化する。

この結果、CPUに連なるデータバス１５上の
同一の標準解像度データがバツフア回路８ａ乃至
８ｄを介して、４個のメモリ・チツプ４ａ乃至４
ｄに同時に書込まれる。

(3) 高解像度画像の読出しモード 高解像度画像の読出しモードにおいても、メモ
リ・チツプ群へのアクセスは、高解像度画像の書
込みモードの場合と同一である。アドレス選択回
路１と２を介してメモリ・チツプ群に供給された
アドレス・バス９上の高解像度アドレスの上位２
（ｎ−１）ビツトによつてメモリ・チツプ４ａ乃
至４ｄが選択されたものとすれば、チツプ・イネ
ーブル制御回路５によつて順次アクセスされたメ
モリ・チツプ４ａ乃至４ｄから、データ信号線１
４ａ乃至１４ｄを介して、バツフア回路８ａ乃至
８ｄに順次画素データが読出される。

第３図に示すバツフア制御回路６においては、
高解像度アドレスの最下位ビツトxoとyoによつ
て、アンドゲート７１乃至７４の出力が順次ハイ
になり、バツフア回路８ａ乃至８ｄの動作を順次
有効にする。この結果、メモリ・チツプ４ａ乃至
４ｄ内の画素データが、バツフア化８ａ乃至８ｄ
を経てデータ・バス１５上に順次出力され、
CPUに読込まれる。

(4) 標準解像度画像の読出しモード 標準解像度画像の読出しモードにおいても、メ
モリ・チツプ群へのアクセスは、標準解像度画像
の書込みモードの場合と同一である。アドレス選
択回路１と２を介してメモリ・チツプ群に供給さ
れた標準解像度アドレスの上位２（ｎ−１）ビツ
トによつてメモリ・チツプ４ａ乃至４ｄが選択さ
れたものとすれば、チツプ・イネーブル制御回路
５によつて同時アクセスされたメモリ・チツプ４
ａ乃至４ｄから、データ信号線１４ａ乃至１４ｄ
を介して、バツフア回路８ａ乃至８ｄに画素デー
タが同時に読出される。

第３図に示すバツフア制御回路６において、リ
ード／ライト信号Ｒ／Ｗがハイのため、オアゲー
ト７５乃至７８の一方の入力端子に供給される入
力はいずれもローである。従つて、アンドゲート
７１乃至７４のハイ出力のみによつてバツフア回
路８ａ乃至８ｄが有効化されることになる。前述
したように、標準解像度アドレスの最下位ビツト
xoとyoはいずれもローに固定されているため、
アンドゲート７１の出力のみがハイになる。この
結果、画素データを受け取つた４個のバツフア回
路４ａ乃至４ｄのうちバツフア回路４ａだけが有
効化され、メモリ・チツプ４ａの画素データだけ
が、データ・バス１５を経てCPUに読取られる。

なお、上記標準解像度画像の読出し動作によつ
て読出される画像データは、標準解像度画像の書
込み動作によつて書込まれた画像データである場
合もあるし、高解像度画像の書込み動作によつて
書込まれた画像データである場合もある。利用者
端末のCRTは高解像度用であるが、ハードコピ
ー装置は標準解像度用である場合等には、高解像
度画像の書込み動作によつて画像フレーム・メモ
リに書込まれた画像データが標準解像度画像の読
出し動作によつて読出されることになる。

リフレツシユ・モード リフレツシユ・モードにおいては、CPUから
アドレス選択回路２に供給される動作モード選択
指令Ｃ／Ｒがローになる。この結果、リフレツシ
ユ制御回路３内のリフレツシユ・カウンタで発生
されたアドレスのうちの上位２（ｎ−１）ビツト
が、アドレス選択回路２を経てメモリ・チツプ群
に供給される。この上位２（ｎ−１）ビツトによ
つて、４個のメモリ・チツプ４ａ乃至４ｄが選択
されたものとする。

第２図に示すチツプ・イネーブル制御回路５に
おいて、CPUからの指令に基づくチツプ・イネ
ーブル信号CEcは常にロー状態を保つため、４個
の３入力アンドゲート５１乃至５４の出力は、他
の２個の入力端子に供給される入力信号の状態に
関係なく常にロー状態を保つ。従つて、４個のオ
アゲート５７乃至６０の出力、すなわち４個のメ
モリ・チツプ４ａ乃至４ｄに供給されるチツプ・
イネーブル信号CEは２個のアンドゲート６１と
６２の出力だけで決定されることになる。

アンドゲート６１の一方の入力端子には、リフ
レツシユ制御回路３からのアクセスに基づくチツ
プ・イネーブル信号CErが供給される。アンドゲ
ート６１の他方の入力端子には、リフレツシユ・
カウンタで発生されたＹアドレスの最下位ビツト
Yoがインバータで反転されて供給される。この
Yoは、奇数番目の水平走査が行われている間は
ロー状態を保つと共に、偶数番目の水平走査が行
われている間はハイ状態を保つものとする。従つ
て、奇数番目の水平走査線上の画素データが読出
されている間は、アンドゲート６１の出力がハイ
になる。これによつて、オアゲート５７と５８の
出力が同時にハイとなり、メモリ・チツプ４ａと
４ｂに対するアクセスが同時に有効化される。こ
の結果、メモリ・チツプ４ａと４ｄの内容が、同
時にバツフア回路７ａと７ｂのそれぞれに読出さ
れる。バツフア回路７ａと７ｂは、シフト・レジ
スタ等高速動作が可能な回路で構成されており、
メモリ・チツプ４ａと４ｂから同時に読出された
各画素データを、水平走査速度に合致した時間だ
けずらしてCRTに連なるデータ出力線１６上に
出力する。

画面の表示がノン・インタレース走査（順次走
査）で行われため、メモリ・チツプ４ａと４ｂか
らのデータ読出しが終了してから１水平走査時間
だけ遅れて、４個のメモリ・チツプ４ａ乃至４ｄ
が再度同時にアドレスされると共に、リフレツシ
ユ制御回路からのアクセスに基づくチツプ・イネ
ーブル信号CErが再度ハイになる。一方、Ｙアド
レスの最下位ビツトYoはメモリ・チツプ４ａと
４ｂがアクセスされた時点の状態から反転されて
いる。従つて、アンドゲート６１に代つて、アン
ドゲート６２の出力がハイになる。これによつ
て、オアゲート５９と６０の出力が同時にハイと
なり、メモリ・チツプ４ｃと４ｄに対するアクセ
スが同時に有効となる。この結果、メモリ・チツ
プ４ｃと４ｄの内容が、同時にバツフア回路７ｃ
と７ｄのそれぞれに読出される。バツフア回路７
ｃと７ｄは、上述のバツフア回路７ａ，７ｂと同
様に、シフト・レジスタ等高速動作が可能な回路
で構成されており、メモリ・チツプ４ｃと４ｄか
ら同時に読出された各画素データを、水平走査速
度に合致した時間だけずらしてCRTに連なるデ
ータ出力線１６上に出力する。

このようにリフレツシユ動作時においては、メ
モリ・チツプ群に蓄積されている画像が高解像度
画像であるか標準解像度画像であるかに関係なく
常に、高解像度アドレスを使用してメモリ・チツ
プ単位の読出しを行うので、表示中の解像度の切
り替えに伴う画面の不整合を回避することができ
る。

以上の明では、リフレツシユ動作時におけるメ
モリ・チツプからの読出し速度と表示速度との整
合を図るため、２相展開を行う例を説明したが、
高速読出しが可能なメモリ・チツプを使用する場
合には、高解像度画像の書込みの場合と同様にア
ドレス・カウンタで発生させたアドレスの下位２
ビツトを使用して、４個のメモリ・チツプ４ａ乃
至４ｄに対するアクセスを順次有効化するように
構成してもよい。あるいは逆に、より低価格の低
速メモリ・チツプを使用する場合には、４相展
開、８相展開等更に高次の相展開を行う構成とし
ても良い。この場合、メモリ・チツプ群に供給す
るリフレツシユ動作用のＸアドレスの下位の方か
ら更に１ビツト、２ビツト等を除去すればよい。

以上、高解像度画像の解像度が標準解像度画像
のそれの２倍の場合を例にとつて本発明の一実施
例を説明したが、３倍、４倍等適宜な倍率の場合
にも、本発明を適用できる。

更に、同時にアドレスされた所定個数の記憶領
域へのアクセスを所定の順序で又は同時に有効化
する手段として、チツプ有効化手段とバツフア有
効化手段を組合せる構成を例示したが、チツプに
ついてはアクセスの有効化を常に同時に行うと共
に、バツフアについては、表示画面の解像度に応
じてその有効化を制御することにより上記手段を
実現する構成としても良い。

発明の効果 以上詳細に説明したように、本発明は、水平方
向及び垂直方向に連続する所定個数の画素群の画
素データを蓄積する所定個数の記憶領域を同時に
アドレスし、これら所定個数の記憶領域に対する
アクセスを、表示画像の解像度に応じて、所定の
順序で有効にしたり、同時に有効にしたりするよ
うに構成されているので、高解像度の利用者端末
において標準解像度の画像を表示する場合には、
画像フレーム・メモリへのデータ書込み時間を従
来装置の場合の４分の１に短縮できると言う効果
を奏する。

また、利用者端末のCRTは高解像度用である
が、ハードコピー装置は標準解像度用である場合
等には、高解像度画像の書込み動作によつて画像
フレーム・メモリに書込んだ画像データを、ソフ
トウエア上の負担増を伴うことなく、標準解像度
画像の読出し動作によつて読出すことができると
いう利点もある。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を画像フレ
ーム・メモリの一部と共に示すブロツク図、第２
図は第１図のチツプ・イネーブル制御回路５の構
成の一例を示す回路図、第３図は第１図のバツフ
ア制御回路６の構成の一例を示す回路図、第４図
は従来例の問題点を説明するための概念図であ
る。 １，２……アドレス選択回路、３……リフレツ
シユ制御回路、４ａ，４ｂ，４ｃ，４ｄ……１画
素分のデータを記憶するメモリ・チツプ、５……
チツプ・イネーブル制御回路、６……バツフア制
御回路、７ａ乃至７ｄ，８ａ乃至８ｄ……バツフ
ア回路、９……CPUに連なるアドレス・バス、
１５……CPUに連なるデータ・バス、１６……
Ｄ／Ａ変換回路等を経てCRTに連なるデータ出
力線。

Claims (1)

1. 【特許請求の範囲】 １ 表示画面内の画素ごとに画素データを蓄積す
   る画像フレーム・メモリに対するアクセス制御回
   路であつて、 水平方向及び垂直方向に連続する所定個数の画
   素群の画素データを蓄積する所定個数の記憶領域
   を同時にアドレスするアドレス手段と、 該アドレス手段によつて同時にアドレスされた
   所定個数の記憶領域に対するアクセスを所定の順
   序で有効にする第１のアクセス有効化手段と、 前記アドレス手段によつて同時にアドレスされ
   た所定個数の記憶領域に対するアクセスを同時に
   有効化する第２のアクセス有効手段と、 表示画像の解像度に応じて前記第１、第２のア
   クセス有効化手段の一方を選択する選択手段とを
   備えたことを特徴とする画像フレーム・メモリの
   アクセス制御回路。