KR100224797B1

KR100224797B1 - 프레임버퍼구동장치

Info

Publication number: KR100224797B1
Application number: KR1019910007154A
Authority: KR
Inventors: 조영건; 강재권
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1991-04-30
Filing date: 1991-04-30
Publication date: 1999-10-15
Also published as: KR920020307A

Abstract

본 발명은 비디오그래픽장치(Video Graphic System)에 있어서 프레임버퍼 (Frame Buffer)구동장치에 관한 것으로, 특히 억세스시간 향상시킬 수 있는 프레임 버퍼구동장치에 관한 것이다.

본 발명의 장치는 비디오 그래픽 장치에 있어서 , 한 화면의 화소들을 저장하기 위하여 적어도 2개 이상의 저장뱅크를 갖는 프레임버퍼와, 상기 한 화면을 구성하는 화소에 대하여 상기 화소의 인접된 좌우 화소, 인접주사선의 인접 수직 상하 화소, 대각선의 인접 화소와 한 저장뱅크에 저장되지 않도록 하는 수단을 포함함을 특징으로 한다.

본 발명에 의하면, 주사선간 인접한 화소를 프레임버퍼에 분산 저장시킴으로 열별 억세스시 시간손실을 방지할 수 있는 이점이 있다.

Description

프레임버퍼구동장치

제1도는 본 발명을 설명하기 위한 모니터화면상의 화소 배열도이다.

제2도는 종래의 프레임버퍼회로의 메모리맵이다.

제3도는 본 발명에 따른 프레임버퍼회로의 실시예를 나타내는 도면이다.

제4도는 본 발명에 따른 프레임버퍼회로의 메모리맵이다.

제5도는 프레임버퍼의 어드레스신호 포맷을 나타내는 도면이다.

*도면의 주요부분에 대한 부호의 설명

10, 20, 30, 40 : 제 1∼4저장뱅크 50∼61 : 제1∼제12버퍼회로

70 : 반전소자 80 : 디코더

90 : PAL

본 발명은 비디오그래픽장치(Video Graphic System)에 있어서 프레임버퍼 (Frame Buffer)구동장치에 관한 것으로, 특히 억세스시간 향상시킬수 있는 프레임 버퍼구동장치에 관한 것이다.

일반적으로, 비디오그래픽장치는 데이터처리장치 및 모니터사이에 접속되어, 데이터처리장치에서 처리된 정보를 모니터의 화면 표시 되도록 중계한다. 이를 위하여, 비디오그래픽장치는 자체 내에 비디오램(Video RAM)이라는 프레임버퍼를 포함한다. 상기 프레임버퍼는 모니터의 화면을 구성하는 화소 수에 해당하는 화소데이터들을 저장할 수 있는 용량을 갖는다. 그리고 프레임버퍼는 모니터의 화면의 화소데이터들을 저장할 수 있는 용량을 갖는다. 그리고 프레임버퍼는 모니터의 화면의 화소배열 상태에 따라 화소데이터들을 순차적으로 저장하고, 또한 순차적으로 리드하도록 설계되어 있다. 이로 인하여, 현재의 프레임버퍼회로는 싸이클 타임 (Cycle Time) 및 억세스 타임(Access Time)의 차이에 의해 시간 손실이 많은 문제점이 있었다. 참고적으로, 억세스시간은 램의 로우어드레스 신호(Row Address Strobe: 일명 RAS라 함)의 폴링에지로부터 발리드 데이터(Valid Data)가 나올 때까지의 시간을 말하며, 대략 100nSec정도이다. 그리고 싸이클시간은 RAS의 폴링에이지로부터 다음번 RAS의 폴링에지까지의 시간을 말하면, 이 시간은 대략 190nSec로 억세스시간보다 길다. 그 이유는 90nSec의 프리차아지 시간이 가산되기 때문이다. 이러한 이유로 인하여, 백투백(back-to-back) : 즉 열별 억세스가 같은 메모리(Memory)에서 행하여질 때, 설계자는 다음 메모리 싸이클이 시작되는 폴링에지를 고려하여야 한다. 그러므로, 여러번의 반복된 열별 억세스가 같은 메모리 내에서 행하여지면, 프리차아지에 대한 시간적 불이익을 감수하여야 한다.

상기 문제점을 첨부한 도면을 참조하여 설명하기로 한다. 제1도는 1024 × 1024개의 화소를 갖는 고해상도 모니터의 화면의 나타낸 도면이다. 그리고 제2도는 제1도에 도시된 고해상도모니터의 화면의 화소배열에 따른 종래의 프레임버퍼의 메모리맵을 도시한 도면이다. 제2도에 있어서, 제1뱅크(10)는 2개의 1M 비트의 메모리 소자(11∼12)로 이루어져 있고, 또한 제2∼4뱅크(20, 30, 40)는 각각 2 개의 1M비트의 메모리소자들(21∼22, 31∼32, 41∼42)로 이루어져 있다.

제2도에 도시된 프레임버퍼는 제1도에 도시된 화면중 0번째 라인의 0번째 화소를 0번지에, 0번째 라인의 1번지에 저장하여 화면상의 화소들을 자체 내에 수평 및 수직적으로 저장한다.

한편 프로세서는 모니터의 한 점에서 다른 한 점까지의 라인을 그리기 위하여 프레임버퍼를 화소단위로 억세스한다. 이때, 하나의 화소가 억세스되면, 다음 억세스되는 화소는 지난번 억세스한 화소의 주변 8개 화소중 하나가 되기 쉽다. 그러므로 제2도에 도시된 프레임버퍼는 다음에 억세스되는 화소가 위의 8가지 경우중 2가지의 경우는 동일한 메모리에 존재할 수 있기 때문에 25%의 확률로 프리차아지 페널티(Precharge Penalty)가 발생할 수 있다. 최악의 경우, 화면상에 수직선을 긋게 될 때, 매 억세스주기마다 프리차아지가 발생되어 많은 시간이 소요되는 문제점이 있었다.

따라서 본 발명의 목적은 비디오 그래픽장치에 있어서 버퍼메모리의 억세스에 의한 시간손실을 방지할 수 있는 프레임버퍼구동장치를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 비디오 그래픽 장치에 있어서, n개 의 입력단자로부터 입력되는 한 화면을 구성하는 화소 데이터들을 각각 일시 저장 시키기 위한 n개의 1차 버퍼회로, 어드레스 단자를 통하여 입력되는 어드레스의 논리값에 따라 상기 n개의 1차 버퍼회로 중에서 하나의 버퍼회로만을 선택적으로 동작기키기 위한 디코더 , 상기 n개의 1차 버퍼회로를 구성하는 각각의 버퍼회로에서 출력되는 P_i화소 데이터와, 상기 P_i화소 데이터와 상하좌우에 인접되지 않는 화소 데이터를 저장한 상기 n개의 1차 버퍼회로 중의 하나의 버퍼회로에서 출력되는 데이터를 각각 저장시키는 2개의 버퍼를 1쌍으로 구성하고, 각 쌍의 2개의 버퍼를 일정 주기로 스위칭 동작시키기 위한 2n개의 2차 버퍼회로 및 상기 2n개의 2차 버퍼 회로를 구성하는 한 쌍의 버퍼회로에서 출력되는 화소 데이터를 단일의 저장뱅크에 저장시키는 n개의 저장뱅크를 포함함을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제3도는 본 발명에 따른 프레임버퍼구동장치의 실시예를 도시한 도면으로 1024×1024개의 화소를 갖는 고해상도모니터를 구동하기 위한 것이다.

제3도에 있어서, 제1∼4 입출력단자(101∼104)는 제1∼4 버퍼회로(50∼53)의 제1 입출력단자에 각각 대응 접속되어 있다. 제1버퍼회로(50)의 제2데이터입출력단자 는 제5버퍼회로(54) 및 제10버퍼회로(59)의 제1입출력단자에 접속되어 있다. 제2 버퍼회로(51)의 제2데이터입출력단자는 제7버퍼회로(56) 및 제12버퍼회로(61)의 제 1입출력단자에 접속되어 있다. 제3버퍼회로(52)의 제2입출력단자는 제9버퍼회로 (58) 및 제6버퍼회로(55)의 제 1출력단자에 접속되어 있다. 제4버퍼회로(53)의 제 2입출력단자는 제8버퍼회로(57) 및 제10버퍼회로(60)의 제 1입출력단자에 접속되어 있다. 제5, 6 버퍼회로(54, 55)의 제2입출력단자는 제1저장뱅크(10)의 데이터단자에 공통 접속되어 있다. 제7, 8버퍼회로(56, 57)의 제2입출력단자는 제2저장뱅크(20)의 데이터단자에 공통 접속되어 있다. 제9, 10버퍼회로(58, 59)의 제2입출력단자는 제3 저장뱅크(30)의 데이터단자에 공통되어 있다. 제 11, 12버퍼회로(60, 61)의 제 2입출력단자는 제4저장뱅크(40)의 데이터단자에 공통 접속되어 있다. 그리고 제 1∼4 입출력단자는 101∼104는 프로세서(도시되지 않음)와 제1∼제4버퍼회로(50∼53)들간의 데이터를 전송하기 위하여 프로세서에 접속된다.

제1어드레스단자(90)는 프로그램어블로직 어레이(Programmable Logic Array; 이하 PAL라 함)(90)의 제1입력단자, 반전단자(70)의 입력단자 및 제5, 7, 9, 11 버퍼회로(54, 56, 58, 60)의 게이트단자에 접속되어 있다. 제2어드레스단자(105)는 PAL(90)의 제2입력단자 및 디코더(80)의 제1입력단자에 각각 접속되어 있다. 제3 어드레스단자(106)는 PAL(90)의 제3입력단자 및 디코더(80)의 제2입력단자에 접속되어 있다. 제어입력 단자(108)는 PAL(90)의 제4입력단자에 접속되어 있다. PAL(90)의 제1∼4출력단자는 제1∼4저장뱅크(10, 20, 30, 40)의 제어단자에 각각 접속되어 있다. 반전소자(70)의 출력단자는 제 6, 8, 10, 12 버퍼회로(55, 57, 59, 61)의 게이트단자에 접속되어 있다. 디코더(80)의 제1∼4출력단자는 제1∼4버퍼회로(50∼53)의 게이트단자에 접속되어 있다. 제1∼3어드레스단자(105∼107)는 11번째 비트의 어드레스(A10), 1번째 비트의 어드레스신호(A0) 및 두 번째 비트의 어드레스 (A1)를 유입하기 위하여 프로세서에 접속된다. 제어입력단자(93)는 칼럼 어드레스 스트로브(Column Address Strobe; 이하 CAS라 함)를 유입하기 위하여 CAS발생기 (도시하지 않음)에 접속된다. 이 밖에도, 제 1∼4저장뱅크(10, 20, 30, 40)는 어드레스신호 및 RAS신호등을 유입하나 도시하지 않았다. 그리고 제1∼제4저장뱅크 (10, 20, 30, 40)는 1024×1024×8비트의 프레임버퍼를 구성하기 위하여 각각 2개의 1Mbit(256K×4bit)의 램으로 이루어진다.

제4도는 제3도에 도시된 제1∼4저장뱅크(10, 20, 30, 40)의 메모리 법을 도시한 도면이다. 제 4도에서, 각각 한 화소를 이루기 위한 2개의 램 (11, 12, 21, 22, 31, 32, 41, 42)으로 이루어진 제1∼4저장 뱅크(10, 20, 30, 40)는 제1도에 도시된 1024× 1024화소를 갖는 고해상도 모니터의 화소를 저장한 상태를 나타낸다.

제5도는 프로세서에서 발생되는 어드레스를 나타낸 도면이다.

제5도에서, A0 및 A1은 바이트하이인에이블(Byte High Enable : 이하 BHE라 함)을 디코딩하며 제1∼4입출력단자(101∼104)중의 하나를 선택하는데 이용된다. BHEO는 제1입력단자(101), BHE1은 제2입출력단자(102), BHE2는 제3입출력단자(103) 그리고 BHE3은 제4입출력단자(104)를 지정한다. A2∼A10은 256K×4bit램의 칼럼어드레스를 지정하고, A11∼19는 256K×4bit램의 로우어드레스를 지정한다. 그리고 A10은 프레임버퍼의 라인을 결정한다. A10이 로우논리상태일 때, 비인터리브라인 을 나타내고, 반대로 A10이 하이논리상태일 때 인터리브라인임을 나타낸다.

이어서, 제3도를 제1, 제4 및 제5도를 참조하여 상세히 설명하기로 한다. 먼저 저장뱅크들(10, 20, 30, 40)을 구성하는 256K×4bit의 램의 구조는 실제로 2048화소 ×512라인으로 이루어져 있다. 이것은 직렬레지스터로 전달되는 데이터가 2개의 라인을 그린다는 것을 의미한다.

제1∼4입출력단자(101∼104)는 각각 8비트의 버스라인임을 나타낸다.

디코더(80)는 제2, 3어드레스단자(106, 107)를 통해 유입되는 두 비트의 어드 레스신호(A0, A1)의 논리값에 따라 1∼4버퍼회로(50∼53)들 중 어느 하나의 버퍼회로 만을 동작시 킨다.

제5, 7, 9, 11 버퍼회로(54, 56, 58, 60)는 제1어드레스단자(105)를 통해 게이트단자로 인가되는 어드레스신호(A10)가 로우논리상태일 경우 동작된다.

그리고 PAL(90)은 제1∼3어드레스단자들(105∼107)을 통해 제1∼3입력단자들로 (A0, A1, A10) 및 제4제어입력단자(108)를 통해 유입되는 CAS신호를 공급한다. 상기 PAL(90)의 논리식을 표현하면, 다음과 같다.

상기 논리식에서및는 각각 제1∼4 저장 뱅크들 (10, 20, 30, 40)에 인가되는를 뜻한다.

제1∼4저장뱅크들(10, 20, 30, 40)은 상기 PAL(90)로부터 CAS가 인가될 때, 자체 내에서 저장된 화소데이터를 독출하거나 제5∼12버퍼회로(54∼61)로부터 유입되는 화소데이터를 저장한다.

이때 제1어드레스단자(105)상의 어드레스신호(A10)가 로우논리상태일 경우, 제1저장뱅크(10)는 제5버퍼회로(54)로부터 유입되는 화소데이터를 저장하거나 독출 한 화소데이터를 제5버퍼회로(54)로 출력하고, 제2저장뱅크(20)는 제7버퍼회로(56)로부터 유입되는 화소데이터를 저장하거나 독출된 회소데이터를 제7버퍼회로(56)로 출력하며, 제3저장뱅크(30)는 제9버퍼회로(58)로 출력하고, 제4저장뱅크(40)는 제11버퍼회로(60)로부터 유입되는 화소데이터를 저장하거나 독출되는 화소 데이터를 제11버퍼회로(60)로 출력한다. 반대로 제1어드레스단자(105)상의 어드레스신호(A10)가 하이논리상태인 경우, 제1저장뱅크(10)는 제6어퍼회로(55)로부터 유입되는 화소데이터를 저장하거나 독출되는 화소데이터를 제6버퍼회로(55)로 출력하고, 제2저장뱅크(20)는 제8버퍼회로(57)로부터 유입되는 화소데이터를 저장하거나 독출되는 화소데이저를 제8버퍼회로(57)에 공급하며, 제3저장뱅크(30)는 제10버퍼 회로(59)로부터 유입되는 화소데이터를 저장하거나 독출되는 화소데이터를 제10버퍼회로(59)에 공급하고, 제4저장뱅크(40)는 제12버퍼회로(61)로부터 인입되는 화소데이터를 저장하거나 독출되는 화소데이터를 제12버퍼회로(61)에 공급한다. 그러므로 제1∼4저장뱅크(10, 20, 30, 40)들에는 제4도에 도시한 바와 같이 화소데이터들이 인터리브된 상태로 저장된다.

상술한 바와 같이 본 발명은 주사선간 인접한 화소를 프레임버퍼에 분산 저장시킴으로 열별 억세스시 시간손실을 방지할 수 있는 이점이 있다.

Claims

비디오 그래픽 장치에 있어서, n개의 입력단자로부터 입력되는 한 화면을 구성하는 화소 데이터들을 각각 일시 저장시키기 위한 n개의 1차 버퍼회로, 어드레스 단자를 통하여 입력되는 어드레스의 입력값에 따라 상기 n개의 1차 버퍼회로 중에서 하나의 버퍼회로만을 선택적으로 동작시키기 위한 디코더, 상기 n개의 1차 버퍼회로를 구성하는 각각의 버퍼회로에 출력되는 P_i화소 데이터와, 상기 P_i화소 데이터와 상하좌우에 인접되지 않는 화소 데이터를 저장한 상기 n개의 1차 버퍼회로 중의 하나의 버퍼회로에서 출력되는 데이터를 각각 저장시키는 2개의 버퍼를 1쌍으로 구성하고, 각 쌍의 2개의 버퍼를 일정 주기로 스위칭 동작시키기 위한 2n개의 2차 버퍼회로, 및 상기 2n개의 2차 버퍼회로를 구성하는 한 쌍의 버퍼회로에 출력되는 화소데이터를 단일의 저장뱅크에 저장시키는 n개의 저장뱅크를 포함함을 특징으로 하는 프레임버퍼 구동장치.