JP3241769B2 - ラスター表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はラスター表示装置に係
る。本発明のラスター表示装置は記憶容量を効率的に使
用し、解像度が独立である。

【０００２】

【従来の技術】ラスター走査表示はコンピュータ装置及
び通常テレビジョンの両方で一般的に用いられる。スク
リーンに表示される画像は行及び列で配置される画素の
配列からなる。スクリーンは上から下に順次に一行ずつ
逐次通常再生される。現在、再生率は３０Ｈｚより通常
低くはない。フレームバッファはスクリーン更新データ
を蓄積する。フレームバッファのデータが更新され、ス
クリーンが更新される時、スクリーンの対応する画素は
変えられる。

【０００３】図１は従来のラスター表示装置を概略的に
示す。表示装置１０はＣＲＴスクリーンの画像を表示す
るのに用いられる。スクリーンに表示されるデータはフ
レームバッファ１４に蓄積される。図１の従来の表示装
置１０において、フレームバッファ１４はダイナミック
ＲＡＭ（ＤＲＡＭ）である。

【０００４】ホストコンピュータ１６がＤＲＡＭ１４を
再生しようとする時、アドレスはホストコンピュータ１
６からアドレスバス１５及びマルチプレクサ（ＭＵＸ）
１８を介してＤＲＡＭ１４に送られる。ＤＲＡＭに入力
さるべきデータはホストコンピュータ１６からバス３０
を介してＤＲＡＭ１４のランダムポート２０に送られ
る。

【０００５】スクリーン更新動作を実行するため、アド
レスは図形制御装置２２からバス１７及びマルチプレク
サ１８を介してＤＲＡＭ１４に送られる。スクリーン更
新動作でのスクリーン１２に伝送さるべきデータは、ラ
ンダムポート２０でＤＲＡＭ１４から読出され、バス３
０を介して並列−直列変換器として働くシフトレジスタ
２４に伝送される。データは、ディジタルアナログ変換
器（ＤＡＣ）２６を用いてディジタルからアナログに変
換され、次にスクリーン１２に伝送される。シフトレジ
スタ２４のタイミングは、図形制御装置２２により発生
されるビデオタイミング信号により制御され、ライン１
９を介してシフトレジスタ２４に伝送される。図形制御
装置２２は、バス１１を介してホストコンピュータ１６
に接続され、又垂直同期信号（ＶＳＹＮＣ）と、水平同
期信号（ＨＳＹＮＣ）と、水平帰線信号（ＨＢＬＡＮ
Ｋ）と、垂直帰線信号（ＶＢＬＡＮＫ）と、ライン２１
を介してスクリーン１２及びＤＡＣ２６に伝送される水
平表示イネーブル信号（ＨＤＥ）及び垂直表示イネーブ
ル信号（ＶＤＥ）を発生する。

【０００６】図１の表示装置１０は重大な欠点を有す
る。主な問題は、ランダムポート２０へ又はから導くバ
ス３０が、フレームバッファ更新用ホストコンピュータ
１６からデータを受信し、スクリーン更新用スクリーン
１２のデータを送信するのに用いられる。公知の如く、
スクリーン解像度の増加はスクリーン更新をする時間を
増す。スクリーン更新をする時間があるレベルになる
時、ホストコンピュータ１６はフレームバッファ更新動
作を実行するようバス３０及びランダムポート２０を介
して利得制御を行なえない。ランダムポート２０及びバ
ス３０の使用に亘ったこの矛盾は表示装置の動作の効率
を減少させることにる。

【０００７】この種の矛盾を避けるための１つの方法
は、単一ＤＲＡＭの代わりにビデオＲＡＭ（ＶＲＡＭ）
としてフレームバッファを実行することである。ＶＲＡ
Ｍ４０は図２に示される。図２のＶＲＡＭ４０はランダ
ムポート４４を有するＤＲＡＭ配列４２からなる。ＶＲ
ＡＭ４０は又直列ポート４５を有する。直列ポート４５
は例としてシフトレジスタ４６で形成される。ＤＲＡＭ
４２からのデータの全体行は読取データ伝送（ＲＤＴ）
と呼ばれる動作によりライン４７を介して直列データレ
ジスタ４６に伝送される。直列ポート４５は又直列クロ
ック４８と同期してカウントするタップポインターを実
行するレジスタ選択回路４３を含む。読取データ伝送動
作が実行される時、タップポインターの初めの値も特定
される。タップポインタの初めの値により決定される直
列データレジスタ４６の位置から始めると、データはレ
ジスタ４６から直列Ｉ／Ｏ４９を介して順次に伝送され
る。図３はビデオ表示装置１０’を示す。図３の装置１
０’は図１の装置１０と同様である。違いは、フレーム
バッファが図１での如くＤＲＡＭ１４の代わりにＶＲＡ
Ｍ４０により実行されることである。加えて、並列−直
列変換器２４が除去される。図３の装置１０’におい
て、フレームバッファ更新動作はホストコンピュータ１
６からバス４７を介してＶＲＡＭ４０のランダムポート
４４にデータを伝達する。他方、スクリーン更新動作を
実行するため、データは、ビット直列フォーマットで直
列ポート４５からスクリーン１２上の表示を更新するた
め、アナログ形式に変換するＤＡＣ２６に伝送される。
表示装置１０’において、ＶＲＡＭ４０の直列ポート４
５により使用される直列クロックはライン４８を介して
図形制御装置２２により供給される。

【０００８】簡単にいえば、図３の装置１０’におい
て、フレームバッファ更新動作及びスクリーン更新動作
は、２つの方法が互いに隔離されるよう、異なるポート
を介して生じ、異なるバスを用いる。従って、図１のラ
ンダムポート２０及びバス３０へのアクセスによる動作
の２つのタイプの間の矛盾は実質的に解決される。

【０００９】図３の装置１０’における問題は、そこで
用いられるＶＲＡＭ４０がメモリ能力を非常に非効率的
にすることである。これは下記の例を用いて説明され
る。スクリーン１２が１行当たり１６００画素を有する
１２８０の行の解像度を有する場合を考える。各スクリ
ーン行の画素は０，１，…，１５９９と番号を付けられ
る。行は０，１，…，１２７９と番号を付けられる。ス
クリーン用１つの１２８０×１６００フレームの画素を
このフォーマットで蓄積する２５６×４ＶＲＡＭのメモ
リ配列１４２は図４の（Ａ）に示される。

【００１０】図４の（Ａ）のメモリ能力は、ＢＡＮＫ０
とＢＡＮＫ１と符号を付けられた２つバンクに分割され
る。各バンクは８つのメモリ配列からなる。ＢＡＮＫ０
のメモリ配列は１，２，３，４，５，６，７，８と番号
を付けられる。同様に、ＢＡＮＫ１のメモリ配列は１，
２，３，４，５，６，７，８と番号を付けられる。各メ
モリ配列は２⁹ ×２⁹ であり、これはそれが５１２行及
び１行当たり５１２列位置を有することを意味する。各
メモリ配列の５１２行は図４の（Ａ）に０，１，…と番
号を付けられる。各メモリ配列の５１２列は図４の
（Ａ）に０，１，…，１９９，…，２５６，…と番号を
付けられる。スクリーンに対して１フレームの行０の画
素０，１，２，３，…，１５９９は下記の如く図３のメ
モリに蓄積される。表示スクリーンフレームの行０の画
素０，８，…，１５９２はＢＡＮＫ０の第１のメモリ配
置の行０の列位置０，１，…，１９９を占める。表示ス
クリーンフレームの行０の画素１，９，…，１５９３は
ＢＡＮＫ０の第２のメモリ配列の行０の例位置０，１，
…，１９９を占める。表示スクリーンフレームの行０の
画素２，１０，…，１５９４はＢＡＮＫ０の第３のメモ
リ配列の行０の列位置０，１，…，１９９を占める。表
示スクリーンフレームの行０の画素７，１５，…，１５
９９はＢＡＮＫ０の第８のメモリ配列の行０の列位置
０，１，…，１９９をとる。

【００１１】同様に、表示スクリーンフレームの行１の
画素０，８，…，１５９２はＢＡＮＫ０のメモリ配列１
の行０の列位置２５６，２５７，…，４５５を占める。
表示スクリーンフレームの行１の画素１，９，…，１５
９３はＢＡＮＫ０のメモリ配列２の行０の列位置２５
６，２５７，…４５５を占める。フレームの行１の画素
７，１５，…，１５９９はＢＡＮＫ０のメモリ配列８の
行０の画素位置２５６，２５７，…，４５５を占める。

【００１２】同様に、表示スクリーンフレームの行２の
画素０，８，…，１５９２はＢＡＮＫ０のメモリ配列１
の行１の列位置０，１，…，１９９を占める。スクリー
ン表示の行３の画素０，８，…１５９２はＢＡＮＫ０の
メモリ配列１の行１の列位置２５６，２５７，…４５５
を占める。

【００１３】図４の（Ｂ）は特定のスクリーン行がメモ
リＢＡＮＫ０及び１に蓄積される位置を概略的に示す。
ＢＡＮＫ０はスクリーン行０，１，…，１０２３に対す
る画素を蓄積し、ＢＡＮＫ１はスクリーン行１０２４，
…，１２７９に対する画素を蓄積する。各ＶＲＡＭ行は
２つのスクリーン行に属する画素を蓄積し、偶数スクリ
ーン行からの画素がＶＭＲＡメモリ配列の左側半分に蓄
積され、奇数スクリーン行からの画素がＶＲＡＭメモリ
配列の右側半分に蓄積される。

【００１４】データは下記のような図４の（Ａ）及び
（Ｂ）のメモリから図３のスクリーン１２に伝送される
スクリーン行０を表示するため、垂直帰線間隔中、ＢＡ
ＮＫ０の各メモリ面の行０は初めのタップ値ゼロでの読
取データ伝達動作において直列ポートに伝送される。直
列ポートでのデータはビット直列フォーマットでスクリ
ーンに伝送される。スクリーン行０の表示に続く水平帰
線間隔中、ＢＡＮＫ０の各メモリ面の行０は再び今回２
５６のタップ値を用いて直列ポートに伝送される。直列
ポートにおける位置２５６，２５７，…に蓄積されたデ
ータはスクリーン表示の行１を更新するようスクリーン
に直列的に伝送される。次に、スクリーン表示の行２そ
して次に行３は同じ方法で更新される。処理はスクリー
ンでの最後の行が更新されるまで続けられる。

【００１５】図４の（Ａ）及び（Ｂ）の例から分かる如
く、ＶＲＡＭは多くの量のメモリ空間を無駄に使う。１
２８０行×１６００列からなるスクリーン解像度に対し
て、各ＶＲＡＭ行の１１２空間は空である。他方で、異
なるスクリーン解像度はメモリアーキテクチャを全く用
いることはできない。例えば、スクリーン行が２５６空
間以上を必要とする場合、図４の（Ａ）及び（Ｂ）のメ
モリ装置は用いられえない。

【００１６】

【発明が解決しようとする課題】前記によれば、本発明
の目的はメモリ源をより効果的に使用する表示装置を提
供することである。

【００１７】本発明の目的は又その構造が特定のスクリ
ーン解像度と独立である表示装置を提供することであ
る。

【００１８】

【課題を解決するための手段】本発明は、メモリ能力の
効率的使用を行ない、解像度独立であり、即ち、種々の
スクリーン解像度で動作するビデオ表示装置である。

【００１９】本発明の表示装置は、分割伝送として公知
の動作を実行する特別のタイプのＶＲＡＭを使用する。
分割伝送動作において、ＶＲＡＭ行の半分は、ＶＲＡＭ
行の他半分を干渉することなく、直列ポートを形成する
直列データレジスタに伝送されうる。このタイプのＶＲ
ＡＭの直列データレジスタは夫々がそれ自体タップポイ
ンタを有する２つの半分行からなるとして示されうる。
分割伝送動作において、１つの半分行のタップポインタ
がその半分行の終りに達する時、データは他の半分行の
タップポインタの位置から始まる他の半分行から読出さ
れる。

【００２０】このタイプのＶＲＡＭが用いられる時、ス
クリーン表示の１行からの画素がＶＲＡＭの２行に分割
されうることは可能である。例ば、スクリーンの１行か
らの画素は、ＶＲＡＭの１行の終り近くの第２の半分で
始まり、ＶＭＲＡの次の行の第１の半分に続く。これ
は、本発明の表示装置がメモリ能力のより効果的使用を
可能にし、スクリーンの解像度に独立である表示装置に
所定のＶＲＡＭが用いられることを可能にする。

【００２１】本発明の表示装置において、フレームバッ
ファ更新動作はＶＲＡＭのランダムポートを通って行な
われる。スクリーン更新動作は分割伝送能力を有する直
列ポートを介して行なわれる。

【００２２】本発明の表示装置は独特のアドレス発生器
からなる。アドレス発生器は、対応する画素が１行のＶ
ＲＡＭであるか、２行のＶＲＡＭに分割されるかどうか
スクリーンの各行に対して決める。特別のスクリーン行
の画素が一行のＶＲＡＭである時、通常の読取データ伝
送は、直列ポートの直列データレジスタでの適切な開始
位置にセットされたタップポインタを有する特定のスク
リーン行の表示を先行する水平帰線期間で行なわれる。
特定のスクリーン行の画素がＶＲＡＭの第２の半分の１
行で始まり、ＶＲＡＭの次の行の第１の半分に続くよう
に分割される時、本発明のアドレス発生器は下記の如く
動作する。特定のスクリーン行の表示にすぐ先行する水
平帰線期間中、読取データ伝送が行なわれ、ここで行の
第１の部分を含むＶＲＡＭのラインが直列ポートの直列
データレジスタに動かされる。全ライン読取データ伝送
動作に関連した第１のタップポインタは、スクリーン行
が始まる直列データレジスタでの適切な位置にセットさ
れ、ビットはスクリーンに対して読出される。水平表示
期間中、スクリーン行が再生される間、分割伝送が実行
され、ここでＶＲＡＭの次の行の第１の半分が直列デー
タレジスタの第１の半分に送られ、直列データレジスタ
の第１の半分に関連した第２のタップポインタはゼロに
セットされる。第１のタップポインタが直列データレジ
スタの終りに達する時、直列データレジスタの第１の半
分に関連したタップポインタはＶＲＡＭの次のラインか
らビットを読出し始める。この様に、スクリーン表示か
らのラインはＶＲＡＭの１ライン以上に亘って蓄積され
る。

【００２３】簡単に言えば、単一スクリーン行からの画
素がフレームバッファで２行に分割されうる独特のラス
ター表示装置は独特のアドレス発生器と結合する分割レ
ジスタデータ伝送能力を有するＶＲＡＭからなる。アド
レス発生器は、特別なスクリーン行からの画素が２つの
ＶＲＡＭ行に分割される時、読出し、ＶＲＡＭから特別
なスクリーン行を読出するよう分割伝送動作を始める。

【００２４】

【実施例】図５は本発明の図示の実施例によるラスター
表示装置１０”を概略的に示す。図５の装置１０”は、
フレームバッファが分割伝送能力を有するＶＲＡＭ６０
を用いて実行される点で分割伝送能力を有さない図３の
ＶＲＡＭを用いる図３の装置１０’と異なる。更に、図
５の装置１０”はスクリーン再生アドレス発生器７０か
らなる。図５の装置１０’では、スクリーン更新動作用
アドレスは、スクリーン再生アドレス発生器７０で発生
し、バス７１を介してマルチプレクサ１８に伝送され
る。これに対し、図３の装置１０’では、スクリーン更
新動作用アドレスは、図形制御回路２２で発生される。
図５の装置１０”ではバッファ更新動作はランダムポー
ト６４を介してＶＲＡＭ６０にデータを書込む。スクリ
ーン更新動作は直列ポート６５からデータを読む。

【００２５】上記の如く、分割伝達能力を有するＶＲＡ
Ｍ６０の使用及びアドレス発生器７０の使用は、図５の
表示装置１０”がＶＲＡＭ６０のメモリ容量の非常に効
率的な使用を可能にし、装置１０”が装置で用いられる
特定のスクリーン１２の解像と独立であるのを可能にす
る。

【００２６】分割伝送能力を有するＶＲＡＭ６０を図６
に示す。ＶＲＡＭ６０は例えば５１２行×５１２列から
実例としてなるメモリ配列６２からなる。列は図６の上
部近くに示される。ＶＲＡＭ６０はランダムポート６４
を含み、それを介して画素はメモリ配列６２に書込まれ
る。ＶＲＭＡ６０は又分割伝送能力を有する直列ポート
６５を有する。従って、直列ポート６５は従来の読取デ
ータ伝送（ＲＤＴ）動作及び分割伝送動作を実行しう
る。読取データ伝送では、データレジスタ６６は単一シ
フトレジスタユニットとして作用する。通過伝送ゲート
ユニット６７及び６８は５１２画素の全行がデータレジ
スタ６６に伝送されるよう同時にイネーブルされる。単
一タップポインタはレジスタ選択回路７１及び７２の１
つにより実行される。画素は直列クロック７４と同期し
て単一タップポインタにより示されるレジスタ６６の位
置で始まる直列Ｉ／Ｏ７３を介して連続的に伝送され
る。

【００２７】分割伝送動作において、データレジスタ６
６は２つの半分６６ａ，６６ｂに分割される。第１の半
分６６ａはビット位置０から２５５を含み、第２の半分
６６ｂはビット位置２５６から５１１を含む。分割伝送
の場合には、通過伝送ゲートユニット６７又は６８のど
ちらか一方がＶＲＡＭ行の第１の半分又は第２の半分が
データレジスタ６６の第１の半分又は第２の半分に伝送
されるようイネーブルされる。分割伝送動作はレジスタ
選択回路７１及び７２により実行される第１及び第２の
タップポインタを使用する。第１のタップポインタは直
列クロックと同期してカウントすることによりデータレ
ジスタ６６の第１の半分６６ａからデータを読出し、第
２のタップポインタは直列クロック７４と同期してカウ
ントすることによりデータレジスタ６６の第２の半分か
らデータを読む。分割伝送の場合には、第１又は第２の
タップポインタが位置２５５又は５１１に夫々至る時、
次のビットは他のタップポインタの位置から始まるデー
タレジスタ６６の他の半分から読出される。分割伝送動
作では、データはデータレジスタの１つの半分に伝送さ
れ、一方データが他の半分から読出されることが注目さ
れるべきである。分割伝送能力を有するＶＲＡＭの例
は、テキサスインスツルメントから入手可能なＴＭＳ４
４Ｃ２５１である。

【００２８】図７は、如何に１フレームが１２８０の
行、０，１，…，１２７９からなり、ここで各行が１６
００の画素、０，１，…，１５９９からなり、図６に示
すタイプのＶＲＡＭのメモリ配列に蓄積されうるかを示
す。図７は１，２，３，…，８の符号を付けられた８つ
のＶＲＡＭ配列を示す。各ＶＲＡＭは５１２×５１２で
ある。

【００２９】フレームの行０からの画素０，８，１６，
…，１５９２、のメモリ配列１の行０の列位置０，１，
…，１９９を占める。フレームの行０からの画素１，
９，１７，…，１９５３はメモリ配列での行０の列位置
０，１，…，１９９を占める。フレームの行０からの画
素７，１５，２３，…，１５９９はメモリ配列８の行０
の列位置０，１，…，１９９を占める。フレームの行１
の画素０，８，１６，…，１５９２はメモリ配列１の行
０の列位置２００，２０１，…，３９９を占める。フレ
ームの行１の画素１，９，…，１５９３はメモリ配列２
の行０の列位置２００，２０１，…，３９７を占める。
フレームの行１の画素７，１５，…，１５９９はメモリ
配列８の行０の列位置２００，…，３９９を占める。

【００３０】スクリーンの行２からの画素は各メモリ配
列の２つの行の間に分割される。例えば、フレームの行
２の画素０，８，…，８８８はメモリ配列１の行０の列
位置４００から５１１までを占め、一方フレームの行２
の画素８９６，…１５９２はメモリ配列１の行１に列位
置０から８７までを占める。フレーム行３の画素０，
８，１６，…，１５９２はメモリ配列１の行１の位置８
８，…，２８７を占める。図４の（Ａ）及び（Ｂ）に反
して、１フレームの解像度１６００×１２８０は２つの
バンクを必要とせず、８つのメモリ配列の単に１つのバ
ンクを必要とすることに注意のこと。

【００３１】図５の装置１０”において、スクリーン１
２は非飛越し、又は飛越し走査により再生されてよい。
非飛越し走査の場合には、ビデオの各フレームは、スク
リーン１２が順に：行０，行１，行２，等で走査される
よう１つのフィールドからなる。飛越し走査の場合に
は、１フレームのビデオは２つのフィールドからなる。
奇数フィールドは１フレームの奇数行からなり、偶数フ
ィールドは１フレームの偶数行からなる。飛越し走査の
場合には、スクリーンの偶数行、即ち、行０，２，４，
…が初めに走査され、次に奇数行、即ち行１，３，５が
走査される。

【００３２】図５のラスター表示装置１０”動作は、非
飛越しが飛越し走査のいずれかが用いられるかに依存し
て異なる。最初に非飛越し走査の場合を考える。垂直帰
線期間中、図７のＶＲＡＭの行０からの画素は、読取デ
ータ伝達動作を用いて、ゼロにセットされたタップポイ
ンタを有する直列ポートの直列データレジスタに動かさ
れる。スクリーン上の行０に対する画素は、タップ・ポ
インタが位置０から位置１９９に進むにつれ直列データ
レジスタから直列的に読出される。スクリーン行０の更
新に続く水平帰線期間中、読取データ伝送動作は再び直
列データレジスタにＶＲＡＭ行０、今回位置２００に初
めにセットされたタップポインタを伝送するように実行
される。スクリーン上の行１に対する画素は、タップポ
インタが位置２００から位置３９９までカウントするに
つれ直列データレジスタから直列的に読出される。次の
水平帰線期間中、読出データ伝送動作は、ＶＲＡＭ行０
を今回位置４００に初めにセットされたタップポインタ
で直列データレジスタに伝送するよう実行される。スク
リーン上の行１用画素は、タップポインタが位置２００
から位置３９９にカウントするにつれ、直列データレジ
スタから連続に読出される。次の水平帰線期間中、読取
データ伝送動作はＶＲＡＭ行０を今回位置４００に初め
にセットされたタップポインタで直列データレジスタに
伝送するよう実行される。スクリーン上の行２の第１の
部分用画素はタップポインタが位置４００から位置５１
１にカウントするにつれ直列データレジスタから直列的
に読出される。しかし、スクリーン行２からの画素は、
部分的にＶＲＡＭの行０に蓄積され、部分的にＶＲＡＭ
の行１に蓄積される。従って、水平表示間隔中、スクリ
ーン行２の第１の部分からなる画素が直列データレジス
タから読出される間、分割伝送動作が行なわれる。この
分割伝送動作において、ＶＲＡＭ行１の第１の半分は位
置０にセットされたタップポインタで直列ポートの直列
データレジスタの第１の半分に伝送される。直列データ
レジスタの第２の半分に関連するタップポインタが位置
５１１になる場合、直列データレジスタの第１のハーフ
と関連したタップポインタはスクリーンの行２を完全に
更新するよう位置０からのデータを読ことから始める。
この方法を用いて、スクリーン上の各行は直列的に更新
される。最後のスクリーン行が更新される場合、垂直帰
線期間が続く。垂直期間期間の後、スクリーン更新方法
はスクリーン行０で再び始まる。この様に、フレームは
スクリーン上に順次に表示される。

【００３３】要するに、スクリーン更新方法はスクリー
ン行０用読取データ伝送動作が行なわれる垂直帰線期間
から始まる。読取データ伝送動作は各水平帰線期間中に
実行される。スクリーン行が１つのＶＲＡＭ行の第２の
半分と次のＶＲＡＭ行の第１の半分とに分割される画素
からなる場合、分割伝送動作が必要とされる。読取デー
タ伝送（ＲＤＴ）と分割伝送（ＳＴ）動作のタイミング
は図８に示される。

【００３４】図８は水平表示期間及び水平帰線期間を含
む水平表示イネーブル（ＨＤＥ）信号を示す。図８はＨ
ＳＹＮＣ信号を示す。図８に示す如く、読取データ伝送
（ＲＤ）動作は水平帰線期間の初めに始まり、ＨＳＹＮ
Ｃパルスの終る前に完了する。分割伝送（ＳＴ）動作は
水平表示期間の初めに行なわれる。

【００３５】読取データ伝送及び分割伝送動作で用いら
れる初めのタップポインタアドレスは図５のアドレス発
生回路７０で生じる。

【００３６】アドレス発生回路７０は図９により詳細に
示される。アドレス発生回路７０はオフセットレジスタ
９１と、識別番号９３の番号を付けられたラッチＡと、
１８のビット加算器９４とからなる。アドレス発生回路
７０は各分割伝送動作が必要とされる時を決定するため
の分割伝送動作決定回路９５と、任意バンク切換比較回
路９７とからなる。

【００３７】ラッチＡは１８のビットラッチである。ラ
ッチＡの出力信号は１８のビット信号Ａ〔１７：０〕で
ある。この信号の意味は下式により要約されうる。

【００３８】 読取データ伝送動作に対して： 行アドレス〔８：０〕＝Ａ〔１７：９〕 列アドレス〔８：０〕＝Ａ〔８：０〕 （１） 分割伝送動作に対して： 行アドレス〔８：０〕＝Ａ〔１７：９〕 列アドレス〔８：０〕＝０ （２） これは、読取伝送動作において、９のビット行アドレス
が信号Ａのビット９，１０，…，１７に含まれ、初めの
列アドレスＣ即ち、タップポインタの初めの位置１が信
号Ａのビット０，１，…，８に含まれることを意味す
る。分割伝送動作に対して、９ビット行アドレスは信号
Ａのビット９，１０，…，１７で得られ、列アドレスは
常に０である。

【００３９】ラッチＡはそのクロック入力ＣＫにＮＳＹ
ＮＣ信号を受信する。ラッチＡは又ＣＬ入力に信号ＣＬ
〔１７：０〕及びＰＲ入力に信号ＰＲ〔８：０〕を受信
する。

【００４０】スクリーン上の１行はＶＲＡＭの一行に２
００の空間を占めるので、信号０〔８：０〕により示さ
れる９ビットオフセットレジスタの値は２００である。

【００４１】非飛越し走査の場合には、アドレス発生回
路７０は下記の如く動作する。垂直線期間中、ラッチＡ
の値（即ち、信号Ａ〔１７：０〕）は０にセットされ
る。その後、ラッチＡの値は各ＨＳＹＮＣパルスで値２
００だけ増加する。これは信号ＡＡ〔１７：０〕を発生
するようラッチＡのＱ出力で信号Ａ〔１７：０〕をオフ
セットレジスタ９１で生じた０〔８：０〕信号に加算す
るよう１８ビット加算器９４を用いることにより達成さ
れる。信号ＡＡ〔１７：０〕は次にラッチＡのＤ入力に
戻る。Ａ〔１７：０〕の各値に対して、式（１）又は
（２）に従う読取データ伝送又は分割伝送動作がある。

【００４２】回路９５は、特別なスクリーン行の画素が
２つのＶＲＡＭ行に分割されるかどうかを決めることに
より、分割伝送動作の必要性を示す。回路９５は図１０
により詳細に示す。回路９５は１ビットラッチであるラ
ッチＢからなる。ラッチＢのクロック入力ＣＫは水平表
示イネーブル（ＨＤＥ）信号を受信する。Ｄ入力にラッ
チＢは図１０の信号Ａ〔１７：０〕の９番目ビット位置
である１ビット信号Ａ

〔９〕を受信する。ラッチＢのＱ
出力は信号ＡＱ

〔９〕である。図８，図９及び図１０に
より、図１０のラッチＢは、ＡＱ

〔９〕が現在のスクリ
ーン行に対応するＶＲＡＭ行の最も小さい数を示すよう
ラッチＡ

〔９〕に対して水平表示イネーブル信号の立下
り縁を用いる。時間が経過する時、値０〔８：０〕から
生じるＡＡ〔１７：０〕は図９の１８ビット加算器９４
を用いて、値Ａ〔１７：０〕に加算される。図８及び図
９により、ラッチＡはＡ

〔９〕が次のスクリーン行に対
応するＶＲＡＭ行の最小数を示すようラッチＡＡ

〔９〕
に対して水平同期信号の立下り縁を用いる。ビット９が
ＶＲＡＭ行の最も小さい数であるので、Ａ

〔９〕・ＸＯ
Ｒ・ＡＱ

〔９〕＝１の状態は現在のスクリーン行が２つ
のＶＲＡＭ行に分割され、それにより分割伝送動作を示
すことを示す。回路９５において、ＸＯＲゲート１０１
は動作Ａ

〔９〕・ＸＯＲ・ＡＱ

〔９〕を実行する。

【００４３】あるスクリーン解像度及びあるＶＲＡＭ配
列寸法に対して、分割伝送動作用必要性が生じないこと
は公知である。この列は、ＶＲＡＭメモリ配列が５１２
×５１２の寸法を有し、スクリーンが１２８０×１０２
４の解像度を有する場合である。この状態で使用するＣ
ＳＴ（制御分割伝送）ビットが与えられる。例えば、分
割伝送動作が実行されないよう実際の結果Ａ

〔９〕＋Ａ
Ｑ

〔９〕に関係なく出力が０であるよう、図１０のアド
レスゲート１０２をディスエーブルするのにＣＳＴビッ
トが用いられうる。

【００４４】スクリーン行が２つの異なるＶＲＡＭバン
クをまたぐ別な状態が考えられる。この状態は、スクリ
ーン解像度が２５６Ｋ×４ＶＲＡＭに対して２Ｋ×２Ｋ
以下である場合、生じえない。しかし、各ＶＲＡＭメモ
リ配列が大きさ５１２×２５６である場合を考えると、
スクリーン解像度は１６００×１２８０である。この場
合において、図１１に示す如く、個々のメモリ配列が相
対的に小さいので（ＢＡＮＫ０及びＢＡＮＫ１で識別さ
れる）２つのメモリバンクは１つのスクリーンフレーム
からなる画素全て蓄積するのに必要とされる。各メモリ
バンクは８つの５１２×２５６メモリ配列からなる。種
々のスクリーン行の画素のメモリ配列の位置を図１１に
示す。ＢＡＮＫ０の第１のメモリ配列の右側画素位置が
スクリーン行６５５の画素５６８を蓄積することが注目
さるべきであるこの状態はスクリーン行６５５からなる
画素が２つのメモリバンクに分割されることである。

【００４５】スクリーン行６５５を再生するのに、バン
ク伝送動作を実行することが必要である。この機能は、
図９のアドレス発生器７０の一部である任意バンク切換
比較回路９７で制御される。回路９７は図１２により詳
細に示される。回路９７はスクリーン行の画素の数をカ
ウントする水平カウンタ１１０からなる。レジスタ１１
２は例えば値５６０を蓄積する。値５６０は図１１のＢ
ＡＮＫ０の第１のメモリ配列の最後から２番目の画素位
置である理由で選択される。水平カウンタ１１０が値５
６０になる場合、論理１の信号は比較ユニット１１４に
より発生される。比較回路１１４の出力はアンド論理１
１０の入力１１７に伝送される。

【００４６】アンド論理１１６の入力１１８は信号Ａ
〔１７〕＋ＡＱ〔１７〕を受信する。信号Ａ〔１７〕は
図９の信号Ａのビット位置１７の信号である。信号ＡＱ
〔１７〕は図１３の回路１２０を使用して発生される。
図１３の回路１２０は１ビットラッチＢ２からなる。ラ
ッチＢ２のＣＫ入力でのクロック信号はＨＤＥ信号であ
る。ラッチＢ２のＤ入力は図９の信号Ａ〔１７：０〕の
１７番目ビット位置であるＡ〔１７〕を受信する。ラッ
チＢ２のＱ出力はＡＱ〔１７〕を出力するＡＱ〔１７×
Ａ〔１７〕はエクスクルーシブオアゲート１１９により
作られる。

【００４７】図１２を参照するに、アンド論理１１６の
第３の入力１２１は比較イネーブルビットＣＥＢを受信
する。バンク切換動作が必要でないことが確かである状
態にいて、ＣＥＢは図１２の回路９７をディスエーブル
するゼロにセットされる。

【００４８】図１２のアンド論理１１６の出力は信号Ｃ
ＭＰである。ＣＭＰ＝１の場合、制御は図１２のＢＡＮ
Ｋ０とＢＡＮＫ１の間に伝送される。制御がＢＡＮＫ１
に伝送する時、読取データ伝送動作が行なわれる。これ
はスクリーン行が２つのＶＲＡＭ行に分割される場合、
分割伝送動作が起こる場合の状態と対比される。

【００４９】これまで、非飛越し走査の場合が考えられ
てきた。上記の如く、飛越走査の場合を考慮するのも望
ましい。飛越し走査において、先ず、スクリーン行０，
２，４，…からなる偶数フィールドが走査され、次にス
クリーン行１，３，５，…からなる奇数フィールドが走
査される。飛越し走査を実行するよう図９のアドレス発
生器７０において、オフセットレジスタ９１は２００よ
りむしろ４００の値にセットされる。走査は偶数フィー
ルドに対して行０、奇数フィールドに対して行１で始ま
るけれど、走査された行の間のて間隔は両フィールドに
対して同じである。奇数フィールドの初めに、図１０の
ラッチＡは値０である。奇数フィールドの初めに、ラッ
チＡは値２００を有する。偶数及び奇数フィールドに対
するラッチＡの設定は、プリセット（ＰＲ）及びクリア
（ＣＬ）信号を使用して達成される。飛越し走査の場合
には、行及び列アドレス及び分割伝送決定の発生器は非
飛越しの場合と全く同じである。

【００５０】これまで、スクリーンが１２８０×１６０
０の解像度を有し、ＶＲＡＭ装置のメモリ配列が５１２
×１５２又は５１２×２５６の解像度を有する場合がこ
こに説明されてきた。より一般的場合を考えることが有
益である。一般的場合には、スクリーンは解像度Ｘ×Ｙ
を有するＶＲＡＭ寸法は２^M ×２^N である。１バンクで
のＶＲＡＭメモリの配列の数はＰである。そのようなＶ
ＲＡＭ構造の１フレームからの画素の編成は図１４…に
示される。図９のアドレス発生回路７０のラッチＡ及び
加算器９４のビットの数はｄである。オフセットレジス
タ９１の値は、非飛越し走査の場合にＸ／Ｐで、飛越し
走査の場合に２Ｘ／Ｐである。オフセットレジスタ９１
のビット０の数は、非飛越し走査の場合に対して

【００５１】

【数１】

【００５２】で決定され、両方の場合において、０は不
等号を満足する最も小さい整数である。整数ｄは２^d ＝
Ｘ×Ｙ／Ｐを満足する最も小さい整数である。夫々がＰ
を含むバンクのＶＲＡＭメモリ配列の数は（Ｘ×Ｙ）／
（Ｐ×２^M ×２^N ）である。この一般の場合に対するア
ドレス発生回路は図１５で示される。

【００５３】要するに、メモリ能力の効果的使用をし、
スクリーン解像度と独立であるラスター表示装置を説明
してきた。最後に、本発明の上記実施例は例示的であ
る。多数の代わりの実施例は特許請求の範囲及び精神か
ら逸脱することなく当業者には容易になしうるものであ
る。

【００５４】

【発明の効果】本発明によれば、メモリ源をより効果的
に使用する表示装置を提供することができる。また、そ
の構造が特定のスクリーン解像度と独立である表示装置
を提供することができる。

【図面の簡単な説明】

【図１】フレームバッファがＤＲＡＭを用いて実行され
る従来のラスター表示装置を概略的に示す図である。

【図２】直列ポートを有するＶＲＡＭを概略的に示す図
である。

【図３】フレームバッファが図２のＶＲＡＭを用いて実
行される従来のラスター表示装置を概略的に示す図であ
る。

【図４】（Ａ）及び（Ｂ）は図２のＶＲＡＭ内のデータ
の編成を示す図である。

【図５】本発明の実施例によるラスター表示装置を概略
的に示す図である。

【図６】分割伝送能力を有するＶＲＡＭを概略的に示す
図である。

【図７】図６のＶＲＡＭにおけるデータの編成を示す図
である。

【図８】図６のＶＲＡＭにおける分割伝送及び読取デー
タ伝送動作のタイミングを示す図である。

【図９】図５のラスター表示装置に使用するアドレス発
生回路を概略的に示す図である。

【図１０】図９のアドレス発生回路に使用する分割伝送
決定回路を示す図である。

【図１１】２つのバンクからなるＶＲＡＭ装置における
データ編成を示す図である。

【図１２】図９のアドレス発生回路に使用する任意バン
ク切換比較色を概略的に示す図である。

【図１３】１ビットラッチからなる回路を示す。

【図１４】１バンク当たり画素を有するＺバンクからな
り、ここで各配列は２^M ×２^N 画素位置を有するＶＲＡ
Ｍ装置におけるＸ×Ｙフレームからの画素の編成を示す
図である。

【図１５】図１４のＶＲＡＭ装置を使用するに適してい
るアドレス発生回路を示す図である。

【符号の説明】

１，２，８ メモリ配列 １０，１０” 表示装置 １２ スクリーン １４ フレームバッファ １５ アドレスバス １６ ホストコンピュータ １７，３０ バス １８ マルチプレクサ １９，２１ ライン ２０，４４，４７，６４ ランダムポート ２２ 図形制御装置 ２４，４６ シフトレジスタ ２６ ＤＡＣ ４０，６０ ＶＲＡＭ ４２ ＤＲＡＭ配列 ４３ レジスタ選択回路 ４５，６５ 直列ポート ４６，６６ 直列データレジスタ ４８，７４ 直列クロック ４９，７３ 直列Ｉ／Ｏ ６２ メモリ配列 ６７，６８ ゲートユニット ７０ アドレス発生回路 ７１，７２ レジスタ選択回路 ９１ オフセットレジスタ ９３ ラッチ ９４ １８ビット加算器 ９５ 分割伝送動作決定回路 ９７ バンク切換比較回路 １０１ ＸＯＲ １０２ アンドゲート １１０ 水平カウンタ １１２ レジスタ １１４ 比較回路 １１６ アンド論理 １１７，１２１ 入力 １２０ 回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−208690（ＪＰ，Ａ) 特開 昭62−222340（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 550 G09G 5/39

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 ラスター表示スクリーンと、 該ラスター表示スクリーンに通信するＶＲＡＭ装置と、 該ラスター表示スクリーンへの伝送の為、該ＶＲＡＭ装
   置から画素の読出しを制御するためのアドレス発生器と
   からなり、 該ＶＲＡＭ装置は、行及び列で構成された１つ又はそれ
   以上のメモリ配列からなる蓄積手段と、 フレーム更新画素を該メモリ配列に書込むためのランダ
   ムポート手段と、 該ラスター表示スクリーンを更新するよう該メモリ配列
   から画素を読出し、分割伝送動作及び読取データ伝送動
   作を実行する能力を有する直列ポート手段とからなり、 画素を蓄積する該蓄積手段は、フレームの各行の画素を
   メモリ行の１つ又は２つのメモリ行に分割されるように
   して蓄積するための１つのフレームバッファからなり、 該アドレス発生器は、 該フレームの各行からの画素が、該メモリ行の１つに含
   まれるか、２つの該メモリ行に分割されるかどうかを決
   定する決定手段と、 該フレームの画素の一行が２つの該メモリ行に分割され
   ることを該決定手段が決定する時、該直列ポート手段で
   分割伝送動作を行なわせるための手段とからなるラスタ
   ー表示装置。
2. 【請求項２】 該ラスター表示装置はフレーム更新画素
   を該ランダムポート手段を介して該蓄積手段に書込むた
   めのホストコンピュータからなる請求項１記載のラスタ
   ー表示装置。
3. 【請求項３】 該フレームからの画素の特定の行が第１
   と第２の該メモリ行に分割される時、該アドレス発生器
   は先ず該第１のメモリ行を該直列ポート手段に伝送する
   よう読取データ伝送動作を行なわせ、次に該第２のメモ
   リ行の一部を該直列ポート手段に伝送させるよう分割伝
   送動作を行なわせる請求項１記載のラスター表示装置。
4. 【請求項４】 該ラスター表示スクリーンへの特定の行
   の画素の伝送にすぐ先行する水平帰線期間中、該第１の
   メモリ行の該読取データ伝送動作が行なわれる請求項３
   記載のラスター表示装置。
5. 【請求項５】 該分割伝送は該水平帰線間隔の後に続く
   水平表示間隔中に行なわれる請求項４記載のラスター表
   示装置。
6. 【請求項６】 該フレームからの特定の行の画素は単一
   の該メモリ行にあり、該フレームからの特定の行の画素
   の該ラスター表示スクリーンへの伝送にすぐ先行する水
   平帰線期間中に該単一メモリ行を該直列ポート手段に伝
   送するよう該アドレス発生器が読取データ伝送動作を生
   じさせる請求項３記載のラスター表示装置。
7. 【請求項７】 該アドレス発生器は非飛越し走査を生じ
   るよう該画素の読出しを制御する請求項１記載のラスタ
   ー表示装置。
8. 【請求項８】 該アドレス発生器は飛越し走査を生じる
   よう該画素の読出しを制御する請求項１記載のラスター
   表示装置。
9. 【請求項９】 該メモリ配列は複数のバンクに構成さ
   れ、該アドレス発生器は、１つのバンクからの画素の読
   出しから他のバンクからの画素の読出しに切換える時を
   決定する手段からなる請求項１記載のラスター表示装
   置。
10. 【請求項１０】 ２つの該メモリ行に分割される該フレ
    ームの各行は、フレーム行の第１の部分が第１のメモリ
    行の第２の半分に位置し、フレーム行の第２の部分が後
    のメモリ行の第１の半分に位置するように分割される請
    求項１記載のラスター表示装置。
11. 【請求項１１】 フレームのいくつかの行からの画素が
    ２つのメモリ行に分割されるよう行と列に編成されたメ
    モリでフレームからなる画素の行を蓄積する段階と、 該メモリの該画素を読出し、該フレームの画素の各行が
    １つのメモリ行に位置されるが、第１及び第２のメモリ
    行に分割されるかで決定することによりそれらを該スク
    リーンに伝送する段階と、 該フレームの画素の一行が１つのメモリ行に位置する場
    合、読取データ伝送動作を実行することにより該メモリ
    の該フレームの画素の該行を読出す段階と、 該フレームの画素の一行が第１及び第２のメモリ行に分
    割される場合、読取データ伝送動作を用いて第１のメモ
    リ行のフレームの画素の行の一部を読取り、分割伝送動
    作を用いて第２のメモリ行のフレームの画素の行の一部
    を読取る段階とからなるラスター表示スクリーンを再生
    する方法。
12. 【請求項１２】 行と列に編成された画素の１フレーム
    を表示するラスター表示スクリーンと、 該ラスター表示スクリーンを再生するよう該ラスター表
    示スクリーンへ伝送さるべき画素の１フレームを蓄積す
    るよう該ラスター表示スクリーンに接続され、該フレー
    ムのいくつかの行が２つのメモリ行に分割されるように
    蓄積されたメモリと、 該蓄積されたフレームの画素の各行が該メモリの１行に
    蓄積されるか、該メモリの２行に分割されて蓄積される
    かを決めるための手段を含む該メモリからの画素の該フ
    レームを読取るための手段と、 読取データ伝送動作を用いるメモリの一行に蓄積された
    該フレームの行を読取り、分割伝送動作が後に続く読取
    データ伝送動作を用いる該メモリの２行に分割された該
    フレームの行を読取る手段とからなるラスター表示装
    置。